JPH11250008A

JPH11250008A - シリアルｉ／ｏ回路

Info

Publication number: JPH11250008A
Application number: JP4822298A
Authority: JP
Inventors: Shigeaki Fujitaka; 繁明藤高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17
Anticipated expiration: 2018-02-27
Also published as: JP4201375B2

Abstract

(57)【要約】【課題】シリアルＩ／Ｏ回路にＩ² Ｃバスのクロック
同期化機能がなく、ＣＰＵのプログラム制御で実現して
いたため、ＣＰＵの負荷が大きくなるという課題があっ
た。【解決手段】クロック発生回路６０１のカウント値を
リロードすると共にクロックを初期化する手段と、前記
クロック発生回路６０１のカウントソースの供給を停止
させる手段と、自分のクロックとＳＣＬラインをＡＮＤ
したものをシリアルＩ／Ｏの動作クロックとする手段と
を備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はシリアルデータラ
インとシリアルクロックラインの２本のバスラインから
なるＩ² Ｃバスに接続されたデータ転送装置のシリアル
Ｉ／Ｏ回路に関するものである。

【０００２】

【従来の技術】Ｉ² Ｃバスは２線式双方向のシリアルバ
スラインで、シリアルクロックライン（以下、ＳＣＬラ
インと称する）とシリアルデータライン（以下、ＳＤＡ
ラインと称する）のみで構成されている。

【０００３】以下、Ｉ² Ｃバスの仕様について簡単に説
明する。Ｉ² Ｃバスに接続されるユニットは、ＳＤＡラ
イン、ＳＣＬラインの両方に対して、オープンドレイン
出力を持たねばいけない。

【０００４】また、ＳＤＡライン、ＳＣＬラインともプ
ルアップ抵抗によりプルアップされている。このように
してＳＤＡライン、ＳＣＬラインともワイヤードＡＮＤ
が設定されている。Ｉ² Ｃバスが使用されていないと
き、ＳＣＬライン、ＳＤＡラインともにＨレベルであ
る。データ転送時、ＳＣＬライン＝Ｈの時はＳＤＡライ
ンが変化することは許されない。ＳＣＬライン＝Ｌの時
のみＳＤＡラインは変化することが許される。

【０００５】この唯一の例外は、スタートコンディショ
ン発生とストップコンティション発生である。スタート
コンディションはＳＣＬライン＝Ｈ時にＳＤＡラインの
立ち下がりで定義され、ストップコンディションはＳＣ
Ｌライン＝Ｈ時にＳＤＡラインの立ち上がりで定義され
る。

【０００６】Ｉ² Ｃバスでは、データは８ビット構成で
転送され、各バイトはその終わりにアクノレッジが付
く。受信側は各バイトの受信を９発目のＳＣＬラインで
ＳＤＡラインをＬにすることで、アクノレッジを返す。
１回の転送で伝送できるバイト数は制限がなく、何バイ
トでも伝送できる。

【０００７】Ｉ² Ｃバスでの第一バイトは７ビットのス
レーブアドレスであり、最下位ビットはデータの方向を
示す方向ビットである。この方向ビットが０のとき、マ
スタはスレーブに書き込み、１のときはマスタはスレー
ブから読み込む。

【０００８】図８にＩ² Ｃバスの転送例を示す。これ
は、スレーブアドレスの後に１バイトのデータを伝送し
た例である、Ｉ² Ｃバスにおけるマスタはデータ伝送の
主導を司る。よって、マスタはスレーブに対してクロッ
クを生成し、スタートコンディションとストップコンデ
ィションを生成する。また、Ｉ² Ｃバスはマルチマスタ
システムなので、複数のマスタが同時に転送を開始しよ
うとすることがある。このため、混乱をさけるため、ア
ービトレーションがとられる。アービトレーションはＳ
ＤＡラインについて行われる。

【０００９】ＳＤＡラインについてのアービトレーショ
ンは以下の通りである。ＳＣＬラインがＨであるとき、
ＳＤＡライン上にＨを出力しているマスタは、他のマス
タがＳＤＡ上にＬを出力していれば、自分のレベルがバ
スのレベルと一致しないためデータ出力段をオフにす
る。

【００１０】ＳＣＬラインについてはクロックの同期が
とられる。図９を用いて説明する。クロック信号の同期
はＳＣＬラインと装置をＡＮＤ接続する事によって実行
される。これにより、ＳＣＬラインがＨからＬに変化す
ると、関連する装置はＬ期間のカウントを開始する。あ
る装置のクロックがＬになると、その装置は自分のクロ
ックがＨになるまでＳＣＬラインをＬに保持する。しか
し、この装置のクロックがＬからＨに変化しても、他の
装置のクロックがまだＬ期間内にある場合、ＳＣＬライ
ンは変化しない。

【００１１】よって、ＳＣＬラインのＬ期間はＬ期間の
最も長い装置によって決定される。この間、Ｌ期間の短
い装置はＨのまま待状態となる。全ての装置がＬ期間を
終了するとＳＣＬラインは開放されてＨ状態になる。こ
れで装置のクロックとＳＣＬラインが同じ状態になり、
どちらもＨ期間のカウントを開始する。ＳＣＬラインは
Ｈ期間を最初に終了した装置によって再びＬになる。

【００１２】アービトレーションとクロック同期化は複
雑なので一般的には、Ｉ² Ｃバスの専用ハードウエアが
必要である。しかし、ＣＰＵの処理能力が高ければ、Ｃ
ＰＵが入出カポートを制御して実現することもできる。

【００１３】図５は、従来のシリアルＩ／Ｏを用いて、
Ｉ² Ｃバスに接続したデータ転送装置の構成を示すブロ
ック図である。この例ではＣＰＵ１１の処理能力が高
く、ＣＰＵ１１が入出力ポートを制御してアービトレー
ション処理を実現する場合である。図中、１はＳＣＬ端
子の入力バッファであり、リードするときはその値はデ
ータバスに出力される。２はＳＣＬ端子への出力バッフ
ァである。３は出力バッファ２の入力を出力ラッチ４と
スイッチ５のいずれかから選択するセレクタである。

【００１４】４はＳＣＬ端子の出力値を格納する出力ラ
ッチであり、データバスを介してライトされる。５はシ
リアルＩ／Ｏ６のクロック端子の接続を入力バッファ１
とセレクタ３のいずれかから選択するスイッチであり、
シリアルＩ／Ｏ６が内部クロックモードの時はセレクタ
３側に接続し、外部クロックモードの時は入カバッファ
１側に接続する。７はＳＤＡ端子の入力バッファであ
り、リードするときはその値はデータバスに出力され
る。また、シリアルＩ／Ｏ６の入力端子にも接続され
る。

【００１５】８はＳＤＡ端子への出力バッファである。
９は出力バッファ８の入力を出力ラッチ１０とシリアル
Ｉ／Ｏ６の出力端子ＯＵＴのいずれかから選択するセレ
クタであり、出力ラッチ１０はＳＤＡ端子の出力値を格
納し、データバスを介してライトされる。１１はＣＰＵ
であり、以上の各回路を制御する。

【００１６】図６は上記シリアルＩ／Ｏ６の構成を示す
ブロック図である。図中、６０はクロック発生回路、６
１は内部クロックモードの時はクロック発生回路６０側
に接続し、外部クロックモード時はクロック端子側に接
続されるスイッチである。６２は内部クロックモード時
に送信クロックをクロック端子に出力する出力バッファ
である。

【００１７】６３は送信クロックや送信完了割り込み要
求を出力し、送信を制御する送信制御回路である。６４
は受信クロックや受信完了割り込み要求を出力し、受信
を制御する受信制御回路である。６５は入力端子から入
ってくる直列データを並列データに変換する受信シフト
レジスタであり、受信クロックのタイミングで入力端子
のデータを１ビットずつ受信シフトレジスタ６５に格納
する。６６は受信バッファレジスタであり、受信シフト
レジスタ６５の受信が完了するたびに受信シフトレジス
タ６５の内容を取り込む。この受信バッファレジスタ６
６はデータバスに接続されており、ＣＰＵ１１はリード
することができる。

【００１８】６７は送信シフトレジスタであり、送信ク
ロックに同期して出力端子ＯＵＴへデータを転送する。
６８は送信バッファレジスタで、データバスに接続され
ており、ＣＰＵ１１はライトすることができる。送信条
件が揃ったときに設定されたデータを送信シフトレジス
タ６７に移す。６９は制御レジスタであり、シリアルＩ
／Ｏ６の動作モードの設定を行う。

【００１９】次に図７のタイミング図を参照して図６の
ブロック図の動作を説明する。まず、送信動作について
説明する。ＣＰＵ１１は、制御レジスタ６９に制御デー
タを設定することにより、内部クロック／外部クロック
の設定などを行う。例えば内部クロックの設定をしたと
する。また、送信バッファレジスタ６８に送信するデー
タを設定する。そうしておいて、ＣＰＵ１１は制御レジ
スタ６９に送信の開始を指示する。そうすると送信制御
回路６３は送信シフトレジスタ６７に対し送信クロック
と送信データ書き込み信号を出力する。

【００２０】この結果、送信シフトレジスタ６７は送信
バッファレジスタ６８に格納したデータを書き込み、送
信クロックに同期して、書き込んだデータを１ビットず
つ転送する。送信シフトレジスタ６７のデータ全てを
（このときは９ビットとする）出力し終えたら、送信制
御回路６３は、送信完了割り込み要求を発生する。クロ
ック端子からは送信クロックが出力される。

【００２１】外部クロックの設定をした場合は、クロッ
ク端子ＣＬＫからのクロックが送信制御回路６３に入力
され、出力バッファ６２がＯＦＦするので、送信クロッ
クは出力されない違いがあるだけで、それ以外は内部ク
ロックの時と同様である。

【００２２】次に受信動作を説明する。ＣＰＵ１１は、
制御レジスタ６９に制御データを設定することにより、
内部クロックの設定をしたとする。そうしておいて、Ｃ
ＰＵ１１は制御レジスタ６９に受信の開始を指示する。
そうすると送信制御回路６３は送信クロックを出力す
る。受信制御回路６４は受信シフトレジスタ６５に受信
クロックを出力する。受信シフトレジスタ６５は受信ク
ロックに同期して入力端子ＩＮの入力データを１ビット
ずつ受信する。９ビット分受信し終えたら受信制御回路
６４は受信データ書き込み信号を受信バッファレジスタ
６６に出力する。このタイミングで受信シフトレジスタ
６５のデータは受信バッファレジスタ６６に移される。
また、９ビット分受信し終えたら受信制御回路６４は受
信完了割り込み要求を発生する。

【００２３】外部クロックの設定をした場合は、クロッ
ク端子からのクロックが送信制御回路６３に入力され、
出力バッファ６２がＯＦＦするので、送信クロックは出
力されない違いがあるだけで、それ以外は内部クロック
時と同様である。

【００２４】次に図８の回路でＩ² Ｃバスを実現させた
ときを説明する。Ｉ² Ｃバスでは図８に示すように、ス
タートコンディション発生後、最初にスレーブアドレス
が転送され、その後データが転送される。図５の回路を
用い、マスターとして動作させる場合を考える。スター
トコンディションの発生からスレーブアドレスの送信に
ついてはＣＰＵはＳＣＬ端子、ＳＤＡ端子をポート入出
力回路として制御することにより実現する。

【００２５】なぜなら、この時は複雑なアービトレーシ
ョンの処理及びクロックの同期化の処理が必要であるか
らである。アービトレーションに勝ち残りスレーブアド
レスの送信が終了すると、ＳＣＬラインがＨの時にＣＰ
Ｕ１１はセレクタ３、セレクタ９、スイッチ５を設定す
ることによりＳＣＬ端子、ＳＤＡ端子をシリアルＩ／Ｏ
に切り換える。そして、ＣＰＵ１１はシリアルＩ／Ｏ６
を制御することによりデータの転送を行う。

【００２６】アービトレーションの処理が必要なのはス
レーブアドレス送信時のみを前提とした場合、アービト
レーションに勝ち残れば、マスタは自己だけなので以後
のデータ転送に関してはアービトレーションの処理が不
要になり、単純なシリアルＩ／Ｏで実現できる。この様
子を図８に示す。すなわち、スレーブアドレスの転送が
完了すれば、ＳＣＬ端子、ＳＤＡ端子を汎用入出力ポー
トからシリアルＩ／Ｏに切り替え、シリアルＩ／Ｏ６を
用いてデータの送受信を行う。そして、全データの送受
信が完了すると、ＳＣＬ端子、ＳＤＡ端子をシリアルＩ
／Ｏから汎用入出力ポートに切り替え、ストップコンデ
ィションを発生する。

【００２７】今度はスレーブとして動作させる場合を考
える。マスター時と同様に、スタートコンディションの
検出からスレーブアドレスの受信についてはＣＰＵはＳ
ＣＬ端子、ＳＤＡ端子をポート入出力回路として制御す
ることにより実現する。スレーブアドレスを受信してア
クノリッジを返した後、つまり出力ラッチ１０にＬを書
き込みＳＤＡ端子にＬを出力した後、ＳＣＬラインがＨ
の時にＣＰＵ１１はセレクタ３、セレクタ９、スイッチ
５を設定することによりＳＣＬ端子、ＳＤＡ端子をシリ
アルＩ／Ｏに切り換える。そして、ＣＰＵ１１はシリア
ルＩ／Ｏ６を制御することによりデータの転送を行う。
なお、上記の従来例に関連する先行技術としては、例え
ば、特開平８−２０２５２８号公報、特開平５−４６５
５１号公報記載のものがある。

【００２８】

【発明が解決しようとする課題】従来のＩ² Ｃバス用シ
リアルＩ／Ｏ回路は以上のように構成されているので、
ポート入出力回路と合わせてＩ² Ｃバスシステムを実現
しようとすると、クロック同期化はＣＰＵがソフトウエ
アでポート入出力回路を制御して実現させるため、動作
速度が遅くなる。そして、ＣＰＵ１１はこの間Ｉ² Ｃバ
スの処理に専念する必要があるため、他の処理ができな
い。つまり、Ｉ² Ｃバスよりも優先順位の高い処理の要
求があっても、この間はその処理ができない。

【００２９】また、クロック同期化はＣＰＵがソフトウ
エアでポート入出力回路を制御して実現させるスレーブ
アドレスの送信時しかできない。もちろん、データの送
受信時にもＣＰＵがソフトウエアでポート入出力回路を
制御して実現させれば可能であるが、更に動作速度が遅
くなり、ＣＰＵは他の処理ができなくなるという課題が
あった。

【００３０】この発明は上記のような課題を解決するた
めになされたもので、ポート入出力回路と合わせて、最
低限のハードウエアを追加することでＣＰＵの負荷を少
なくしてＩ² Ｃバスシステムに応用するＩ／Ｏ回路を実
現することを目的とする。

【００３１】

【課題を解決するための手段】この発明に係るシリアル
Ｉ／Ｏ回路は、自己のクロックがＨの時にシリアルクロ
ックラインの立ち下がりを検出するとクロック発生回路
のカウント値をリロードすると共にクロックを初期化す
る手段と、前記シリアルクロックラインがＬの時に自己
のクロックの立ち下がりを検出すると前記クロック発生
回路のカウントソースの供給を停止させる手段と、自己
のクロックと前記シリアルクロックラインをＡＮＤした
ものをシリアルＩ／Ｏの動作クロックとする手段とを備
えたものである。

【００３２】この発明に係るシリアルＩ／Ｏ回路は、シ
リアルＩ／Ｏの動作クロックの最後の立ち下がりでシリ
アルクロックラインをＬにするＬホールド手段を備えた
ものである。

【００３３】この発明に係るシリアルＩ／Ｏ回路は、動
作クロックの最後の立ち下がりでシリアルクロックライ
ンをＬにした時、クロック発生回路のカウントソースの
供給を停止させる手段を備えたものである。

【００３４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明におけるシリアルＩ／Ｏ
回路の実施の形態を示すブロック図であり、図１におい
て、６０１はクロック発生回路であり、送信制御回路６
３から送信クロックとＣＬＫおよびＬホールド回路６２
１からの信号が入力されている。６１は内部クロックモ
ードの時はクロック発生回路６０１側に接続し、外部ク
ロックモード時はクロック端子側に接続されるスイッチ
である。６２は内部クロックモード時に送信クロックを
クロック端子に出力する出力バッファである。

【００３５】６２１は送信クロックが最終の立ち下がり
のタイミングでＣＬＫラインをＬにする手段としてのＬ
ホールド回路（Ｌホールド手段）であり、このＬホール
ド回路６２１は、通常は送信制御回路６３が出力するク
ロックを出力し、送信制御回路６３が出力する最終クロ
ックの立ち下がり信号でＬを出力する。Ｌ出力が解除さ
れ通常に戻るのは、ＣＰＵ１１が制御レジスタ６９に解
除の設定をしたときである。上記送信制御回路６３は送
信クロックや送信完了割り込み要求を出力して送信を制
御する。６３１は送信制御回路６３の出力する送信クロ
ックとＣＬＫとのＡＮＤ回路である。つまり、自分のク
ロックとシリアルクロックラインをＡＮＤしたものをシ
リアルＩ／Ｏの動作クロックとする手段を構成する。

【００３６】６４は受信クロックや受信完了割り込み要
求を出力し、受信を制御する受信制御回路である。６５
は入力端子から入ってくる直列データを並列データに変
換する受信シフトレジスタであり、受信クロックのタイ
ミングで入力端子のデータを１ビットずつ受信シフトレ
ジスタ６５に格納する。６６は受信バッファレジスタで
あり、受信シフトレジスタ６５の受信が完了するたびに
受信シフトレジスタ６５の内容を取り込む。データバス
に接続されており、ＣＰＵ１１はリードすることができ
る。

【００３７】６７は送信シフトレジスタであり、送信ク
ロックに同期して出力端子へ転送する。６８は送信バッ
ファレジスタであり、データバスに接続されており、Ｃ
ＰＵ１１はライトすることができる。送信条件が揃った
ときに設定されたデータを送信シフトレジスタ６７に移
す。６９は制御レジスタであり、シリアルＩ／Ｏ６の動
作モードの設定を行う。データバスに接続されており、
ＣＰＵ１１はライトすることができる。

【００３８】図２は、上記クロック発生回路６０１の内
部ブロック図である。図２において、６０２は送信クロ
ックの立ち上がりを検出する立ち上がり検出回路であ
り、６０３，６０７はＡＮＤゲート、６０６はＮＡＮＤ
ゲート、６０４はインバータ、６１１はセットリセット
フリップフロップ（以後、ＳＲＦＦと称する）、６０８
はリロード付きカウンタであり、リロード信号が入力さ
れるかカウントがオーバーフローするとカウント値がリ
ロードされ、同時に出力が反転されるものとする。６０
５はＣＬＫの立ち下がりを検出する立ち下がり検出回路
である。

【００３９】そして、上記立ち下がり検出回路６０５、
ＮＡＮＤゲート６０６は、自己のクロックがＨの時にシ
リアルクロックラインの立ち下がりを検出するとクロッ
ク発生回路のカウント値をリロードすると共にクロック
を初期化する手段を構成し、上記立ち上がり検出回路６
０２、インバータ６０４、ＡＮＤゲート６０３と、ＳＲ
ＦＦ６１１は、シリアルクロックラインがＬの時に自己
のクロックの立ち上がりを検出すると、クロック発生回
路のカウントソースの供給を停止させる手段を構成して
いる。

【００４０】なお、この発明におけるシリアルＩ／Ｏを
用いて、Ｉ² Ｃバスに接続するデータ転送装置の構成は
前記図５と同様であるので説明を省略する。

【００４１】次に動作について説明する。従来のＩ² Ｃ
バスとの違いは、クロック同期化機能を付加したこと
と、ＳＣＬ端子をＬ出力したことであるので、これにつ
いて述べる。その他、従来のＩ² Ｃバスと同等部分は説
明を省略する。初めに図３を参照して図１，図２のブロ
ック図の動作を説明する。

【００４２】Ｉ² Ｃバスではスタートコンディション発
生後、最初にスレーブアドレスが転送され、その後デー
タが転送される。マスターとして動作させる場合を考え
る。スタートコンディションの発生からスレーブアドレ
スの送信については従来ではＳＣＬ端子、ＳＤＡ端子を
入出力ポートとして動作させることで実現したが、この
発明ではＳＣＬ端子、ＳＤＡ端子をシリアルＩ／Ｏの端
子として動作させることで実現する。クロックの同期化
はハードウェアで行う。

【００４３】図３のＡは、自己のクロックはＨ出力して
いるときに別の装置がＬを出力した場合である。立ち下
がり検出回路６０５はＳＣＬラインの立ち下がりを検出
してパルスを出力する。送信クロックはＨなので、ＮＡ
ＮＤゲート６０６はリロード信号をリロード付きカウン
タ６０８に入力する。これによりリロード付きカウンタ
６０８はカウント値ｎがリロードされると共に出力が反
転し、Ｌを出力する。これによりＳＣＬ端子とＡＮＤ回
路６３１の出力はＬになり、送信シフトレジスタ６７と
受信制御回路６４にＬのクロックを供給する。

【００４４】図３のＢは、別の装置はＬ区間が終了しＨ
を出力した時である。この時自己のクロックはＬ区間が
終了していないので、Ｌを出力している。ＳＣＬ端子は
ＡＮＤ接続されているのでＬのままである。ＳＣＬ端子
とＡＮＤ回路６３１の出力はＬのままであり、送信シフ
トレジスタ６７と受信制御回路６４に供給するクロック
もＬのままである。

【００４５】図３のＣは、リロード付きカウンタ６０８
がオーバーフローし、カウント値がリロードされ、出力
が反転してＨを出力することにより、自己のクロックの
Ｌ区間が終了した場合である。これによりＳＣＬ端子と
ＡＮＤ回路６３１の出力はＨになり、送信シフトレジス
タ６７と受信制御回路６４にＨのクロックを供給する。

【００４６】図３のＤは、Ａと同様に自分のクロックは
Ｈ出力しているときに別の装置がＬを出力した場合であ
るので、説明を省略する。

【００４７】図３のＥは、別の装置はＬを出力している
ときに、リロード付きカウンタ６０８がオーバーフロー
し、カウント値がリロードされ、出力が反転してＨを出
力することにより、自分のクロックのＬ区間が終了した
場合である。立ち上がり検出回路６０２は送信クロック
の立ち上がりを検出してパルスを出力する。ＳＣＬ端子
はＬなので、ＡＮＤゲート６０３もパルスを出力する。
ＳＲＦＦ６１１はリセットされ、これによりリロード付
きカウンタ６０８はカウントソースの供給が停止する。
ＳＣＬ端子はＡＮＤ接続されているのでＬのままであ
り、ＡＮＤ回路６３１の出力もＬのままである。

【００４８】図３のＦは、別の装置のＬ区間が終了して
Ｈを出力した場合である。ＳＣＬ端子はＡＮＤ接続され
ているので、Ｈを出力する。ＳＣＬ端子がＨになるの
で、ＳＲＦＦ６１１はＨを出力する。よってＡＮＤゲー
ト６０７はリロード付きカウンタ６０８にカウントソー
スの供給を再開する。ＡＮＤ回路６３１の出力もＨにな
る。送信シフトレジスタ６７と受信制御回路６４にＨの
クロックを供給する。

【００４９】このように、この発明によれば、ＣＰＵ１
１がＳＣＬ端子、ＳＤＡ端子を入出力ポートとして制御
することなく、クロックの同期化が実現できる。次にＬ
ホールド回路６２１について図４を参照して説明する。
送信制御回路６３では送信クロックの最終立ち下がりの
タイミング（図４のＡのタイミング）で最終クロックの
立ち下がり信号を出力する。Ｌホールド回路６２１はこ
のタイミングでＳＣＬ端子をＬにする。最終クロックの
立ち下がり信号は割り込み要求信号にもなっているの
で、ＣＰＵ１１はこのタイミングで受信データの確認や
アクノリッジの処理等を実行することができる。この間
はＳＣＬラインがＬであり、ＳＣＬラインはＡＮＤ接続
されているので、他の装置はクロックを発生させること
ができない。つまり、他の装置を待ち状態にしたうえ
で、ＣＰＵ１１は一連の処理を実行することができる。

【００５０】また、Ｌホールド回路６２１は、Ｌホール
ド期間信号を出力する。この信号は図３のＡＮＤゲート
６０７に入力されており、この期間カウントソースの供
給が停止する。そうして一連の処理が完了すると、ＣＰ
Ｕ１１は制御レジスタ６９に解除の設定をすることによ
り、Ｌホールド回路６２１のＬ出力を解除する。そうし
てＳＣＬ端子はＨになり（図４のＢのタイミング）、次
の転送が可能な状態になる。

【００５１】以上のように、この実施の形態１によれ
ば、クロック発生回路およびＡＮＤ回路によって、ＣＰ
Ｕで最低限の制御をすることにより、Ｉ² Ｃバスのクロ
ック同期化機能を実現することができる。また、シリア
ルＩ／Ｏの動作クロックの最後の立ち下がりでシリアル
クロックラインをＬにすることにより、ＣＰＵの負荷を
軽減することができる。

【００５２】

【発明の効果】以上のように、この発明によれば、自己
のクロックがＨの時にＳＣＬラインの立ち下がりを検出
するとクロック発生回路のカウント値をリロードすると
共にクロックを初期化し、ＳＣＬラインがＬの時に自己
のクロックの立ち上がりを検出すると、クロック発生回
路のカウントソースの供給を停止させ、自己のクロック
とＳＣＬラインをＡＮＤしたものをシリアルＩ／Ｏの動
作クロックとするように構成したので、専用ハードウエ
アのような大きな回路ではなく、ポート入出力回路とシ
リアルＩ／Ｏの組み合わせでシリアルＩ／Ｏ回路が実現
できる。従って、チップ面積が小さくコストの低い製品
が得られると共に、汎用性の高い製品が得れられる効果
がある。

【００５３】この発明によれば、シリアルＩ／Ｏの動作
クロックの最後の立ち下がりでシリアルクロックライン
をＬにするように構成したので、ＣＰＵの負荷を小さく
することができるという効果がある。

【００５４】この発明によれば、動作クロックの最後の
立ち下がりでシリアルクロックラインをＬにした時、ク
ロック発生回路のカウントソースの供給を停止させるよ
うに構成したので、ＣＰＵの負荷を小さくすることがで
きるという効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＩ² Ｃバス用
シリアルＩ／Ｏ回路の構成を示すブロック図である。

【図２】クロック発生回路の構成を示すブロック図で
ある。

【図３】クロック発生回路の動作状態とＡＮＤ回路お
よびＳＣＬラインの状態との関係を示すタイミング図で
ある。

【図４】Ｌホールド回路の動作を説明するタイミング
図である。

【図５】Ｉ² Ｃバスの構成を示すブロック図である。

【図６】Ｉ² Ｃバス用シリアルＩ／Ｏ回路の構成を示
すブロック図である。

【図７】シリアルＩ／Ｏ回路の動作を説明するタイミ
ング図である。

【図８】Ｉ² Ｃバスでのデータ転送を説明するタイミ
ング図である。

【図９】ＳＣＬラインについてのクロック同期につい
て説明するタイミング図である。

【符号の説明】

６０２立ち上がり検出回路（カウントソースの供給を
停止させる手段）、６０３ＡＮＤゲート（カウントソ
ースの供給を停止させる手段）、６０４インバータ
（カウントソースの供給を停止させる手段）、６０５
立ち下がり検出回路（初期化する手段）、６０６ＮＡ
ＮＤゲート（初期化する手段）、６１１ＳＲＦＦ（カウ
ントソースの供給を停止させる手段）、６２１Ｌホー
ルド回路（Ｌホールド手段）、６３１ＡＮＤ回路。

Claims

【特許請求の範囲】

【請求項１】シリアルデータラインとシリアルクロッ
クラインのバスラインに接続されたデータ転送装置のシ
リアルＩ／Ｏ回路において、自己のクロックがＨの時に
シリアルクロックラインの立ち下がりを検出するとクロ
ック発生回路のカウント値をリロードすると共にクロッ
クを初期化する手段と、前記シリアルクロックラインが
Ｌの時に自己のクロックの立ち上がりを検出すると前記
クロック発生回路のカウントソースの供給を停止させる
手段と、自己のクロックと前記シリアルクロックライン
をＡＮＤ回路でＡＮＤしたものをシリアルＩ／Ｏの動作
クロックとする手段とを備えたことを特徴とするシリア
ルＩ／Ｏ回路。
【請求項２】シリアルＩ／Ｏの動作クロックの最後の
立ち下がりでシリアルクロックラインをＬにするＬホー
ルド手段を備えたことを特徴とする請求項１記載のシリ
アルＩ／Ｏ回路。
【請求項３】動作クロックの最後の立ち下がりでシリ
アルクロックラインをＬにした時、クロック発生回路の
カウントソースの供給を停止させる手段を備えたことを
特徴とする請求項２記載のシリアルＩ／Ｏ回路。