JPH10207834A - シリアル入出力回路 - Google Patents
シリアル入出力回路Info
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- JPH10207834A JPH10207834A JP665397A JP665397A JPH10207834A JP H10207834 A JPH10207834 A JP H10207834A JP 665397 A JP665397 A JP 665397A JP 665397 A JP665397 A JP 665397A JP H10207834 A JPH10207834 A JP H10207834A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【課題】 ポート入出力回路と合わせてＩ2 Ｃバスシス
テムを実現しようとすると、ポート入出力回路からシリ
アルＩ／Ｏ回路への切り換え時に、誤ったストップコン
ディションが発生する課題があった。 【解決手段】 初期値を設定するためのデータが入力さ
れるデータ端子Ｄが設けられ、当該シリアルＩ／Ｏ回路
１３が動作禁止状態に設定されている場合には、そのデ
ータ端子Ｄから入力されたデータをＳＤＡへの送信デー
タが出力される出力端子ＯＵＴに出力し、それが動作許
可状態に設定されている場合には、当該シリアルＩ／Ｏ
回路１３からＳＤＡに出力される送信データを、そのデ
ータ端子Ｄより出力する初期値設定回路３０を付加した
ものである。
テムを実現しようとすると、ポート入出力回路からシリ
アルＩ／Ｏ回路への切り換え時に、誤ったストップコン
ディションが発生する課題があった。 【解決手段】 初期値を設定するためのデータが入力さ
れるデータ端子Ｄが設けられ、当該シリアルＩ／Ｏ回路
１３が動作禁止状態に設定されている場合には、そのデ
ータ端子Ｄから入力されたデータをＳＤＡへの送信デー
タが出力される出力端子ＯＵＴに出力し、それが動作許
可状態に設定されている場合には、当該シリアルＩ／Ｏ
回路１３からＳＤＡに出力される送信データを、そのデ
ータ端子Ｄより出力する初期値設定回路３０を付加した
ものである。
Description
【０００１】
【発明の属する技術分野】この発明は、ポート入出力回
路と合わせてＩ2 Ｃバスシステムを実現するシリアル入
出力回路（以下、シリアルＩ／Ｏ回路という）に関する
ものである。
路と合わせてＩ2 Ｃバスシステムを実現するシリアル入
出力回路（以下、シリアルＩ／Ｏ回路という）に関する
ものである。
【０００２】
【従来の技術】シリアルＩ／Ｏ回路の応用としてＩ2 Ｃ
バスシステムを実現した場合について考える。このＩ2
Ｃバスはフィリップス社によって提唱された２線式の双
方向のシリアルバスラインであり、クロックライン（以
下、ＳＣＬという）とデータライン（以下、ＳＤＡとい
う）によって構成されている、このＩ2 Ｃバスには複数
のユニットが接続されており、その中のマスタとなるユ
ニットがアクセスしたいスレーブとなるユニットのアド
レスを指定してデータの伝送を行うものである。以下、
このＩ2 Ｃバスの仕様について簡単に説明する。
バスシステムを実現した場合について考える。このＩ2
Ｃバスはフィリップス社によって提唱された２線式の双
方向のシリアルバスラインであり、クロックライン（以
下、ＳＣＬという）とデータライン（以下、ＳＤＡとい
う）によって構成されている、このＩ2 Ｃバスには複数
のユニットが接続されており、その中のマスタとなるユ
ニットがアクセスしたいスレーブとなるユニットのアド
レスを指定してデータの伝送を行うものである。以下、
このＩ2 Ｃバスの仕様について簡単に説明する。
【０００３】Ｉ2 Ｃバスに接続されるユニットはＳＤＡ
およびＳＣＬの双方に対してオープンドレイン出力を持
たねばならず、また、ＳＤＡ、ＳＣＬともにプルアップ
抵抗によってプルアップされている。このようにしてＳ
ＤＡ、ＳＣＬともワイヤードＡＮＤが設定されている。
このＩ2 Ｃバスが使用されていないとき、ＳＣＬ、ＳＤ
Ａはともにハイレベル（以下、Ｈと表記する）である。
データ転送時、ＳＣＬがＨの時にはＳＤＡが変化するこ
とは許されず、ＳＣＬがローレベル（以下、Ｌと表記す
る）の時のみＳＤＡは変化することが許される。ただ
し、その唯一の例外はスタートコンディションとストッ
プコンディションの発生である。スタートコンディショ
ンはＳＣＬがＨ時におけるＳＤＡの立ち下がりによって
定義され、ストップコンディションはＳＣＬがＨ時にお
けるＳＤＡの立ち上がりによって定義される。
およびＳＣＬの双方に対してオープンドレイン出力を持
たねばならず、また、ＳＤＡ、ＳＣＬともにプルアップ
抵抗によってプルアップされている。このようにしてＳ
ＤＡ、ＳＣＬともワイヤードＡＮＤが設定されている。
このＩ2 Ｃバスが使用されていないとき、ＳＣＬ、ＳＤ
Ａはともにハイレベル（以下、Ｈと表記する）である。
データ転送時、ＳＣＬがＨの時にはＳＤＡが変化するこ
とは許されず、ＳＣＬがローレベル（以下、Ｌと表記す
る）の時のみＳＤＡは変化することが許される。ただ
し、その唯一の例外はスタートコンディションとストッ
プコンディションの発生である。スタートコンディショ
ンはＳＣＬがＨ時におけるＳＤＡの立ち下がりによって
定義され、ストップコンディションはＳＣＬがＨ時にお
けるＳＤＡの立ち上がりによって定義される。
【０００４】また、Ｉ2 Ｃバスで転送されるデータは８
ビット（１バイト）で構成されており、各バイトはその
終わりにアクノリッジが付加される。受信側では各バイ
トが正常に受信されると、ＳＣＬの９発目のクロックで
ＳＤＡをＬにすることによってアクノリッジを返す。１
回の転送で伝送できるバイト数には制限がなく、何バイ
トでも伝送できる。なお、Ｉ2 Ｃバスで最初に伝送され
る第１バイトは７ビットのスレーブアドレスで、その最
下位ビットはデータの方向を示す方向ビットである。す
なわち、この方向ビットが０のときはマスタがスレーブ
にデータを書き込み、１のときはマスタがスレーブから
データを読み込む。
ビット（１バイト）で構成されており、各バイトはその
終わりにアクノリッジが付加される。受信側では各バイ
トが正常に受信されると、ＳＣＬの９発目のクロックで
ＳＤＡをＬにすることによってアクノリッジを返す。１
回の転送で伝送できるバイト数には制限がなく、何バイ
トでも伝送できる。なお、Ｉ2 Ｃバスで最初に伝送され
る第１バイトは７ビットのスレーブアドレスで、その最
下位ビットはデータの方向を示す方向ビットである。す
なわち、この方向ビットが０のときはマスタがスレーブ
にデータを書き込み、１のときはマスタがスレーブから
データを読み込む。
【０００５】図６にＩ2 Ｃバスの転送例を示す。これ
は、スレーブアドレスを伝送する第１バイトの後に１バ
イト分のデータを伝送した例であり、図６（ａ）にはＳ
ＣＬ端子の波形が、図６（ｂ）にはＳＤＡ端子の波形が
それぞれ示されている。
は、スレーブアドレスを伝送する第１バイトの後に１バ
イト分のデータを伝送した例であり、図６（ａ）にはＳ
ＣＬ端子の波形が、図６（ｂ）にはＳＤＡ端子の波形が
それぞれ示されている。
【０００６】ここで、Ｉ2 Ｃバスにおけるマスタはデー
タ伝送の主導を司る。よって、マスタはスレーブに対し
てクロックを発生するとともに、図６に楕円で示したス
タートコンディションとストップコンディションを発生
する。また、Ｉ2 Ｃバスはマルチマスタシステムなの
で、複数のマスタが同時にデータの転送を開始しようと
することがある。その際の混乱をさけるためアービトレ
ーションがとられる。アービトレーションはＳＤＡおよ
びＳＣＬの両方に対してとられる。なお、ここではアー
ビトレーションのとり方については特に説明しないが、
複雑なものであるため、一般的にはＩ2 Ｃバスの専用ハ
ードウェアが用いられている。しかし、システムの制御
を行っている中央演算処理装置（以下、ＣＰＵという）
の処理能力が高ければ、ＣＰＵが入出力ポートを制御し
て実現することもできる。
タ伝送の主導を司る。よって、マスタはスレーブに対し
てクロックを発生するとともに、図６に楕円で示したス
タートコンディションとストップコンディションを発生
する。また、Ｉ2 Ｃバスはマルチマスタシステムなの
で、複数のマスタが同時にデータの転送を開始しようと
することがある。その際の混乱をさけるためアービトレ
ーションがとられる。アービトレーションはＳＤＡおよ
びＳＣＬの両方に対してとられる。なお、ここではアー
ビトレーションのとり方については特に説明しないが、
複雑なものであるため、一般的にはＩ2 Ｃバスの専用ハ
ードウェアが用いられている。しかし、システムの制御
を行っている中央演算処理装置（以下、ＣＰＵという）
の処理能力が高ければ、ＣＰＵが入出力ポートを制御し
て実現することもできる。
【０００７】図７は、Ｉ2 Ｃバスに接続される従来のユ
ニットの構成を示すブロック図である。なお、図示のユ
ニットではＣＰＵの処理能力が高く、ＣＰＵが入出力ポ
ートを制御してアービトレーションの処理を実現してい
るものとする。図において、１はクロック端子ＣＬＫ、
入力端子ＩＮ、および出力端子ＯＵＴを備えた従来のシ
リアルＩ／Ｏ回路であり、２はこのユニット全体の制御
を行うＣＰＵ、３はそれらを接続しているデータバスで
ある。
ニットの構成を示すブロック図である。なお、図示のユ
ニットではＣＰＵの処理能力が高く、ＣＰＵが入出力ポ
ートを制御してアービトレーションの処理を実現してい
るものとする。図において、１はクロック端子ＣＬＫ、
入力端子ＩＮ、および出力端子ＯＵＴを備えた従来のシ
リアルＩ／Ｏ回路であり、２はこのユニット全体の制御
を行うＣＰＵ、３はそれらを接続しているデータバスで
ある。
【０００８】４はＳＣＬに接続されるＳＣＬ端子に接続
された入力バッファ、５はＳＣＬ端子に接続された出力
バッファであり、６はこの出力バッファ５の入力を選択
するためのセレクタである。７はＳＣＬ端子の出力値を
格納する出力ラッチであり、８はシリアルＩ／Ｏ回路１
のクロック端子ＣＬＫの接続先の選択を行うスイッチで
ある。９はＳＤＡに接続されるＳＤＡ端子に接続された
入力バッファ、１０はＳＤＡ端子に接続された出力バッ
ファ、１１はこの出力バッファ１０の入力の選択を行う
セレクタであり、１２はＳＤＡ端子の出力値を格納する
出力ラッチである。
された入力バッファ、５はＳＣＬ端子に接続された出力
バッファであり、６はこの出力バッファ５の入力を選択
するためのセレクタである。７はＳＣＬ端子の出力値を
格納する出力ラッチであり、８はシリアルＩ／Ｏ回路１
のクロック端子ＣＬＫの接続先の選択を行うスイッチで
ある。９はＳＤＡに接続されるＳＤＡ端子に接続された
入力バッファ、１０はＳＤＡ端子に接続された出力バッ
ファ、１１はこの出力バッファ１０の入力の選択を行う
セレクタであり、１２はＳＤＡ端子の出力値を格納する
出力ラッチである。
【０００９】図８は上記シリアルＩ／Ｏ回路１の内部構
成を示すブロック図である。図において、２０はクロッ
クを発生するクロック発生回路であり、２１は内部クロ
ックモード時と外部クロックモード時におけるクロック
の選択を行うスイッチである。２２は送信クロック、送
信完了割り込み要求、送信データ書き込み信号などを出
力してデータの送信を制御する送信制御回路、２３は内
部クロックモード時に送信制御回路２２からの送信クロ
ックをクロック端子ＣＬＫに出力する出力バッファであ
り、２４は受信クロック、受信完了割り込み要求、受信
データ書き込み信号などを出力してデータの受信を制御
する受信制御回路である。２５は入力端子ＩＮから入っ
てくる受信データを直列データから並列データに変換す
る受信シフトレジスタであり、２６は受信制御回路２４
からの受信データ書き込み信号にしたがって受信シフト
レジスタ２５の内容を取り込む受信バッファレジスタで
ある。２７は送信データが格納される送信バッファレジ
スタ、２８は送信データを並列データから直列データに
変換する送信シフトレジスタであり、２９は当該シリア
ルＩ／Ｏ回路１の動作モードなどが設定される制御レジ
スタである。
成を示すブロック図である。図において、２０はクロッ
クを発生するクロック発生回路であり、２１は内部クロ
ックモード時と外部クロックモード時におけるクロック
の選択を行うスイッチである。２２は送信クロック、送
信完了割り込み要求、送信データ書き込み信号などを出
力してデータの送信を制御する送信制御回路、２３は内
部クロックモード時に送信制御回路２２からの送信クロ
ックをクロック端子ＣＬＫに出力する出力バッファであ
り、２４は受信クロック、受信完了割り込み要求、受信
データ書き込み信号などを出力してデータの受信を制御
する受信制御回路である。２５は入力端子ＩＮから入っ
てくる受信データを直列データから並列データに変換す
る受信シフトレジスタであり、２６は受信制御回路２４
からの受信データ書き込み信号にしたがって受信シフト
レジスタ２５の内容を取り込む受信バッファレジスタで
ある。２７は送信データが格納される送信バッファレジ
スタ、２８は送信データを並列データから直列データに
変換する送信シフトレジスタであり、２９は当該シリア
ルＩ／Ｏ回路１の動作モードなどが設定される制御レジ
スタである。
【００１０】次に動作について説明する。図９は図８に
示したシリアルＩ／Ｏ回路１の動作を説明するためのタ
イミング図であり、図９（ａ）はクロック発生回路２０
の出力の波形、図９（ｂ）は送信制御回路２２より出力
される送信クロックの波形、図９（ｃ）は出力端子ＯＵ
Ｔから出力される送信データの波形、図９（ｄ）は送信
制御回路２２の発生する送信データ書き込み信号の波形
を示している。
示したシリアルＩ／Ｏ回路１の動作を説明するためのタ
イミング図であり、図９（ａ）はクロック発生回路２０
の出力の波形、図９（ｂ）は送信制御回路２２より出力
される送信クロックの波形、図９（ｃ）は出力端子ＯＵ
Ｔから出力される送信データの波形、図９（ｄ）は送信
制御回路２２の発生する送信データ書き込み信号の波形
を示している。
【００１１】この図９にしたがって、まず送信動作につ
いて説明する。ＣＰＵ２はデータバス３を介して制御レ
ジスタ２９に所定のデータを設定することにより、内部
クロックモード／外部クロックモードなどのシリアルＩ
／Ｏ回路１の動作モードの設定を行う。今、例えば内部
クロックモードの設定がなされたとする。制御レジスタ
２９に内部クロックモードを指定するデータが設定され
ると、スイッチ２１がクロック発生回路２０側に切り替
えられ、出力バッファ２３がオンとなる。したがって、
クロック発生回路２０の発生した、図９（ａ）に示すク
ロックが送信制御回路２２に入力される。また、ＣＰＵ
２はデータバス３を介して送信バッファレジスタ２７に
送信するデータの設定を行い、そうしておいて、制御レ
ジスタ２９に所定の値を設定することにより送信の開始
を指示する。
いて説明する。ＣＰＵ２はデータバス３を介して制御レ
ジスタ２９に所定のデータを設定することにより、内部
クロックモード／外部クロックモードなどのシリアルＩ
／Ｏ回路１の動作モードの設定を行う。今、例えば内部
クロックモードの設定がなされたとする。制御レジスタ
２９に内部クロックモードを指定するデータが設定され
ると、スイッチ２１がクロック発生回路２０側に切り替
えられ、出力バッファ２３がオンとなる。したがって、
クロック発生回路２０の発生した、図９（ａ）に示すク
ロックが送信制御回路２２に入力される。また、ＣＰＵ
２はデータバス３を介して送信バッファレジスタ２７に
送信するデータの設定を行い、そうしておいて、制御レ
ジスタ２９に所定の値を設定することにより送信の開始
を指示する。
【００１２】制御レジスタ２９に送信の開始を指示する
所定の値が設定されると、送信制御回路２２は送信シフ
トレジスタ２８に対して、図９（ｂ）に示す送信クロッ
クと図９（ｄ）に示す送信データ書き込み信号を出力す
る。送信データ書き込み信号が発生すると、送信バッフ
ァレジスタ２７に格納されていたデータは送信シフトレ
ジスタ２８に移され、送信シフトレジスタ２８は図９
（ｃ）に示すように、当該データを送信クロックに同期
して１ビットずつ転送する。このとき最初のＤ０のデー
タ以前の出力端子ＯＵＴのレベル、つまり初期値はＨか
Ｌのどちらかに固定（図示の例ではＨ固定）である。送
信シフトレジスタ２８のデータ全て（このときは９ビッ
トとする）出力し終えたら、送信制御回路２２は送信完
了割り込み要求を発生する。なお、クロック端子ＣＬＫ
からは出力バッファ２３を介して、送信制御回路２２の
発生した送信クロックが出力される。
所定の値が設定されると、送信制御回路２２は送信シフ
トレジスタ２８に対して、図９（ｂ）に示す送信クロッ
クと図９（ｄ）に示す送信データ書き込み信号を出力す
る。送信データ書き込み信号が発生すると、送信バッフ
ァレジスタ２７に格納されていたデータは送信シフトレ
ジスタ２８に移され、送信シフトレジスタ２８は図９
（ｃ）に示すように、当該データを送信クロックに同期
して１ビットずつ転送する。このとき最初のＤ０のデー
タ以前の出力端子ＯＵＴのレベル、つまり初期値はＨか
Ｌのどちらかに固定（図示の例ではＨ固定）である。送
信シフトレジスタ２８のデータ全て（このときは９ビッ
トとする）出力し終えたら、送信制御回路２２は送信完
了割り込み要求を発生する。なお、クロック端子ＣＬＫ
からは出力バッファ２３を介して、送信制御回路２２の
発生した送信クロックが出力される。
【００１３】一方、制御レジスタ２９に外部クロックモ
ードを指定するデータが設定された場合には、スイッチ
２１がクロック端子ＣＬＫ側に切り替えられて、出力バ
ッファ２３はオフ状態となる。したがって、クロック端
子ＣＬＫからのクロックが送信制御回路２２に入力さ
れ、送信制御回路２２の生成した送信クロックはクロッ
ク端子ＣＬＫから出力されない。なお、それ以外の点で
は内部クロックモード時と同様である。
ードを指定するデータが設定された場合には、スイッチ
２１がクロック端子ＣＬＫ側に切り替えられて、出力バ
ッファ２３はオフ状態となる。したがって、クロック端
子ＣＬＫからのクロックが送信制御回路２２に入力さ
れ、送信制御回路２２の生成した送信クロックはクロッ
ク端子ＣＬＫから出力されない。なお、それ以外の点で
は内部クロックモード時と同様である。
【００１４】次に受信動作について説明する。ＣＰＵ２
は制御レジスタ２９に所定のデータを設定することによ
り内部クロックモードの設定をしたとする。そうしてお
いて、ＣＰＵ２は制御レジスタ２９に所定の値を設定し
て受信の開始を指示する。受信の開始が指示されると、
送信制御回路２２はクロック発生回路２０の生成したク
ロックに基づく送信クロックを出力する。この送信クロ
ックを受けた受信制御回路２４は受信クロックを発生し
てそれを受信シフトレジスタ２５に出力する。受信シフ
トレジスタ２５はこの受信クロックに同期して入力端子
ＩＮに到来するデータを１ビットずつ受信する。９ビッ
ト分のデータを受信し終えると、受信制御回路２４は受
信データ書き込み信号を受信バッファレジスタ２６に出
力する。受信シフトレジスタ２５で受信されたデータは
この受信データ書き込み信号のタイミングで受信バッフ
ァレジスタ２６に移される。また、９ビット分のデータ
を受信し終えると、受信制御回路２４は受信完了割り込
み要求を発生する。
は制御レジスタ２９に所定のデータを設定することによ
り内部クロックモードの設定をしたとする。そうしてお
いて、ＣＰＵ２は制御レジスタ２９に所定の値を設定し
て受信の開始を指示する。受信の開始が指示されると、
送信制御回路２２はクロック発生回路２０の生成したク
ロックに基づく送信クロックを出力する。この送信クロ
ックを受けた受信制御回路２４は受信クロックを発生し
てそれを受信シフトレジスタ２５に出力する。受信シフ
トレジスタ２５はこの受信クロックに同期して入力端子
ＩＮに到来するデータを１ビットずつ受信する。９ビッ
ト分のデータを受信し終えると、受信制御回路２４は受
信データ書き込み信号を受信バッファレジスタ２６に出
力する。受信シフトレジスタ２５で受信されたデータは
この受信データ書き込み信号のタイミングで受信バッフ
ァレジスタ２６に移される。また、９ビット分のデータ
を受信し終えると、受信制御回路２４は受信完了割り込
み要求を発生する。
【００１５】一方、制御レジスタ２９に外部クロックモ
ードの設定がなされた場合には、出力バッファ２３がオ
フ状態となるので、送信制御回路２２の生成した送信ク
ロックがクロック端子ＣＬＫから出力されず、クロック
端子ＣＬＫからのクロックが送信制御回路２２に入力さ
れる。なお、それ以外の点では内部クロックモード時と
同様である。
ードの設定がなされた場合には、出力バッファ２３がオ
フ状態となるので、送信制御回路２２の生成した送信ク
ロックがクロック端子ＣＬＫから出力されず、クロック
端子ＣＬＫからのクロックが送信制御回路２２に入力さ
れる。なお、それ以外の点では内部クロックモード時と
同様である。
【００１６】次に、図７に示したユニットをＩ2 Ｃバス
に接続したときの動作について説明する。Ｉ2 Ｃバスで
はスタートコンディション発生後、最初にスレーブアド
レスが転送され、その後データが転送される。図７に示
したユニットを用い、それをマスタとして動作させる場
合について考える。図１０は当該ユニットのマスタ時の
動作を説明するためのタイミング図で、図１０（ａ）に
はＩ2 ＣバスのＳＣＬの波形が、図１０（ｂ）にはＳＤ
Ａの波形がそれぞれ示されている。
に接続したときの動作について説明する。Ｉ2 Ｃバスで
はスタートコンディション発生後、最初にスレーブアド
レスが転送され、その後データが転送される。図７に示
したユニットを用い、それをマスタとして動作させる場
合について考える。図１０は当該ユニットのマスタ時の
動作を説明するためのタイミング図で、図１０（ａ）に
はＩ2 ＣバスのＳＣＬの波形が、図１０（ｂ）にはＳＤ
Ａの波形がそれぞれ示されている。
【００１７】ＳＣＬがＨの時にＳＤＡが立ち下がってス
タートコンディションが発生してから、スレーブアドレ
スがＳＤＡに送信されるまでは、ＣＰＵ２によってＳＣ
Ｌ端子およびＳＤＡ端子をポート入出力回路として制御
することにより実現する。なぜならば、この場合には複
雑なアービトレーションの処理が必要となるからであ
る。アービトレーションに勝ち残り、スレーブアドレス
の送信が終了すると、ＣＰＵ２はＳＣＬ端子がＨの時、
たとえば図１０に破線で示すタイミングでセレクタ６、
セレクタ１１、スイッチ８を所定の状態に設定して、Ｓ
ＣＬ，ＳＤＡの両端子をポート入出力回路からシリアル
Ｉ／Ｏ回路に切り換える。その後、ＣＰＵ２はシリアル
Ｉ／Ｏ回路１を前述のように制御することによりデータ
の転送を行う。これは、スレーブアドレス送信時にアー
ビトレーションに勝ち残ればマスタは自分だけなので、
以後のデータ転送に関してはアービトレーションの処理
が不要になるためであり、ＳＣＬ端子およびＳＤＡ端子
を単純なシリアルＩ／Ｏ回路に切り換えて制御すること
ができる。
タートコンディションが発生してから、スレーブアドレ
スがＳＤＡに送信されるまでは、ＣＰＵ２によってＳＣ
Ｌ端子およびＳＤＡ端子をポート入出力回路として制御
することにより実現する。なぜならば、この場合には複
雑なアービトレーションの処理が必要となるからであ
る。アービトレーションに勝ち残り、スレーブアドレス
の送信が終了すると、ＣＰＵ２はＳＣＬ端子がＨの時、
たとえば図１０に破線で示すタイミングでセレクタ６、
セレクタ１１、スイッチ８を所定の状態に設定して、Ｓ
ＣＬ，ＳＤＡの両端子をポート入出力回路からシリアル
Ｉ／Ｏ回路に切り換える。その後、ＣＰＵ２はシリアル
Ｉ／Ｏ回路１を前述のように制御することによりデータ
の転送を行う。これは、スレーブアドレス送信時にアー
ビトレーションに勝ち残ればマスタは自分だけなので、
以後のデータ転送に関してはアービトレーションの処理
が不要になるためであり、ＳＣＬ端子およびＳＤＡ端子
を単純なシリアルＩ／Ｏ回路に切り換えて制御すること
ができる。
【００１８】なお、ＳＣＬ端子およびＳＤＡ端子をポー
ト入出力回路からシリアルＩ／Ｏ回路に切り換える時、
シリアルＩ／Ｏ回路１の出力端子ＯＵＴのレベル、つま
り初期値はＨかＬかの固定値である。ここで、ＳＤＡ端
子はスレーブ側でＬに固定するので、シリアルＩ／Ｏ回
路１の出力端子ＯＵＴの初期値はＨであってもＬであっ
ても構わない。なぜなら、ＳＤＡ端子はワイヤードＡＮ
Ｄ特性なのでスレーブ側でＬに固定すれば必ずＬになる
からである。
ト入出力回路からシリアルＩ／Ｏ回路に切り換える時、
シリアルＩ／Ｏ回路１の出力端子ＯＵＴのレベル、つま
り初期値はＨかＬかの固定値である。ここで、ＳＤＡ端
子はスレーブ側でＬに固定するので、シリアルＩ／Ｏ回
路１の出力端子ＯＵＴの初期値はＨであってもＬであっ
ても構わない。なぜなら、ＳＤＡ端子はワイヤードＡＮ
Ｄ特性なのでスレーブ側でＬに固定すれば必ずＬになる
からである。
【００１９】次にスレーブとして動作させる場合につい
て考える。図１１は当該ユニットのスレーブ時の動作を
説明するためのタイミング図であり、図１１（ａ）には
Ｉ2 ＣバスのＳＣＬの波形が、図１１（ｂ）にはＳＤＡ
の波形がそれぞれ示されている。
て考える。図１１は当該ユニットのスレーブ時の動作を
説明するためのタイミング図であり、図１１（ａ）には
Ｉ2 ＣバスのＳＣＬの波形が、図１１（ｂ）にはＳＤＡ
の波形がそれぞれ示されている。
【００２０】マスタとして動作させる場合と同様に、ス
タートコンディションの検出からスレーブアドレスの受
信については、ＣＰＵ２はＳＣＬ，ＳＤＡの両端子をポ
ート入出力回路として制御することにより実現する。一
方、スレーブアドレスを受信してアクノリッジを返した
後、つまり出力ラッチ１２にＬを書き込んでＳＤＡ端子
にＬを出力した後、ＣＰＵ２はＳＣＬ端子がＨの時、た
とえば図１１に破線で示すタイミングでセレクタ６、セ
レクタ１１、スイッチ８を所定の状態に設定することに
より、ＳＣＬ端子およびＳＤＡ端子をポート入出力回路
からシリアルＩ／Ｏ回路に切り換える。その後、ＣＰＵ
２はシリアルＩ／Ｏ回路１を前述のように制御すること
によりデータの転送を行う。
タートコンディションの検出からスレーブアドレスの受
信については、ＣＰＵ２はＳＣＬ，ＳＤＡの両端子をポ
ート入出力回路として制御することにより実現する。一
方、スレーブアドレスを受信してアクノリッジを返した
後、つまり出力ラッチ１２にＬを書き込んでＳＤＡ端子
にＬを出力した後、ＣＰＵ２はＳＣＬ端子がＨの時、た
とえば図１１に破線で示すタイミングでセレクタ６、セ
レクタ１１、スイッチ８を所定の状態に設定することに
より、ＳＣＬ端子およびＳＤＡ端子をポート入出力回路
からシリアルＩ／Ｏ回路に切り換える。その後、ＣＰＵ
２はシリアルＩ／Ｏ回路１を前述のように制御すること
によりデータの転送を行う。
【００２１】ここで、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える
時、シリアルＩ／Ｏ回路１の出力端子ＯＵＴのレベル、
つまり初期値はＨかＬかの固定値である。今、初期値は
Ｈであったとする。そのような場合、図１１（ｂ）に示
すように、ＳＣＬ，ＳＤＡの両端子をポート入出力回路
からシリアルＩ／Ｏ回路に切り換えた瞬間にＳＤＡ端子
はＬからＨに変化してしまう。そのときＳＣＬ端子は図
１１（ａ）に示すようにＨであるため、この変化はスト
ップコンディションを発生させたことになる。本来ここ
ではストップコンディションを発生させたくないのにス
トップコンディションが発生してしまうため、Ｉ2 Ｃバ
スのシステムが成り立たなくなる。
ート入出力回路からシリアルＩ／Ｏ回路に切り換える
時、シリアルＩ／Ｏ回路１の出力端子ＯＵＴのレベル、
つまり初期値はＨかＬかの固定値である。今、初期値は
Ｈであったとする。そのような場合、図１１（ｂ）に示
すように、ＳＣＬ，ＳＤＡの両端子をポート入出力回路
からシリアルＩ／Ｏ回路に切り換えた瞬間にＳＤＡ端子
はＬからＨに変化してしまう。そのときＳＣＬ端子は図
１１（ａ）に示すようにＨであるため、この変化はスト
ップコンディションを発生させたことになる。本来ここ
ではストップコンディションを発生させたくないのにス
トップコンディションが発生してしまうため、Ｉ2 Ｃバ
スのシステムが成り立たなくなる。
【００２２】なお、このような従来のシリアルＩ／Ｏ回
路に関連のある技術が掲載されている文献としては、た
とえば特開平５−１８１７９６号公報などがある。
路に関連のある技術が掲載されている文献としては、た
とえば特開平５−１８１７９６号公報などがある。
【００２３】
【発明が解決しようとする課題】従来のシリアルＩ／Ｏ
回路は以上のように構成されているので、ポート入出力
回路と合わせてＩ2 Ｃバスシステムを実現しようとする
と、ある条件の元ではポート入出力回路からシリアルＩ
／Ｏ回路に切り換えるタイミングで、誤って偽のストッ
プコンディションが発生してしまい、Ｉ2 Ｃバスシステ
ムが成り立たなくなってしまうという課題があった。
回路は以上のように構成されているので、ポート入出力
回路と合わせてＩ2 Ｃバスシステムを実現しようとする
と、ある条件の元ではポート入出力回路からシリアルＩ
／Ｏ回路に切り換えるタイミングで、誤って偽のストッ
プコンディションが発生してしまい、Ｉ2 Ｃバスシステ
ムが成り立たなくなってしまうという課題があった。
【００２４】この発明は上記のような課題を解決するた
めになされたもので、ポート入出力回路と合わせてＩ2
Ｃバスシステムを実現する際、ポート入出力回路からシ
リアルＩ／Ｏ回路に切り換えるタイミングで、誤ってス
トップコンディションを発生させることのないシリアル
Ｉ／Ｏ回路を得ることを目的とする。
めになされたもので、ポート入出力回路と合わせてＩ2
Ｃバスシステムを実現する際、ポート入出力回路からシ
リアルＩ／Ｏ回路に切り換えるタイミングで、誤ってス
トップコンディションを発生させることのないシリアル
Ｉ／Ｏ回路を得ることを目的とする。
【００２５】
【課題を解決するための手段】請求項１記載の発明に係
るシリアルＩ／Ｏ回路は、初期値を設定するためのデー
タが入力されるデータ端子が付加され、当該シリアルＩ
／Ｏ回路が動作禁止状態に設定されている場合には、そ
のデータ端子から入力されたデータを、双方向シリアル
バスシステムのＳＤＡへの送信データが出力される出力
端子に出力し、動作許可状態に設定されている場合に
は、当該シリアルＩ／Ｏ回路からＳＤＡに出力される送
信データを前記出力端子に出力する初期値設定回路を設
けたものである。
るシリアルＩ／Ｏ回路は、初期値を設定するためのデー
タが入力されるデータ端子が付加され、当該シリアルＩ
／Ｏ回路が動作禁止状態に設定されている場合には、そ
のデータ端子から入力されたデータを、双方向シリアル
バスシステムのＳＤＡへの送信データが出力される出力
端子に出力し、動作許可状態に設定されている場合に
は、当該シリアルＩ／Ｏ回路からＳＤＡに出力される送
信データを前記出力端子に出力する初期値設定回路を設
けたものである。
【００２６】請求項２記載の発明に係るシリアルＩ／Ｏ
回路は、クロック端子、入力端子および出力端子を有
し、クロック発生回路、スイッチ、送信制御回路、出力
バッファ、受信制御回路、受信シフトレジスタ、受信バ
ッファレジスタ、送信バッファレジスタ、送信シフトレ
ジスタ、および制御レジスタよりなるシリアルＩ／Ｏ回
路に、初期値を設定するためのデータが入力されるデー
タ端子を付加し、送信シフトレジスタに接続された初期
値設定入力端子、出力端子に接続され初期値設定出力端
子、送信制御回路からの送信クロックが入力される初期
値設定クロック端子、制御レジスタに接続された設定端
子、およびデータ端子に接続された初期値設定データ端
子を備え、制御レジスタによって設定端子がイネーブル
に設定されていれば、初期値設定データ端子の値を初期
値設定出力端子より出力し、ディセーブルに設定されて
いれば、初期値設定クロック端子に入力される送信クロ
ックのタイミングで、初期値設定入力端子に入力される
送信データを初期値設定出力端子より出力する初期値設
定回路を設けたものである。
回路は、クロック端子、入力端子および出力端子を有
し、クロック発生回路、スイッチ、送信制御回路、出力
バッファ、受信制御回路、受信シフトレジスタ、受信バ
ッファレジスタ、送信バッファレジスタ、送信シフトレ
ジスタ、および制御レジスタよりなるシリアルＩ／Ｏ回
路に、初期値を設定するためのデータが入力されるデー
タ端子を付加し、送信シフトレジスタに接続された初期
値設定入力端子、出力端子に接続され初期値設定出力端
子、送信制御回路からの送信クロックが入力される初期
値設定クロック端子、制御レジスタに接続された設定端
子、およびデータ端子に接続された初期値設定データ端
子を備え、制御レジスタによって設定端子がイネーブル
に設定されていれば、初期値設定データ端子の値を初期
値設定出力端子より出力し、ディセーブルに設定されて
いれば、初期値設定クロック端子に入力される送信クロ
ックのタイミングで、初期値設定入力端子に入力される
送信データを初期値設定出力端子より出力する初期値設
定回路を設けたものである。
【００２７】請求項３記載の発明に係るシリアルＩ／Ｏ
回路は、データ端子に入力される初期値設定のためのデ
ータとして、双方向シリアルバスシステムのＳＣＬのク
ロック変化時における、当該シリアルバスシステムのＳ
ＤＡのデータレベルを用いるようにしたものである。
回路は、データ端子に入力される初期値設定のためのデ
ータとして、双方向シリアルバスシステムのＳＣＬのク
ロック変化時における、当該シリアルバスシステムのＳ
ＤＡのデータレベルを用いるようにしたものである。
【００２８】請求項４記載の発明に係るシリアルＩ／Ｏ
回路は、データ端子に入力される初期値設定のためのデ
ータとして、当該シリアル入出力回路が動作禁止状態の
ときに双方向シリアルバスシステムのＳＤＡに出力され
るデータを用いるようにしたものである。
回路は、データ端子に入力される初期値設定のためのデ
ータとして、当該シリアル入出力回路が動作禁止状態の
ときに双方向シリアルバスシステムのＳＤＡに出力され
るデータを用いるようにしたものである。
【００２９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
リアルＩ／Ｏ回路の内部構成を示すブロック図である。
なお、このシリアルＩ／Ｏ回路は従来のシリアルＩ／Ｏ
回路が有していた入力端子ＩＮ、出力端子ＯＵＴ、クロ
ック端子ＣＬＫに加えて、初期値設定のためのデータが
入力されるデータ端子Ｄも備えている。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
リアルＩ／Ｏ回路の内部構成を示すブロック図である。
なお、このシリアルＩ／Ｏ回路は従来のシリアルＩ／Ｏ
回路が有していた入力端子ＩＮ、出力端子ＯＵＴ、クロ
ック端子ＣＬＫに加えて、初期値設定のためのデータが
入力されるデータ端子Ｄも備えている。
【００３０】図において、２０はクロックを発生するク
ロック発生回路であり、２１は当該シリアルＩ／Ｏ回路
が内部クロックモードである時にこのクロック発生回路
２０の発生するクロックを選択し、外部クロックモード
である時にクロック端子ＣＬＫより入力されるクロック
を選択するスイッチである。２２はこのスイッチ２１に
よって選択されたクロックが入力され、送信クロック、
送信完了割り込み要求、送信データ書き込み信号などを
出力して、データの送信を制御する送信制御回路であ
り、２３は内部クロックモード時にこの送信制御回路２
２から送られてきた送信クロックをクロック端子ＣＬＫ
に出力する出力バッファである。
ロック発生回路であり、２１は当該シリアルＩ／Ｏ回路
が内部クロックモードである時にこのクロック発生回路
２０の発生するクロックを選択し、外部クロックモード
である時にクロック端子ＣＬＫより入力されるクロック
を選択するスイッチである。２２はこのスイッチ２１に
よって選択されたクロックが入力され、送信クロック、
送信完了割り込み要求、送信データ書き込み信号などを
出力して、データの送信を制御する送信制御回路であ
り、２３は内部クロックモード時にこの送信制御回路２
２から送られてきた送信クロックをクロック端子ＣＬＫ
に出力する出力バッファである。
【００３１】２４は送信制御回路２２より出力された送
信クロックが入力され、受信クロック、受信完了割り込
み要求、受信データ書き込み信号などを出力して、デー
タの受信を制御する受信制御回路である。２５は入力端
子ＩＮから入ってくる受信データを直列データから並列
データに変換する受信シフトレジスタであり、受信制御
回路２４から出力された受信クロックのタイミングで、
入力端子ＩＮに到来する受信データを１ビットずつシフ
トしながら受信、格納する。２６は受信バッファレジス
タであり、受信シフトレジスタ２５でデータの受信が完
了するたびに受信制御回路２４から出力された受信デー
タ書き込み信号にしたがって、受信シフトレジスタ２５
の格納されている受信データを取り込む。なお、この受
信バッファレジスタ２６はデータバス３に接続されてお
り、ＣＰＵ２はその内容をリードすることができる。
信クロックが入力され、受信クロック、受信完了割り込
み要求、受信データ書き込み信号などを出力して、デー
タの受信を制御する受信制御回路である。２５は入力端
子ＩＮから入ってくる受信データを直列データから並列
データに変換する受信シフトレジスタであり、受信制御
回路２４から出力された受信クロックのタイミングで、
入力端子ＩＮに到来する受信データを１ビットずつシフ
トしながら受信、格納する。２６は受信バッファレジス
タであり、受信シフトレジスタ２５でデータの受信が完
了するたびに受信制御回路２４から出力された受信デー
タ書き込み信号にしたがって、受信シフトレジスタ２５
の格納されている受信データを取り込む。なお、この受
信バッファレジスタ２６はデータバス３に接続されてお
り、ＣＰＵ２はその内容をリードすることができる。
【００３２】２７は送信データが格納される送信バッフ
ァレジスタであり、データバス３に接続されていて、Ｃ
ＰＵ２はデータバス３を介してこの送信バッファレジス
タ２７にデータをライトすることができる。２８は送信
データを並列データから直列データに変換する送信シフ
トレジスタであり、送信制御回路２２から出力された送
信データ書き込み信号にしたがって、送信バッファレジ
スタ２７に格納されている送信データの取り込みを行
い、それを送信制御回路２２の出力する送信クロックに
同期して１ビットずつ出力端子ＯＵＴに送出する。２９
は当該シリアルＩ／Ｏ回路１３の動作モードや送受信の
開始などを指示するデータや値が設定される制御レジス
タであり、スイッチ２１、送信制御回路２２、出力バッ
ファ２３、受信制御回路２４などはその設定内容にした
がって動作する。この制御レジスタ２９はデータバス３
に接続されていて、ＣＰＵ２はそこにデータや値をライ
トすることができる。
ァレジスタであり、データバス３に接続されていて、Ｃ
ＰＵ２はデータバス３を介してこの送信バッファレジス
タ２７にデータをライトすることができる。２８は送信
データを並列データから直列データに変換する送信シフ
トレジスタであり、送信制御回路２２から出力された送
信データ書き込み信号にしたがって、送信バッファレジ
スタ２７に格納されている送信データの取り込みを行
い、それを送信制御回路２２の出力する送信クロックに
同期して１ビットずつ出力端子ＯＵＴに送出する。２９
は当該シリアルＩ／Ｏ回路１３の動作モードや送受信の
開始などを指示するデータや値が設定される制御レジス
タであり、スイッチ２１、送信制御回路２２、出力バッ
ファ２３、受信制御回路２４などはその設定内容にした
がって動作する。この制御レジスタ２９はデータバス３
に接続されていて、ＣＰＵ２はそこにデータや値をライ
トすることができる。
【００３３】なお、これら各部分は、図８に同一符号を
付して示した従来のシリアルＩ／Ｏ回路におけるそれら
に相当する部分である。
付して示した従来のシリアルＩ／Ｏ回路におけるそれら
に相当する部分である。
【００３４】また、３０はこの実施の形態１によるシリ
アルＩ／Ｏ回路において新たに設けられた、シリアルＩ
／Ｏ回路出力の初期値を設定するための初期値設定回路
であり、この発明のポイントとなる部分である。この初
期値設定回路３０は送信シフトレジスタ２８に接続され
た入力端子ｉｎ、当該シリアルＩ／Ｏ回路１３の出力端
子ＯＵＴに接続され出力端子ｏｕｔ、送信制御回路２２
からの送信クロックが入力されるクロック端子ｃｌｋ、
制御レジスタ２９に接続された設定端子ｓ、および新た
に設けられたデータ端子Ｄに接続されたデータ端子ｄを
備えており、設定端子ｓがイネーブルの時にはデータ端
子ｄの値を初期値として出力端子ｏｕｔより出力し、設
定端子ｓがディセーブル時にはクロック端子ｃｌｋに入
力される送信クロックのタイミングで、入力端子ｉｎに
入力される送信シフトレジスタ２８の出力を出力端子ｏ
ｕｔより出力する。ここで、設定端子ｓは制御レジスタ
２９によって設定されるものであり、当該シリアルＩ／
Ｏ回路を使用していない時（シリアルＩ／Ｏ回路ディセ
ーブル時）にはイネーブルに設定され、シリアルＩ／Ｏ
回路を使用している時（シリアルＩ／Ｏ回路イネーブル
時）にはディセーブルに設定されるものとする。
アルＩ／Ｏ回路において新たに設けられた、シリアルＩ
／Ｏ回路出力の初期値を設定するための初期値設定回路
であり、この発明のポイントとなる部分である。この初
期値設定回路３０は送信シフトレジスタ２８に接続され
た入力端子ｉｎ、当該シリアルＩ／Ｏ回路１３の出力端
子ＯＵＴに接続され出力端子ｏｕｔ、送信制御回路２２
からの送信クロックが入力されるクロック端子ｃｌｋ、
制御レジスタ２９に接続された設定端子ｓ、および新た
に設けられたデータ端子Ｄに接続されたデータ端子ｄを
備えており、設定端子ｓがイネーブルの時にはデータ端
子ｄの値を初期値として出力端子ｏｕｔより出力し、設
定端子ｓがディセーブル時にはクロック端子ｃｌｋに入
力される送信クロックのタイミングで、入力端子ｉｎに
入力される送信シフトレジスタ２８の出力を出力端子ｏ
ｕｔより出力する。ここで、設定端子ｓは制御レジスタ
２９によって設定されるものであり、当該シリアルＩ／
Ｏ回路を使用していない時（シリアルＩ／Ｏ回路ディセ
ーブル時）にはイネーブルに設定され、シリアルＩ／Ｏ
回路を使用している時（シリアルＩ／Ｏ回路イネーブル
時）にはディセーブルに設定されるものとする。
【００３５】図２は図１に示すように形成されたシリア
ルＩ／Ｏ回路が用いられてＩ2 Ｃバスに接続される、こ
の発明の実施の形態１によるユニットの構成を示すブロ
ック図である。なお、このユニットにおいても従来の場
合と同様に、ＣＰＵの処理能力が高く、ＣＰＵが入出力
ポートを制御してアービトレーションの処理を実現して
いるものとする。
ルＩ／Ｏ回路が用いられてＩ2 Ｃバスに接続される、こ
の発明の実施の形態１によるユニットの構成を示すブロ
ック図である。なお、このユニットにおいても従来の場
合と同様に、ＣＰＵの処理能力が高く、ＣＰＵが入出力
ポートを制御してアービトレーションの処理を実現して
いるものとする。
【００３６】図において、１３は従来のシリアルＩ／Ｏ
回路１に代替して備えられたこの実施の形態１によるシ
リアルＩ／Ｏ回路であり、図１に示した初期値設定回路
３０が付加され、クロック端子ＣＬＫ、入力端子ＩＮ、
出力端子ＯＵＴに加えてデータ端子Ｄを備えている点
で、従来のシリアルＩ／Ｏ回路１とは異なるものである
ため、それとは異なる１３という符号を付している。２
はこのユニット全体の制御を行うＣＰＵであり、３はこ
れらシリアルＩ／Ｏ回路１３とＣＰＵ２とを接続してい
るデータバスである。
回路１に代替して備えられたこの実施の形態１によるシ
リアルＩ／Ｏ回路であり、図１に示した初期値設定回路
３０が付加され、クロック端子ＣＬＫ、入力端子ＩＮ、
出力端子ＯＵＴに加えてデータ端子Ｄを備えている点
で、従来のシリアルＩ／Ｏ回路１とは異なるものである
ため、それとは異なる１３という符号を付している。２
はこのユニット全体の制御を行うＣＰＵであり、３はこ
れらシリアルＩ／Ｏ回路１３とＣＰＵ２とを接続してい
るデータバスである。
【００３７】４はＩ2 ＣバスのＳＣＬに接続されるＳＣ
Ｌ端子に接続された入力バッファであり、リード時には
その値はデータバス３に出力される。５はＳＣＬ端子に
接続された出力バッファであり、６はこの出力バッファ
５の入力を後述する出力ラッチ７とスイッチ８のいずれ
から得るかを選択するセレクタである。７はＳＣＬ端子
の出力値を格納する前記出力ラッチであり、そのＳＣＬ
端子の出力値はデータバス３を介してＣＰＵ２よりライ
トされる。８はシリアルＩ／Ｏ回路１３のクロック端子
ＣＬＫの接続先を、入力バッファ４とセレクタ６のいず
れとするのかを選択するスイッチであり、シリアルＩ／
Ｏ回路１３が内部クロックモードの時にはそれをセレク
タ６側に接続し、外部クロックモードの時にはそれを入
力バッファ４側に接続する。
Ｌ端子に接続された入力バッファであり、リード時には
その値はデータバス３に出力される。５はＳＣＬ端子に
接続された出力バッファであり、６はこの出力バッファ
５の入力を後述する出力ラッチ７とスイッチ８のいずれ
から得るかを選択するセレクタである。７はＳＣＬ端子
の出力値を格納する前記出力ラッチであり、そのＳＣＬ
端子の出力値はデータバス３を介してＣＰＵ２よりライ
トされる。８はシリアルＩ／Ｏ回路１３のクロック端子
ＣＬＫの接続先を、入力バッファ４とセレクタ６のいず
れとするのかを選択するスイッチであり、シリアルＩ／
Ｏ回路１３が内部クロックモードの時にはそれをセレク
タ６側に接続し、外部クロックモードの時にはそれを入
力バッファ４側に接続する。
【００３８】９はＩ2 ＣバスのＳＤＡに接続されるＳＤ
Ａ端子に接続された入力バッファであり、リード時には
その値はデータバス３に出力されるとともに、シリアル
Ｉ／Ｏ回路１３の入力端子ＩＮにも接続されている。１
０はＳＤＡ端子に接続された出力バッファであり、１１
はこの出力バッファ１０の入力を後述する出力ラッチ１
２とシリアルＩ／Ｏ回路１３の出力端子ＯＵＴのいずれ
から得るかを選択するセレクタである。１２はＳＤＡ端
子への出力値を格納する出力ラッチであり、そのＳＤＡ
端子への出力値はＣＰＵ２よりデータバス３を介してラ
イトされる。
Ａ端子に接続された入力バッファであり、リード時には
その値はデータバス３に出力されるとともに、シリアル
Ｉ／Ｏ回路１３の入力端子ＩＮにも接続されている。１
０はＳＤＡ端子に接続された出力バッファであり、１１
はこの出力バッファ１０の入力を後述する出力ラッチ１
２とシリアルＩ／Ｏ回路１３の出力端子ＯＵＴのいずれ
から得るかを選択するセレクタである。１２はＳＤＡ端
子への出力値を格納する出力ラッチであり、そのＳＤＡ
端子への出力値はＣＰＵ２よりデータバス３を介してラ
イトされる。
【００３９】なお、シリアルＩ／Ｏ回路１３を除いたこ
れら各部分は、図７に同一符号を付して示した従来のユ
ニットにおけるそれらに相当する部分である。
れら各部分は、図７に同一符号を付して示した従来のユ
ニットにおけるそれらに相当する部分である。
【００４０】また、１４はシリアルＩ／Ｏ回路１３とと
もにこの実施の形態１のポイントとなるラッチ回路であ
り、ＳＣＬ端子より入力されるクロックの立ち上がりで
ＳＤＡ端子に入力されるデータのレベルをラッチし、そ
の出力をシリアルＩ／Ｏ回路１３のデータ端子Ｄに出力
している。
もにこの実施の形態１のポイントとなるラッチ回路であ
り、ＳＣＬ端子より入力されるクロックの立ち上がりで
ＳＤＡ端子に入力されるデータのレベルをラッチし、そ
の出力をシリアルＩ／Ｏ回路１３のデータ端子Ｄに出力
している。
【００４１】次に動作について説明する。図３はこの発
明の実施の形態１の動作を説明するためのタイミング図
であり、図３（ａ）は図２に示したユニットのＳＣＬ端
子の波形、図３（ｂ）は同じくＳＤＡ端子の波形、図３
（ｃ）は図１に示した初期値設定回路３０の設定端子ｓ
の波形、図３（ｄ）は同じくデータ端子ｄの波形、図３
（ｅ）は同じく出力端子ｏｕｔの波形をそれぞれ示して
いる。
明の実施の形態１の動作を説明するためのタイミング図
であり、図３（ａ）は図２に示したユニットのＳＣＬ端
子の波形、図３（ｂ）は同じくＳＤＡ端子の波形、図３
（ｃ）は図１に示した初期値設定回路３０の設定端子ｓ
の波形、図３（ｄ）は同じくデータ端子ｄの波形、図３
（ｅ）は同じく出力端子ｏｕｔの波形をそれぞれ示して
いる。
【００４２】Ｉ2 Ｃバスに接続されるユニットはＳＤＡ
およびＳＣＬに対してオープンドレイン出力を持ち、Ｓ
ＤＡ、ＳＣＬともにプルアップ抵抗によってプルアップ
されているため、ＳＤＡおよびＳＣＬはともにワイヤー
ドＡＮＤが設定されている。このＩ2 Ｃバスが不使用時
にはＳＣＬ、ＳＤＡともＨとなっていて、ＳＣＬがＨの
時にＳＤＡが立ち下がるとスタートコンディションの発
生、ＳＣＬがＨの時にＳＤＡが立ち上がるとストップコ
ンディションの発生と定義されている。このようなＩ2
Ｃバスにおいてはスタートコンディション発生後、最初
にスレーブアドレスが転送され、その後データが転送さ
れる。
およびＳＣＬに対してオープンドレイン出力を持ち、Ｓ
ＤＡ、ＳＣＬともにプルアップ抵抗によってプルアップ
されているため、ＳＤＡおよびＳＣＬはともにワイヤー
ドＡＮＤが設定されている。このＩ2 Ｃバスが不使用時
にはＳＣＬ、ＳＤＡともＨとなっていて、ＳＣＬがＨの
時にＳＤＡが立ち下がるとスタートコンディションの発
生、ＳＣＬがＨの時にＳＤＡが立ち上がるとストップコ
ンディションの発生と定義されている。このようなＩ2
Ｃバスにおいてはスタートコンディション発生後、最初
にスレーブアドレスが転送され、その後データが転送さ
れる。
【００４３】まずマスタとして動作させる場合について
考える。ＳＣＬがＨの時にＳＤＡが立ち下がってスター
トコンディションが発生してから、スレーブアドレスが
ＳＤＡに送信されるまでは、ＣＰＵ２によってＳＣＬ端
子およびＳＤＡ端子をポート入出力回路として制御する
ことにより実現する。なぜならば、この場合には複雑な
アービトレーションの処理が必要となるからである。な
お、このことは従来の場合と同様である。
考える。ＳＣＬがＨの時にＳＤＡが立ち下がってスター
トコンディションが発生してから、スレーブアドレスが
ＳＤＡに送信されるまでは、ＣＰＵ２によってＳＣＬ端
子およびＳＤＡ端子をポート入出力回路として制御する
ことにより実現する。なぜならば、この場合には複雑な
アービトレーションの処理が必要となるからである。な
お、このことは従来の場合と同様である。
【００４４】ここで、図３（ａ）に示すＳＣＬ端子のク
ロックの立ち上がりで、図３（ｂ）に示すＳＤＡ端子の
データのレベルがラッチ回路１４によってラッチされ
る。このラッチ回路１４の出力は、シリアルＩ／Ｏ回路
１３のデータ端子Ｄを介してその初期値設定回路３０の
データ端子ｄに入力される。この初期値設定回路３０の
データ端子ｄに入力されるデータを図３（ｄ）に示す。
この時、ＣＰＵ２はＳＣＬ端子およびＳＤＡ端子をポー
ト入出力回路として制御しているので、シリアルＩ／Ｏ
回路１３は制御レジスタ２９により動作禁止状態（シリ
アルＩ／Ｏ回路ディセーブル）に設定される。そのと
き、初期値設定回路３０はこの制御レジスタ２９よりそ
の設定端子ｓに与えられる、図３（ｃ）に示した信号に
よってイネーブル状態となる。
ロックの立ち上がりで、図３（ｂ）に示すＳＤＡ端子の
データのレベルがラッチ回路１４によってラッチされ
る。このラッチ回路１４の出力は、シリアルＩ／Ｏ回路
１３のデータ端子Ｄを介してその初期値設定回路３０の
データ端子ｄに入力される。この初期値設定回路３０の
データ端子ｄに入力されるデータを図３（ｄ）に示す。
この時、ＣＰＵ２はＳＣＬ端子およびＳＤＡ端子をポー
ト入出力回路として制御しているので、シリアルＩ／Ｏ
回路１３は制御レジスタ２９により動作禁止状態（シリ
アルＩ／Ｏ回路ディセーブル）に設定される。そのと
き、初期値設定回路３０はこの制御レジスタ２９よりそ
の設定端子ｓに与えられる、図３（ｃ）に示した信号に
よってイネーブル状態となる。
【００４５】初期値設定回路３０はイネーブル状態にな
ると、そのデータ端子ｄに入力されたデータを出力端子
ｏｕｔより出力する。このデータ端子ｄにはラッチ回路
１４より出力されるＳＣＬ端子のクロックの立ち上がり
時のＳＤＡ端子のデータレベルが、シリアルＩ／Ｏ回路
１３のデータ端子Ｄを介して入力されている。したがっ
て、その出力端子ｏｕｔには図３（ｅ）に示すように、
ラッチ回路１４の出力が出力され、シリアルＩ／Ｏ回路
１３の出力端子ＯＵＴには当該データが順次出力され
る。これにより、最終的には図３に楕円で囲んで示すよ
うに、ＳＣＬ端子のクロックの９ビット目の立ち上がり
時におけるＳＤＡ端子のデータレベルが、初期値として
シリアルＩ／Ｏ回路１３の出力端子ＯＵＴに設定される
ことになる。
ると、そのデータ端子ｄに入力されたデータを出力端子
ｏｕｔより出力する。このデータ端子ｄにはラッチ回路
１４より出力されるＳＣＬ端子のクロックの立ち上がり
時のＳＤＡ端子のデータレベルが、シリアルＩ／Ｏ回路
１３のデータ端子Ｄを介して入力されている。したがっ
て、その出力端子ｏｕｔには図３（ｅ）に示すように、
ラッチ回路１４の出力が出力され、シリアルＩ／Ｏ回路
１３の出力端子ＯＵＴには当該データが順次出力され
る。これにより、最終的には図３に楕円で囲んで示すよ
うに、ＳＣＬ端子のクロックの９ビット目の立ち上がり
時におけるＳＤＡ端子のデータレベルが、初期値として
シリアルＩ／Ｏ回路１３の出力端子ＯＵＴに設定される
ことになる。
【００４６】アービトレーションに勝ち残り、スレーブ
アドレスの送信が終了すると、ＣＰＵ２はＳＣＬ端子が
Ｈの時、たとえば図３に破線で示したタイミングでセレ
クタ６、セレクタ１１、スイッチ８を所定の状態に設定
して、ＳＣＬ，ＳＤＡの両端子をシリアルＩ／Ｏ回路に
切り換える。その後、ＣＰＵ２はシリアルＩ／Ｏ回路１
３を制御することによってデータの転送を行う。すなわ
ち、そのときにはＣＰＵ２がＳＣＬ端子およびＳＤＡ端
子をシリアルＩ／Ｏ回路として制御しているので、シリ
アルＩ／Ｏ回路１３は制御レジスタ２９によって動作許
可状態（シリアルＩ／Ｏ回路イネーブル）に設定されて
おり、初期値設定回路３０は制御レジスタ２９から設定
端子ｓに与えられる、図３（ｃ）に示した信号によって
ディセーブル状態となる。
アドレスの送信が終了すると、ＣＰＵ２はＳＣＬ端子が
Ｈの時、たとえば図３に破線で示したタイミングでセレ
クタ６、セレクタ１１、スイッチ８を所定の状態に設定
して、ＳＣＬ，ＳＤＡの両端子をシリアルＩ／Ｏ回路に
切り換える。その後、ＣＰＵ２はシリアルＩ／Ｏ回路１
３を制御することによってデータの転送を行う。すなわ
ち、そのときにはＣＰＵ２がＳＣＬ端子およびＳＤＡ端
子をシリアルＩ／Ｏ回路として制御しているので、シリ
アルＩ／Ｏ回路１３は制御レジスタ２９によって動作許
可状態（シリアルＩ／Ｏ回路イネーブル）に設定されて
おり、初期値設定回路３０は制御レジスタ２９から設定
端子ｓに与えられる、図３（ｃ）に示した信号によって
ディセーブル状態となる。
【００４７】初期値設定回路３０はディセーブル状態に
なると、その入力端子ｉｎに入力されたデータを出力端
子ｏｕｔより出力する。この入力端子ｉｎには送信バッ
ファレジスタ２７より送信シフトレジスタ２８に取り込
まれた送信データが、送信制御回路２２の出力する送信
クロックのタイミングにしたがって直列に入力されてお
り、この送信シフトレジスタ２８の出力が図３（ｅ）に
示すように、初期値設定回路３０の出力端子ｏｕｔより
シリアルＩ／Ｏ回路１３の出力端子ＯＵＴに出力され
る。従来の場合と同様に、データの転送はスレーブアド
レス送信時にアービトレーションに勝ち残れば、マスタ
は自分だけとなるので、以後のデータ転送に関してはア
ービトレーションの処理が不要になり、ＳＣＬ端子およ
びＳＤＡ端子を単純なシリアルＩ／Ｏ回路に切り換えて
制御することができる。
なると、その入力端子ｉｎに入力されたデータを出力端
子ｏｕｔより出力する。この入力端子ｉｎには送信バッ
ファレジスタ２７より送信シフトレジスタ２８に取り込
まれた送信データが、送信制御回路２２の出力する送信
クロックのタイミングにしたがって直列に入力されてお
り、この送信シフトレジスタ２８の出力が図３（ｅ）に
示すように、初期値設定回路３０の出力端子ｏｕｔより
シリアルＩ／Ｏ回路１３の出力端子ＯＵＴに出力され
る。従来の場合と同様に、データの転送はスレーブアド
レス送信時にアービトレーションに勝ち残れば、マスタ
は自分だけとなるので、以後のデータ転送に関してはア
ービトレーションの処理が不要になり、ＳＣＬ端子およ
びＳＤＡ端子を単純なシリアルＩ／Ｏ回路に切り換えて
制御することができる。
【００４８】なお、ＳＣＬ端子およびＳＤＡ端子を図３
に破線で示したタイミングで、ポート入出力回路からシ
リアルＩ／Ｏ回路に切り換える時、シリアルＩ／Ｏ回路
１３の出力端子ＯＵＴのレベル、すなわち初期値は、初
期値設定回路３０によって、ＳＣＬ端子のクロックの９
ビット目の立ち上がり時点におけるＳＤＡ端子のデータ
レベルに設定されるので、図３（ｂ）に示すように、Ｓ
ＤＡ端子のレベルに変化はない。
に破線で示したタイミングで、ポート入出力回路からシ
リアルＩ／Ｏ回路に切り換える時、シリアルＩ／Ｏ回路
１３の出力端子ＯＵＴのレベル、すなわち初期値は、初
期値設定回路３０によって、ＳＣＬ端子のクロックの９
ビット目の立ち上がり時点におけるＳＤＡ端子のデータ
レベルに設定されるので、図３（ｂ）に示すように、Ｓ
ＤＡ端子のレベルに変化はない。
【００４９】次にスレーブとして動作させる場合につい
て考える。マスタとして動作させる場合と同様に、スタ
ートコンディションの検出からスレーブアドレスの受信
については、ＣＰＵ２はＳＣＬ，ＳＤＡの両端子をポー
ト入出力回路として制御することにより実現する。一
方、スレーブアドレスを受信してアクノリッジを返した
後、つまり出力ラッチ１２にＬを書き込んでＳＤＡ端子
にＬを出力した後、ＳＣＬ端子がＨの時にＣＰＵ２は、
セレクタ６、セレクタ１１、スイッチ８を所定の状態に
設定することにより、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える。
その後、ＣＰＵ２はシリアルＩ／Ｏ回路１３を制御する
ことによりデータの転送を行う。
て考える。マスタとして動作させる場合と同様に、スタ
ートコンディションの検出からスレーブアドレスの受信
については、ＣＰＵ２はＳＣＬ，ＳＤＡの両端子をポー
ト入出力回路として制御することにより実現する。一
方、スレーブアドレスを受信してアクノリッジを返した
後、つまり出力ラッチ１２にＬを書き込んでＳＤＡ端子
にＬを出力した後、ＳＣＬ端子がＨの時にＣＰＵ２は、
セレクタ６、セレクタ１１、スイッチ８を所定の状態に
設定することにより、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える。
その後、ＣＰＵ２はシリアルＩ／Ｏ回路１３を制御する
ことによりデータの転送を行う。
【００５０】ここで、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える
時、初期値、つまりシリアルＩ／Ｏ回路１３の出力端子
ＯＵＴのレベルは、初期値設定回路３０により、ＳＣＬ
端子のクロックの９ビット目の立ち上がり時におけるＳ
ＤＡ端子のデータレベルに設定されるので、マスタとし
て動作している場合と同様にＳＤＡ端子のレベルに変化
はない。
ート入出力回路からシリアルＩ／Ｏ回路に切り換える
時、初期値、つまりシリアルＩ／Ｏ回路１３の出力端子
ＯＵＴのレベルは、初期値設定回路３０により、ＳＣＬ
端子のクロックの９ビット目の立ち上がり時におけるＳ
ＤＡ端子のデータレベルに設定されるので、マスタとし
て動作している場合と同様にＳＤＡ端子のレベルに変化
はない。
【００５１】このように、この実施の形態１によれば、
ＳＤＡ端子のデータレベルに応じて初期値が設定される
ようになるため、ストップコンディションを誤って発生
させることがなくなり、専用ハードウェアの必要がな
く、ポート入出力回路との組み合わせでＩ2 Ｃバスシス
テムが実現できるシリアルＩ／Ｏ回路が得られるように
なり、チップ面積が小さく、製品コストも低く、汎用性
の高いユニットが得られる効果がある。
ＳＤＡ端子のデータレベルに応じて初期値が設定される
ようになるため、ストップコンディションを誤って発生
させることがなくなり、専用ハードウェアの必要がな
く、ポート入出力回路との組み合わせでＩ2 Ｃバスシス
テムが実現できるシリアルＩ／Ｏ回路が得られるように
なり、チップ面積が小さく、製品コストも低く、汎用性
の高いユニットが得られる効果がある。
【００５２】実施の形態２．上記実施の形態１では、Ｓ
ＣＬ端子より入力されるクロックの立ち上がりでＳＤＡ
端子に入力されるデータのレベルをラッチするラッチ回
路１４の出力を、シリアルＩ／Ｏ回路１３のデータ端子
Ｄに入力して初期値の設定を行う場合について説明した
が、出力ラッチ１２にＣＰＵ２よりデータバス３を介し
てライトされたＳＤＡ端子への出力値を、シリアルＩ／
Ｏ回路１３のデータ端子Ｄに入力して初期値の設定を行
うようにしてもよい。
ＣＬ端子より入力されるクロックの立ち上がりでＳＤＡ
端子に入力されるデータのレベルをラッチするラッチ回
路１４の出力を、シリアルＩ／Ｏ回路１３のデータ端子
Ｄに入力して初期値の設定を行う場合について説明した
が、出力ラッチ１２にＣＰＵ２よりデータバス３を介し
てライトされたＳＤＡ端子への出力値を、シリアルＩ／
Ｏ回路１３のデータ端子Ｄに入力して初期値の設定を行
うようにしてもよい。
【００５３】図４はそのようなこの発明の実施の形態２
によるユニットの構成を示すブロック図である。この場
合、シリアルＩ／Ｏ回路１３としては、図１にその内部
構成を示した実施の形態１の場合と同等のものが用いら
れており、そのデータ端子Ｄにはラッチ回路１４からの
ＳＤＡ端子のクロックの立ち上がり時のデータレベルで
はなく、出力ラッチ１２にラッチされたＳＤＡ端子への
出力値が入力されている。なお、図中の他の部分につい
ては、図２に示した実施の形態１の相当部分と同一符号
を付してその説明を省略する。また、この実施の形態２
の場合も実施の形態１の場合と同様に、ＣＰＵの処理能
力が高く、ＣＰＵが入出力ポートを制御してアービトレ
ーションの処理を実現しているものとする。
によるユニットの構成を示すブロック図である。この場
合、シリアルＩ／Ｏ回路１３としては、図１にその内部
構成を示した実施の形態１の場合と同等のものが用いら
れており、そのデータ端子Ｄにはラッチ回路１４からの
ＳＤＡ端子のクロックの立ち上がり時のデータレベルで
はなく、出力ラッチ１２にラッチされたＳＤＡ端子への
出力値が入力されている。なお、図中の他の部分につい
ては、図２に示した実施の形態１の相当部分と同一符号
を付してその説明を省略する。また、この実施の形態２
の場合も実施の形態１の場合と同様に、ＣＰＵの処理能
力が高く、ＣＰＵが入出力ポートを制御してアービトレ
ーションの処理を実現しているものとする。
【００５４】次に動作について説明する。図５はこの発
明の実施の形態２の動作を説明するためのタイミング図
であり、図５（ａ）は図４に示したユニットのＳＣＬ端
子の波形、図５（ｂ）は同じくＳＤＡ端子の波形、図５
（ｃ）はこのユニットに用いられている図１に示したシ
リアルＩ／Ｏ回路１３の初期値設定回路３０の設定端子
ｓの波形、図５（ｄ）は同じくデータ端子ｄの波形、図
５（ｅ）は同じく出力端子ｏｕｔの波形をそれぞれ示し
ている。
明の実施の形態２の動作を説明するためのタイミング図
であり、図５（ａ）は図４に示したユニットのＳＣＬ端
子の波形、図５（ｂ）は同じくＳＤＡ端子の波形、図５
（ｃ）はこのユニットに用いられている図１に示したシ
リアルＩ／Ｏ回路１３の初期値設定回路３０の設定端子
ｓの波形、図５（ｄ）は同じくデータ端子ｄの波形、図
５（ｅ）は同じく出力端子ｏｕｔの波形をそれぞれ示し
ている。
【００５５】上記実施の形態１の場合と同様に、Ｉ2 Ｃ
バスではスタートコンディションの発生後、最初にスレ
ーブアドレスが転送され、その後にデータが転送され
る。まずマスタとして動作させる場合について考える。
なお、ＳＣＬがＨの時にＳＤＡが立ち下がってスタート
コンディションが発生してからスレーブアドレスがＳＤ
Ａに送信されるまでは、実施の形態１の場合と同様に、
ＣＰＵ２によってＳＣＬ端子およびＳＤＡ端子をポート
入出力回路として制御することにより実現する。なぜな
らば、このときには複雑なアービトレーションの処理が
必要となるからである。
バスではスタートコンディションの発生後、最初にスレ
ーブアドレスが転送され、その後にデータが転送され
る。まずマスタとして動作させる場合について考える。
なお、ＳＣＬがＨの時にＳＤＡが立ち下がってスタート
コンディションが発生してからスレーブアドレスがＳＤ
Ａに送信されるまでは、実施の形態１の場合と同様に、
ＣＰＵ２によってＳＣＬ端子およびＳＤＡ端子をポート
入出力回路として制御することにより実現する。なぜな
らば、このときには複雑なアービトレーションの処理が
必要となるからである。
【００５６】この時、ＣＰＵ２はＳＣＬ端子およびＳＤ
Ａ端子をポート入出力回路として制御しているので、シ
リアルＩ／Ｏ回路１３は実施の形態１の場合と同様に、
制御レジスタ２９により動作禁止状態に設定され、した
がってその初期値設定回路３０はイネーブル状態となっ
ている。ここで、データバス３を介してＣＰＵ２が出力
ラッチ１２にライトしたＳＤＡ端子への出力値が、この
初期値設定回路３０のデータ端子ｄにも出力ラッチ１２
より入力されているので、この出力ラッチ１２の出力値
が、ＳＣＬ端子およびＳＤＡ端子をポート入出力回路か
らシリアルＩ／Ｏ回路に切り換える時の初期値になる。
すなわち、最終的には図５（ｄ）に示すように、図５
（ａ）に示したＳＣＬ端子のクロックの９ビット目の立
ち上がりにおける、出力ラッチ１２の出力値であるＨが
初期値となる。なぜなら、当該ユニットがマスタである
のでスレーブのユニットからＬを入力できるように、Ｓ
ＤＡ端子にＨを出力しておく必要があるからである。
Ａ端子をポート入出力回路として制御しているので、シ
リアルＩ／Ｏ回路１３は実施の形態１の場合と同様に、
制御レジスタ２９により動作禁止状態に設定され、した
がってその初期値設定回路３０はイネーブル状態となっ
ている。ここで、データバス３を介してＣＰＵ２が出力
ラッチ１２にライトしたＳＤＡ端子への出力値が、この
初期値設定回路３０のデータ端子ｄにも出力ラッチ１２
より入力されているので、この出力ラッチ１２の出力値
が、ＳＣＬ端子およびＳＤＡ端子をポート入出力回路か
らシリアルＩ／Ｏ回路に切り換える時の初期値になる。
すなわち、最終的には図５（ｄ）に示すように、図５
（ａ）に示したＳＣＬ端子のクロックの９ビット目の立
ち上がりにおける、出力ラッチ１２の出力値であるＨが
初期値となる。なぜなら、当該ユニットがマスタである
のでスレーブのユニットからＬを入力できるように、Ｓ
ＤＡ端子にＨを出力しておく必要があるからである。
【００５７】アービトレーションに勝ち残り、スレーブ
アドレスの送信が終了すると、ＳＣＬ端子がＨの時（た
とえば、図５の破線で示すタイミング）に、ＣＰＵ２は
セレクタ６、セレクタ１１、スイッチ８を所定の状態に
設定することによって、ＳＣＬ，ＳＤＡの両端子をポー
ト入出力回路からシリアルＩ／Ｏ回路に切り換える。そ
して、ＣＰＵ２はシリアルＩ／Ｏ回路１３を制御するこ
とによりデータの転送を行う。なお、その時にはＳＣ
Ｌ，ＳＤＡの両端子がシリアルＩ／Ｏ回路として制御さ
れているので、シリアルＩ／Ｏ回路１３はその制御レジ
スタ２９の内容によって動作許可状態に設定されるた
め、初期値設定回路３０から設定端子ｓに与えられる、
図５（ｃ）に示す信号によりディセーブル状態となる。
アドレスの送信が終了すると、ＳＣＬ端子がＨの時（た
とえば、図５の破線で示すタイミング）に、ＣＰＵ２は
セレクタ６、セレクタ１１、スイッチ８を所定の状態に
設定することによって、ＳＣＬ，ＳＤＡの両端子をポー
ト入出力回路からシリアルＩ／Ｏ回路に切り換える。そ
して、ＣＰＵ２はシリアルＩ／Ｏ回路１３を制御するこ
とによりデータの転送を行う。なお、その時にはＳＣ
Ｌ，ＳＤＡの両端子がシリアルＩ／Ｏ回路として制御さ
れているので、シリアルＩ／Ｏ回路１３はその制御レジ
スタ２９の内容によって動作許可状態に設定されるた
め、初期値設定回路３０から設定端子ｓに与えられる、
図５（ｃ）に示す信号によりディセーブル状態となる。
【００５８】ディセーブル状態となった初期値設定回路
３０は、その入力端子ｉｎに送信クロックのタイミング
で入力された送信シフトレジスタ２８の出力を、その出
力端子ｏｕｔよりシリアルＩ／Ｏ回路１３の出力端子Ｏ
ＵＴに出力する。実施の形態１の場合と同様に、データ
の転送はスレーブアドレス送信時にアービトレーション
に勝ち残ればマスタは自分だけなので、以後のデータ転
送に関してはアービトレーションの処理が不要になり、
ＳＣＬ端子およびＳＤＡ端子を単純なシリアルＩ／Ｏ回
路に切り換えて制御することができる。
３０は、その入力端子ｉｎに送信クロックのタイミング
で入力された送信シフトレジスタ２８の出力を、その出
力端子ｏｕｔよりシリアルＩ／Ｏ回路１３の出力端子Ｏ
ＵＴに出力する。実施の形態１の場合と同様に、データ
の転送はスレーブアドレス送信時にアービトレーション
に勝ち残ればマスタは自分だけなので、以後のデータ転
送に関してはアービトレーションの処理が不要になり、
ＳＣＬ端子およびＳＤＡ端子を単純なシリアルＩ／Ｏ回
路に切り換えて制御することができる。
【００５９】なお、ＳＣＬ，ＳＤＡの両端子をポート入
出力回路からシリアルＩ／Ｏ回路に切り換えるとき、シ
リアルＩ／Ｏ回路１３の出力端子ＯＵＴのレベル、つま
り初期値は、初期値設定回路３０によって、ＳＣＬ端子
のクロックの９ビット目のＳＤＡ設定レベルであるＨが
設定される。このときはスレーブ側でＳＣＬがＨの期間
中はずっとＬを出力しているので、図５（ｂ）のごとく
ＳＤＡ端子のレベルが変化することはない。
出力回路からシリアルＩ／Ｏ回路に切り換えるとき、シ
リアルＩ／Ｏ回路１３の出力端子ＯＵＴのレベル、つま
り初期値は、初期値設定回路３０によって、ＳＣＬ端子
のクロックの９ビット目のＳＤＡ設定レベルであるＨが
設定される。このときはスレーブ側でＳＣＬがＨの期間
中はずっとＬを出力しているので、図５（ｂ）のごとく
ＳＤＡ端子のレベルが変化することはない。
【００６０】次にスレーブとして動作させる場合につい
て考える。マスタとして動作させる場合と同様に、スタ
ートコンディションの検出からスレーブアドレスの受信
については、ＣＰＵ２はＳＣＬ，ＳＤＡの両端子をポー
ト入出力回路として制御することにより実現する。一
方、スレーブアドレスを受信してアクノリッジを返した
後、つまり出力ラッチ１２にＬを書き込んでＳＤＡ端子
にＬを出力した後、ＳＣＬ端子がＨの時にＣＰＵ２は、
セレクタ６、セレクタ１１、スイッチ８を所定の状態に
設定することにより、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える。
そして、ＣＰＵ２はシリアルＩ／Ｏ回路１３を制御する
ことによりデータの転送を行う。
て考える。マスタとして動作させる場合と同様に、スタ
ートコンディションの検出からスレーブアドレスの受信
については、ＣＰＵ２はＳＣＬ，ＳＤＡの両端子をポー
ト入出力回路として制御することにより実現する。一
方、スレーブアドレスを受信してアクノリッジを返した
後、つまり出力ラッチ１２にＬを書き込んでＳＤＡ端子
にＬを出力した後、ＳＣＬ端子がＨの時にＣＰＵ２は、
セレクタ６、セレクタ１１、スイッチ８を所定の状態に
設定することにより、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える。
そして、ＣＰＵ２はシリアルＩ／Ｏ回路１３を制御する
ことによりデータの転送を行う。
【００６１】ここで、ＳＣＬ端子およびＳＤＡ端子をポ
ート入出力回路からシリアルＩ／Ｏ回路に切り換える
時、初期値、つまりシリアルＩ／Ｏ回路１３の出力端子
ＯＵＴのレベルは、初期値設定回路３０により、ＳＣＬ
端子のクロックの９ビット目のＳＤＡ設定レベルである
Ｌレベルが設定されるので、ＳＤＡ端子のレベルに変化
はない。
ート入出力回路からシリアルＩ／Ｏ回路に切り換える
時、初期値、つまりシリアルＩ／Ｏ回路１３の出力端子
ＯＵＴのレベルは、初期値設定回路３０により、ＳＣＬ
端子のクロックの９ビット目のＳＤＡ設定レベルである
Ｌレベルが設定されるので、ＳＤＡ端子のレベルに変化
はない。
【００６２】このように、この実施の形態２によれば、
ユニット内にＳＣＬ端子より入力されるクロックの立ち
上がりでＳＤＡ端子に入力されるデータのレベルをラッ
チするラッチ回路１４などを別途用意する必要がなくな
るため、ストップコンディションを誤って発生させるこ
とがなくなり、チップ面積をさらに小さくすることが可
能なユニットが得られる効果がある。
ユニット内にＳＣＬ端子より入力されるクロックの立ち
上がりでＳＤＡ端子に入力されるデータのレベルをラッ
チするラッチ回路１４などを別途用意する必要がなくな
るため、ストップコンディションを誤って発生させるこ
とがなくなり、チップ面積をさらに小さくすることが可
能なユニットが得られる効果がある。
【００６３】
【発明の効果】以上のように、請求項１記載の発明によ
れば、シリアルＩ／Ｏ回路出力の初期値を設定する初期
値設定回路と、当該初期値設定のためのデータが入力さ
れるデータ端子とが設けられ、当該シリアルＩ／Ｏ回路
が動作禁止状態に設定されている場合には、データ端子
から入力されたデータをＳＤＡへの送信データが出力さ
れる出力端子より出力し、それが動作許可状態に設定さ
れている場合には、その出力端子より当該シリアルＩ／
Ｏ回路からＳＤＡに出力される送信データを出力するよ
うに構成したので、ポート入出力回路と合わせてＩ2 Ｃ
バスシステムを実現しようとした場合に、ポート入出力
回路からシリアルＩ／Ｏ回路に切り換えるタイミングで
誤ったストップコンディションが発生し、Ｉ2 Ｃバスシ
ステムが成り立たなくなってしまうといったことのない
シリアルＩ／Ｏ回路が得られる効果がある。
れば、シリアルＩ／Ｏ回路出力の初期値を設定する初期
値設定回路と、当該初期値設定のためのデータが入力さ
れるデータ端子とが設けられ、当該シリアルＩ／Ｏ回路
が動作禁止状態に設定されている場合には、データ端子
から入力されたデータをＳＤＡへの送信データが出力さ
れる出力端子より出力し、それが動作許可状態に設定さ
れている場合には、その出力端子より当該シリアルＩ／
Ｏ回路からＳＤＡに出力される送信データを出力するよ
うに構成したので、ポート入出力回路と合わせてＩ2 Ｃ
バスシステムを実現しようとした場合に、ポート入出力
回路からシリアルＩ／Ｏ回路に切り換えるタイミングで
誤ったストップコンディションが発生し、Ｉ2 Ｃバスシ
ステムが成り立たなくなってしまうといったことのない
シリアルＩ／Ｏ回路が得られる効果がある。
【００６４】請求項２記載の発明によれば、クロック端
子、入力端子、出力端子、およびクロック発生回路、ス
イッチ、送信制御回路、出力バッファ、受信制御回路、
受信シフトレジスタ、受信バッファレジスタ、送信バッ
ファレジスタ、送信シフトレジスタ、制御レジスタを備
えたシリアルＩ／Ｏ回路に、シリアルＩ／Ｏ回路出力の
初期値を設定する初期値設定回路と、当該初期値設定の
ためのデータが入力されるデータ端子とを設け、この初
期値設定回路が、その設定端子が制御レジスタによって
イネーブルに設定されていれば、データ端子より初期値
設定データ端子に入力された値を初期値設定出力端子よ
り出力端子に出力し、ディセーブルに設定されていれ
ば、送信シフトレジスタより初期値設定入力端子に入力
される送信データを、初期値設定クロック端子に入力さ
れる送信クロックのタイミングで初期値設定出力端子よ
り出力端子に出力するように構成したので、誤ったタイ
ミングでストップコンディションが発生するようなこと
がなくなり、ポート入出力回路と合わせてＩ2 Ｃバスシ
ステムを実現することのできるシリアルＩ／Ｏ回路が得
られ、チップ面積が小さく、製品コストも低い、汎用性
の高いユニットの実現が可能となる効果がある。
子、入力端子、出力端子、およびクロック発生回路、ス
イッチ、送信制御回路、出力バッファ、受信制御回路、
受信シフトレジスタ、受信バッファレジスタ、送信バッ
ファレジスタ、送信シフトレジスタ、制御レジスタを備
えたシリアルＩ／Ｏ回路に、シリアルＩ／Ｏ回路出力の
初期値を設定する初期値設定回路と、当該初期値設定の
ためのデータが入力されるデータ端子とを設け、この初
期値設定回路が、その設定端子が制御レジスタによって
イネーブルに設定されていれば、データ端子より初期値
設定データ端子に入力された値を初期値設定出力端子よ
り出力端子に出力し、ディセーブルに設定されていれ
ば、送信シフトレジスタより初期値設定入力端子に入力
される送信データを、初期値設定クロック端子に入力さ
れる送信クロックのタイミングで初期値設定出力端子よ
り出力端子に出力するように構成したので、誤ったタイ
ミングでストップコンディションが発生するようなこと
がなくなり、ポート入出力回路と合わせてＩ2 Ｃバスシ
ステムを実現することのできるシリアルＩ／Ｏ回路が得
られ、チップ面積が小さく、製品コストも低い、汎用性
の高いユニットの実現が可能となる効果がある。
【００６５】請求項３記載の発明によれば、ＳＣＬのク
ロック変化時におけるＳＤＡのデータレベルを、初期値
設定のためのデータが入力されるデータ端子に入力する
ように構成したので、ＳＤＡ端子のデータレベルに応じ
て初期値の設定がなされるようになるため、誤ってスト
ップコンディションを発生させるようなことがなくな
り、専用ハードウェアの必要がなく、ポート入出力回路
との組み合わせでＩ2 Ｃバスシステムが実現できるシリ
アルＩ／Ｏ回路が得られるようになり、チップ面積が小
さくコストの低いユニットが得られるとともに、汎用性
の高いユニットが得れられる効果がある。
ロック変化時におけるＳＤＡのデータレベルを、初期値
設定のためのデータが入力されるデータ端子に入力する
ように構成したので、ＳＤＡ端子のデータレベルに応じ
て初期値の設定がなされるようになるため、誤ってスト
ップコンディションを発生させるようなことがなくな
り、専用ハードウェアの必要がなく、ポート入出力回路
との組み合わせでＩ2 Ｃバスシステムが実現できるシリ
アルＩ／Ｏ回路が得られるようになり、チップ面積が小
さくコストの低いユニットが得られるとともに、汎用性
の高いユニットが得れられる効果がある。
【００６６】請求項４記載の発明によれば、データ端子
に入力される初期値設定のためのデータとして、当該シ
リアル入出力回路が動作禁止状態のときにＳＤＡに出力
されるデータを、初期値設定のためのデータが入力され
るデータ端子に入力するように構成したので、ＳＣＬ端
子より入力されるクロックの立ち上がりでＳＤＡ端子に
入力されるデータのレベルをラッチするラッチ回路など
を、ユニット内に別途用意しなくとも、ＳＤＡ端子への
出力データに応じて初期値が設定されるようになるた
め、誤ってストップコンディションを発生させるような
ことがなくなり、専用ハードウェアの必要がなく、ポー
ト入出力回路との組み合わせでＩ2 Ｃバスシステムが実
現できるシリアルＩ／Ｏ回路が得られるようになり、チ
ップ面積がさらに小さく、低コストのユニットが得られ
るとともに、汎用性の高いユニットが得れられる効果が
ある。
に入力される初期値設定のためのデータとして、当該シ
リアル入出力回路が動作禁止状態のときにＳＤＡに出力
されるデータを、初期値設定のためのデータが入力され
るデータ端子に入力するように構成したので、ＳＣＬ端
子より入力されるクロックの立ち上がりでＳＤＡ端子に
入力されるデータのレベルをラッチするラッチ回路など
を、ユニット内に別途用意しなくとも、ＳＤＡ端子への
出力データに応じて初期値が設定されるようになるた
め、誤ってストップコンディションを発生させるような
ことがなくなり、専用ハードウェアの必要がなく、ポー
ト入出力回路との組み合わせでＩ2 Ｃバスシステムが実
現できるシリアルＩ／Ｏ回路が得られるようになり、チ
ップ面積がさらに小さく、低コストのユニットが得られ
るとともに、汎用性の高いユニットが得れられる効果が
ある。
【図１】 この発明の実施の形態１によるシリアルＩ／
Ｏ回路を示すブロック図である。
Ｏ回路を示すブロック図である。
【図２】 この発明の実施の形態１におけるシリアルＩ
／Ｏ回路を用いたＩ2 Ｃバス実現のためのユニットを示
すブロック図である。
／Ｏ回路を用いたＩ2 Ｃバス実現のためのユニットを示
すブロック図である。
【図３】 この発明の実施の形態１におけるシリアルＩ
／Ｏ回路およびユニットの動作を説明するためのタイミ
ング図である。
／Ｏ回路およびユニットの動作を説明するためのタイミ
ング図である。
【図４】 この発明の実施の形態２によるＩ2 Ｃバス実
現のためのユニットを示すブロック図である。
現のためのユニットを示すブロック図である。
【図５】 この発明の実施の形態２におけるシリアルＩ
／Ｏ回路およびユニットの動作を説明するためのタイミ
ング図である。
／Ｏ回路およびユニットの動作を説明するためのタイミ
ング図である。
【図６】 Ｉ2 Ｃバスの動作を説明するためのタイミン
グ図である。
グ図である。
【図７】 従来のシリアルＩ／Ｏ回路を用いたＩ2 Ｃバ
ス実現のためのユニットを示すブロック図である。
ス実現のためのユニットを示すブロック図である。
【図８】 従来のシリアルＩ／Ｏ回路を示すブロック図
である。
である。
【図９】 従来のシリアルＩ／Ｏ回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図１０】 従来のユニットにおけるマスタ時の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図１１】 従来のユニットにおけるスレーブ時の動作
を説明するためのタイミング図である。
を説明するためのタイミング図である。
１，１３ シリアルＩ／Ｏ回路、５，１０，２３ 出力
バッファ、８，２１スイッチ、２０ クロック発生回
路、２２ 送信制御回路、２４ 受信制御回路、２５
受信シフトレジスタ、２６ 受信バッファレジスタ、２
７ 送信バッファレジスタ、２８ 送信シフトレジス
タ、２９ 制御レジスタ、３０ 初期値設定回路、ＣＬ
Ｋ クロック端子、ＩＮ 入力端子、ＯＵＴ 出力端
子、Ｄ データ端子、ｃｌｋ 初期値設定クロック端
子、ｉｎ 初期値設定入力端子、ｏｕｔ初期値設定出力
端子、ｄ 初期値設定データ端子、ｓ 設定端子。
バッファ、８，２１スイッチ、２０ クロック発生回
路、２２ 送信制御回路、２４ 受信制御回路、２５
受信シフトレジスタ、２６ 受信バッファレジスタ、２
７ 送信バッファレジスタ、２８ 送信シフトレジス
タ、２９ 制御レジスタ、３０ 初期値設定回路、ＣＬ
Ｋ クロック端子、ＩＮ 入力端子、ＯＵＴ 出力端
子、Ｄ データ端子、ｃｌｋ 初期値設定クロック端
子、ｉｎ 初期値設定入力端子、ｏｕｔ初期値設定出力
端子、ｄ 初期値設定データ端子、ｓ 設定端子。
Claims (4)
- 【請求項１】 プルアップ抵抗によりプルアップされた
クロックラインとデータラインの２線によって構成さ
れ、接続されるユニットが前記クロックラインとデータ
ラインの両方に対してオープンドレイン出力を持った双
方向シリアルバスシステムを、ポート入出力回路の機能
と合わせて実現するシリアル入出力回路において、 前記クロックラインとの間でクロックが入出力されるク
ロック端子、前記データラインからの受信データが入力
される入力端子、および前記データラインへの送信デー
タが出力される出力端子とともに、初期値を設定するた
めのデータが入力されるデータ端子を備え、 当該シリアル入出力回路が動作禁止状態に設定されてい
る場合には、前記データ端子から入力されたデータを前
記出力端子に出力し、動作許可状態に設定されている場
合には、当該シリアル入出力回路から前記データライン
に出力される送信データを前記出力端子に出力する初期
値設定回路を設けたことを特徴とするシリアル入出力回
路。 - 【請求項２】 当該シリアル入出力回路が内部クロック
モード時にクロック発生回路の発生するクロックを選択
し、外部クロックモード時にクロック端子より入力され
るクロックを選択するスイッチと、 前記スイッチの選択したクロックが入力され、送信クロ
ック、送信完了割り込み要求、および送信データ書き込
み信号を出力してデータの送信を制御する送信制御回路
と、 内部クロックモード時に前記送信制御回路から送られて
きた送信クロックをクロック端子に出力する出力バッフ
ァと、 前記送信制御回路より出力された送信クロックが入力さ
れ、受信クロック、受信完了割り込み要求、および受信
データ書き込み信号を出力してデータの受信を制御する
受信制御回路と、 入力端子からの受信データを直列データから並列データ
に変換する受信シフトレジスタがデータの受信が完了す
るたびに、前記受信制御回路から出力される受信データ
書き込み信号にしたがって前記受信シフトレジスタの内
容を取り込む受信バッファレジスタと、 送信データを格納している送信バッファレジスタより送
信データを取り込み、それを送信制御回路の出力する送
信クロックに同期して１ビットずつ出力端子に送出する
送信シフトレジスタと、 当該シリアル入出力回路の動作モードを指定するデータ
が設定される制御レジスタと、 前記送信シフトレジスタに接続された初期値設定入力端
子、前記出力端子に接続された初期値設定出力端子、前
記送信制御回路からの送信クロックが入力される初期値
設定クロック端子、前記制御レジスタに接続された設定
端子、および初期値を設定するためのデータが入力され
るデータ端子に接続された初期値設定データ端子を備
え、前記制御レジスタによって前記設定端子がイネーブ
ルに設定されていれば、前記初期値設定データ端子の値
を前記初期値設定出力端子より出力し、ディセーブルに
設定されていれば、前記初期値設定クロック端子に入力
される送信クロックのタイミングで、前記初期値設定入
力端子に入力される送信データを前記初期値設定出力端
子より出力する初期値設定回路とを備えたシリアル入出
力回路。 - 【請求項３】 初期値を設定するためにデータ端子に入
力されるデータとして、双方向シリアルバスシステムの
クロックラインのクロック変化時における、前記双方向
シリアルバスシステムのデータラインのデータレベルを
用いたことを特徴とする請求項１または請求項２記載の
シリアル入出力回路。 - 【請求項４】 初期値を設定するためにデータ端子に入
力されるデータとして、動作禁止状態のときに当該シリ
アル入出力回路が双方向シリアルバスシステムのデータ
ラインに出力するデータを用いたことを特徴とする請求
項１または請求項２記載のシリアル入出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP665397A JPH10207834A (ja) | 1997-01-17 | 1997-01-17 | シリアル入出力回路 |
| DE1997128465 DE19728465A1 (de) | 1997-01-17 | 1997-07-03 | Serielle Eingabe/Ausgabe-Schaltungsanordnung und Schnittstellen-Schaltungsanordnung für seriellen Bus |
| TW086109898A TW364962B (en) | 1997-01-17 | 1997-07-14 | Serial input/output circuit and serial bus interface circuit |
| KR1019970045962A KR19980069931A (ko) | 1997-01-17 | 1997-09-05 | 시리얼 입출력 회로 및 시리얼 버스 인터페이스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP665397A JPH10207834A (ja) | 1997-01-17 | 1997-01-17 | シリアル入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207834A true JPH10207834A (ja) | 1998-08-07 |
Family
ID=11644347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP665397A Pending JPH10207834A (ja) | 1997-01-17 | 1997-01-17 | シリアル入出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH10207834A (ja) |
| KR (1) | KR19980069931A (ja) |
| DE (1) | DE19728465A1 (ja) |
| TW (1) | TW364962B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
| JP2008135047A (ja) * | 2000-11-06 | 2008-06-12 | Matsushita Electric Ind Co Ltd | マルチプロセッサ用インタフェース |
| US7715450B2 (en) | 2005-11-14 | 2010-05-11 | Fujitsu Limited | Sideband bus setting system and method thereof |
| JP2011028445A (ja) * | 2009-07-23 | 2011-02-10 | Fujitsu Ltd | 送受信制御装置、電子機器、データ送信方法及び制御プログラム |
-
1997
- 1997-01-17 JP JP665397A patent/JPH10207834A/ja active Pending
- 1997-07-03 DE DE1997128465 patent/DE19728465A1/de not_active Ceased
- 1997-07-14 TW TW086109898A patent/TW364962B/zh active
- 1997-09-05 KR KR1019970045962A patent/KR19980069931A/ko active IP Right Grant
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135047A (ja) * | 2000-11-06 | 2008-06-12 | Matsushita Electric Ind Co Ltd | マルチプロセッサ用インタフェース |
| JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
| US7715450B2 (en) | 2005-11-14 | 2010-05-11 | Fujitsu Limited | Sideband bus setting system and method thereof |
| JP2011028445A (ja) * | 2009-07-23 | 2011-02-10 | Fujitsu Ltd | 送受信制御装置、電子機器、データ送信方法及び制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980069931A (ko) | 1998-10-26 |
| TW364962B (en) | 1999-07-21 |
| DE19728465A1 (de) | 1998-07-30 |
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