JP4931727B2

JP4931727B2 - データ通信システム

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Publication number: JP4931727B2
Application number: JP2007204082A
Authority: JP
Inventors: 哲也徳永; 嘉之山形; 康夫大澤; 賢介後藤
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2007-08-06
Filing date: 2007-08-06
Publication date: 2012-05-16
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Also published as: US20090043929A1; TW200907691A; KR101023280B1; CN101364922A; JP2009044219A; KR20090014976A; TWI398778B; US8082375B2; CN101364922B

Description

本発明はホストとデバイス間のデータ通信を行うためのデータ通信システムに関する。

従来のカー・オーディオ用のデータ通信システムの構成を図２６に示す。このシステムにおいては、制御ライン１１１（ＣＥ）、クロックライン１１２（ＣＬ）、データ入力ライン１１３（ＤＩ）、データ出力ライン１１４（ＤＯ）という４つの通信ラインを介して、マイクロコンピュータ１００と４つのＩＣとの間のデータ通信が行われる。制御ライン１１１は制御信号ＣＥが供給されるラインであり、クロックライン１１２はクロックＣＬが供給されるラインであり、データ入力ライン１１３はデータをＩＣに入力する際に用いられるラインであり、データ出力ライン１１４はＩＣからデータが出力されるラインである。４つのＩＣとは、表示ドライバＩＣ１１５、キースキャンＩＣ１１６、ＤＳＰ(デジタルシグナルプロセッサ)１１７、ＲＤＳ／ＤＲＡＣ（ラジオデータシステム／音声多重ＩＣ）１１８である。特に、キースキャンＩＣ１１６とマイクロコンピュータ１００との間では、上記４つのラインを用いてシリアルデータ通信が行われる。

この種のデータ通信システムにおいては、非常にシンプルなデータ通信が実現できるとともに、データ送受信の機能の他に、データ出力ライン１１４を用いて、データ読み取り要求信号（例えば、キースキャンＩＣ１１６で保持されたキーデータの読み取りを要求するための信号）を検出すること、つまりデータ読み取り要求信号をマイクロコンピュータ１００へ送信することも可能となるため、非常に多くの電子装置に採用されてきた。

しかしながら、通信ライン数が４本に固定されており、マイクロコンピュータ１００の入出力ポートの本数に制約がある場合、または、プリント基板、フレキシブル基板等の回路基板に引き回す信号線の本数、コネクタの信号線の本数に制約がある場合には、好ましい通信方法ではない。

また、この通信ラインの本数を削減するために、データ入力ライン１１３とデータ出力ライン１１４を共通にして制御ライン、クロックライン、データ入出力ラインの３ラインのデータ通信システムも考案されている。（特許文献１を参照）しかし、データ読み取り要求信号がデータ入出力ラインに出力されている期間は、データ入出力ラインの電位がＬレベル（低レベル）に固定されてしまうため（制御信号ＣＥ＝Ｌレベルの時）、データ入出力ラインを用いて、シリアルデータ入力用アドレス、シリアルデータ出力用アドレスの受信ができないという問題があった。

そこで、この問題を解決するためには、このデータ読み取り要求信号の機能を削除するか、もしくは、データ読み取り要求信号を出力する専用の端子を設けた構成が考えられる。しかし、データ送受信の機能とデータ読み取り要求信号の検出も可能とするには、結局のところマイクロコンピュータとの通信ラインは４本必要と云うことになり、上述のような通信ラインの本数に制限がある場合には、好ましい通信方法ではない。

さらに、上述の問題点を改善するために、３ラインのデータ通信システムにおいて、データ読み取り要求信号をデータ入出力ライン上に出力する他のデータ通信方式も考案されている。（特許文献２を参照）しかし、データ入出力ラインにアドレスを送信するための制御方法（データ入出力ラインをハイインピーダンスにする方法）が、クロックＣＬの変化（ＬレベルからＨレベル、または、ＨレベルからＬレベル）のみであるため、データ入出力ラインにノイズ等が発生した場合に、誤ってデータ入出力ラインをハイインピーダンスにしてしまい、データ読み取り要求信号を的確に検出することができない可能性もあった。
特開平９−２３８１５０特開平９−２３８１５１

上述したように、従来の４本の通信ラインの本数を削減すると共に、データ通信とデータ読み取り要求信号の検出も可能であり、データラインにノイズが発生した場合でも、データ読み取り要求信号を的確に検出することができるデータ通信システムが求められていた。

本発明の主な特徴は以下の通りである。本発明のデータ通信システムは、制御信号が供給される制御ライン、クロックが供給されるクロックライン及びデータが供給されるデータラインの３ラインを介して、ホストとデバイスの間のデータ通信を行うと共に、制御信号が第１のレベルの時に、デバイスからホストへデータの読み取りを要求するためのデータ読み取り要求信号がデータラインに出力されるデータ通信システムにおいて、ホストからの第１のコマンドデータがクロックに同期してデータラインを介してデバイスに入力されると、データ読み取り要求信号がデータラインに出力されるのを禁止し、ホストからの第２のコマンドデータがクロックに同期してデータラインを介してデバイスに入力されると、データ読み取り要求信号がデータラインに出力されるのを可能にするように、データラインの状態を制御するデータライン制御回路を備えることを特徴とする。

また、本発明のデータ通信システムは、制御信号が供給される制御ライン、クロックが供給されるクロックライン及びデータが供給されるデータラインの３ラインを介して、ホストとデバイスの間のデータ通信を行うと共に、制御信号が第１のレベルの時に、デバイスからホストへデータの読み取りを要求するためのデータ読み取り要求信号がデータラインに出力されるデータ通信システムにおいて、ホストからのコマンドデータがクロックに同期してデータラインを介してデバイスに入力されると、データ読み取り要求信号がデータラインに出力されるのを禁止し、デバイスからデータがクロックに同期してデータラインに出力された時、データ読み取り要求信号がデータラインに出力されるのを可能にするように、データラインの状態を制御するデータライン制御回路を備えることを特徴とする。

また、本発明のデータ通信システムは、制御信号が供給される制御ライン、クロックが供給されるクロックライン及びデータが供給されるデータラインの３ラインを介して、ホストとデバイスの間のデータ通信を行うと共に、制御信号が第１のレベルの時に、デバイスからホストへデータの読み取りを要求するためのデータ読み取り要求信号がデータラインに出力されるデータ通信システムにおいて、ホストからのコマンドデータがクロックに同期してデータラインを介してデバイスに入力されると、データ読み取り要求信号がデータラインに出力されるのを禁止し、ホストからのデータがクロックに同期してデータラインを介してデバイスに入力された時、データ読み取り要求信号がデータラインに出力されるのを可能にするように、データラインの状態を制御するデータライン制御回路を備えることを特徴とする。

本発明によれば、制御ライン、クロックライン、データラインの３ラインで、データ通信とデータ読み取り要求信号の検出も可能であり、データラインの機能（データ送受信の機能／データ読み取り要求を検出する機能）の切り替えは、コマンドデータ入力動作、または、コマンドデータ入力とシリアルデータ出力動作、または、コマンドデータ入力とシリアルデータ入力動作で行っているため、データ通信ラインのノイズ対策にも優れている。

[第１の実施形態]
以下、本発明の第１の実施形態によるデータ通信システムについて説明する。図１はカー・オーディオ用のデータ通信システムの構成を示す図である。このシステムにおいては、制御ライン１１（ＣＥ）、クロックライン１２（ＣＬ）、データライン１３（ＤＩＯ）の３ラインを介して、マイクロコンピュータ１０（本発明の「ホスト」の一例）と４つのＩＣ（本発明の「デバイス」の一例）との間のデータ通信が行われる。制御ライン１１は制御信号ＣＥが供給されるラインであり、クロックライン１２はクロックＣＬが供給されるラインであり、データライン１３はデータが入力及び出力されるラインである。尚、データライン１３は高抵抗値を有するプルアップ抵抗Ｒｐｕを介して電源電位Ｖｄｄに接続されている。

４つのＩＣとは、表示ドライバＩＣ１４、キースキャンＩＣ１５、ＤＳＰ１６、ＲＤＳ／ＤＲＡＣ（ラジオデータシステム／音声多重ＩＣ）１７である。キースキャンＩＣ１５とマイクロコンピュータ１０との間では、上記３つのラインを用いて、データの入出力を含むデータ通信が行われる。

図２は、マイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す図である。インターフェース２０は、キースキャンＩＣ１５の内部に設けられ、マイクロコンピュータ１０とのデータ送受信のコントロールを行う回路である。マイクロコンピュータ１０からデータライン１３に出力されたデータは、インターフェース２０で受信され、シリアルデータ入力レジスタ２１に格納される。また、シリアルデータ入力レジスタ２１に格納されたシリアルデータＤ０〜Ｄ５を取り込むコントロールレジスタ２２が設けられている。

キースキャンＩＣ１５の外部には、「人」がカー・オーディオ装置を操作するために必要な複数のキーＫＹがマトリクス状に配置されて成るキーマトリクス２３が設けられている。キースキャン回路２４は、キースキャン信号ＫＳ１〜ＫＳ６、ＫＩ１〜ＫＩ４によってキーマトリクス２３上のキーのＯＮ／ＯＦＦを検出し、その検出結果であるキーデータＫＤ０〜ＫＤ２３を出力する。この例では、キーマトリクス２３は４行×６列のマトリクスで形成されているので、キーデータＫＤ０〜ＫＤ２３は２４ビットのデータである。コントロールレジスタ２２に格納されたシリアルデータＤ０〜Ｄ５はキースキャン回路２４の動作状態をコントロールするために用いられる。

キースキャン回路２４から出力されたキーデータＫＤ０〜ＫＤ２３は、シリアルデータ出力レジスタ２５に格納され、同時に、シリアルデータ出力レジスタ２５よりキーデータ読み取り要求信号ＲＤＲＱが出力される。シリアルデータ出力レジスタ２５に格納されたキーデータＫＤ０〜ＫＤ２３とシリアルデータ出力レジスタ２５より出力されるキーデータ読み取り要求信号ＲＤＲＱは、インターフェース２０を介してデータライン１３に出力され、マイクロコンピュータ１０によって検出され、読み取られる。即ち、シリアルデータ出力レジスタ２５は、マイクロコンピュータ１０へキーデータ読み取り要求信号ＲＤＲＱを出力する機能とマイクロコンピュータ１０へキーデータＫＤ０〜ＫＤ２３を送信する機能を有する。

そして、マイクロコンピュータ１０とキースキャンＩＣ１５とを接続しているデータライン１３の機能（データ送受信の機能／キーデータ読み取り要求信号ＲＤＲＱを検出する機能）を制御するためのデータライン制御信号ＤＣＭＣＮＴを出力するデータライン制御回路２６が設けられている。

インターフェース２０の構成を図３に示す。アドレスレジスタ２０１は、マイクロコンピュータ１０からデータライン１３を介して送信された各種のアドレスをクロックＣＬに同期して取り込む。ＤＩ端子はアドレス、シリアルデータ、コマンドデータが入力されるデータ入力端子であり、データライン１３に接続されている。

第１のアドレスデコーダ２０２は、アドレスレジスタ２０１に取り込まれたコマンドデータ入力用のアドレスと、キースキャンＩＣ１５に予め割り当てられたコマンドデータ入力用のアドレスとを比較し、それらのアドレスが一致した場合にのみ、Ｈレベル（高レベル）の信号を出力する。第２のアドレスデコーダ２０３は、アドレスレジスタ２０１に取り込まれたシリアルデータ入力用のアドレスと、キースキャンＩＣ１５に予め割り当てられたシリアルデータ入力用のアドレスとを比較し、それらのアドレスが一致した場合にのみ、Ｈレベルの信号を出力する。第３のアドレスデコーダ２０４は、アドレスレジスタ２０１に取り込まれたシリアルデータ出力用のアドレスと、キースキャンＩＣ１５に予め割り当てられたシリアルデータ出力用のアドレスとを比較し、それらのアドレスが一致した場合にのみ、Ｈレベルの信号を出力する。

立ち上がり／立ち下がり検出回路２０５は、制御信号ＣＥの立ち上がりと立ち下がりを検出する回路であり、制御信号ＣＥがＨレベルに立ち上がるとＨレベルのクロックパルスであるセット信号ＡＤＳＥＴが発生し、制御信号ＣＥがＬレベルに立ち下がるとＬレベルのクロックパルスであるリセット信号ＡＤＲＳＴが発生するように構成されている。

第１のフリップフロップ２０６は、セット信号ＡＤＳＥＴに応じて第１のアドレスデコーダ２０２の出力を取り込み、リセット信号ＡＤＲＳＴに応じてその出力をＬレベルにリセットする。第１のアドレスデコーダ２０２の出力がＨレベルの場合に、そのＨレベルの信号はコマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡとして、第１のフリップフロップ２０６に保持される。

また、第２のフリップフロップ２０７は、セット信号ＡＤＳＥＴに応じて第２のアドレスデコーダ２０３の出力を取り込み、リセット信号ＡＤＲＳＴに応じてその出力をＬレベルにリセットする。第２のアドレスデコーダ２０３の出力がＨレベルの場合に、そのＨレベルの信号はシリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢとして、第２のフリップフロップ２０７に保持される。

また、第３のフリップフロップ２０８は、セット信号ＡＤＳＥＴに応じて第３のアドレスデコーダ２０４の出力を取り込み、リセット信号ＡＤＲＳＴに応じてその出力をＬレベルにリセットする。第３のアドレスデコーダ２０４の出力がＨレベルの場合に、そのＨレベルの信号はシリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮとして、第３のフリップフロップ２０８に保持される。

第１のクロック送出回路２０９、ＡＮＤ回路２１６は、コマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡ又はシリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢに基づいて、クロックＣＬ、ＤＩ端子に入力されたデータをシリアルデータ入力レジスタ２１へ送出する。また、第２のクロック送出回路２１０は、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮに基づいて、クロックＣＬをシリアルデータ出力レジスタ２５へ送出する。

ＤＯ端子はシリアルデータ、キーデータ読み取り要求信号ＲＤＲＱが出力される端子であり、ＤＩ端子とともにデータライン１３に接続されている。ＤＯ端子にはＮチャネル型ＭＯＳトランジスタで形成された出力トランジスタ２１１のドレインが接続されている。出力トランジスタ２１１のゲートには出力トランジスタ２１１のスイッチングを制御するための出力制御回路２１２が接続されている。出力制御回路２１２のＡＮＤ回路２１３にはキーデータ読み取り要求信号ＲＤＲＱ、データライン制御回路２６からのデータライン制御信号ＤＣＭＣＮＴ、制御信号ＣＥの反転信号が入力されている。

また、ＡＮＤ回路２１４にはシリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮ及びシリアルデータ出力レジスタ２５の出力信号ＳＤＯＵＴが入力されている。２つのＡＮＤ回路２１３、２１４の出力はＯＲ回路２１５に入力され、ＯＲ回路２１５の出力が出力トランジスタ２１１のゲートに印加されている。即ち、キーデータ読み取り要求信号ＲＤＲＱは、データライン制御信号ＤＣＭＣＮＴがＬレベルのときに出力が禁止され、データライン制御信号ＤＣＭＣＮＴがＨレベルのときに出力が可能になる。また、シリアルデータ出力レジスタ２５の出力信号ＳＤＯＵＴは、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがＨレベルのときに出力が可能になる。

また、シリアルデータ入力レジスタ２１の構成を図４に、シリアルデータ出力レジスタ２５の構成を図５に示す。さらに、データライン制御回路２６の構成を図６に示す。データライン制御回路２６には、シリアルデータ入力レジスタ２１に格納された上位８ビットのシリアルデータＤ８〜Ｄ１５が取り込まれる。８ビットのシリアルデータＤ８〜Ｄ１５はコマンドデータに対応している。立ち下がり検出回路２６１は、コマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡのＬレベルへの立ち下がりを検出し、ＨレベルのクロックパルスであるＳＤＡＣＫ信号を発生する。また、ＡＮＤ回路２６２は第１のコマンドデータ「００００１１１１」を検出し、Ｈレベルのセット信号ＳＥＴＤＴを出力する。また、ＡＮＤ回路２６３は第２のコマンドデータ「１１１１１１１１」を検出し、Ｈレベルのリセット信号ＲＳＴＤＴを出力する。ＡＮＤ回路２６４にはＳＤＡＣＫ信号及びセット信号ＳＥＴＤＴが入力され、ＡＮＤ回路２６５にはＳＤＡＣＫ信号及びリセット信号ＲＳＴＤＴが入力されている。

即ち、ＳＤＡＣＫ信号が発生し、第１のコマンドデータ「００００１１１１」が検出されてセット信号ＳＥＴＤＴが出力されると、ＣＭＳＥＴ信号はＬレベルになり、ＲＳフリップフロップ２６６がセットされることで、データライン制御信号ＤＣＭＣＮＴはＨレベルからＬレベルに変化する。一方、ＳＤＡＣＫ信号が発生し、第２のコマンドデータ「１１１１１１１１」を検出されてリセット信号ＲＳＴＤＴが出力されると、ＣＭＲＳＴ信号はＬレベルになり、ＲＳフリップフロップ２６６がリセットされることで、データライン制御信号ＤＣＭＣＮＴはＬレベルからＨレベルに変化する。

以下、第１の実施形態のシステムの動作について、図７のタイミング図を参照して説明する。キーマトリクス２３上の任意のキーＫＹがＯＮになると、キースキャン回路２４が動作し、その後、キーデータＫＤ０〜ＫＤ２３がシリアルデータ出力レジスタ２５に格納される。すると、シリアルデータ出力レジスタ２５からＨレベルのキーデータ読み取り要求信号ＲＤＲＱが出力される。

キーデータ読み取り要求信号ＲＤＲＱは、図３のインターフェース２０に入力される。データ通信をしていない状態の場合、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベルである。また、データライン制御信号ＤＣＭＣＮＴがＨレベルである場合、ＤＯ端子の出力トランジスタ２１１のゲートはＨレベルとなり、データライン１３はＬレベルとなり、データライン１３を通じてマイクロコンピュータ１０にキーデータ読み取り要求信号（データライン１３＝Ｌレベル）が出力される。

次に、この状態で、シリアルデータ入出力が行われる場合について説明する。まず、データライン１３がＬレベルの状態では、通常のデータ送受信ができないため、通常のデータ送受信ができる状態を確立するために、以下のコマンドデータ入力を行うことにする。

最初に、制御信号ＣＥがＬレベルの時に、クロックＣＬに同期してコマンドデータ入力用のアドレス「００００００００」が入力され、このアドレス「００００００００」は、インターフェース２０のアドレスレジスタ２０１へ取り込まれる。

今回、アドレスレジスタ２０１に取り込まれたアドレス「００００００００」は、コマンドデータ入力用のアドレスであるため、第１のアドレスデコーダ２０２はアドレス一致を検出し、Ｈレベルの信号を出力する。

その後、制御信号ＣＥがＬレベルからＨレベルへ変化すると、セット信号ＡＤＳＥＴ（Ｈレベルのクロックパルス）が発生し、第１のアドレスデコーダ２０２より出力されているＨレベルの信号が、Ｈレベルのコマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡとして、第１のフリップフロップ２０６に保持される。

また、制御信号ＣＥがＨレベルの時、出力トランジスタ２１１はＯＦＦし、ＤＯ端子はハイインピーダンス状態となるため、データライン１３もハイインピーダンス状態となり、制御信号ＣＥがＨレベルの期間、データ送信が可能となる。

さらにその後、制御信号ＣＥがＨレベルの期間中に、クロックＣＬに同期して、第１のコマンドデータ「００００１１１１」がシリアル入力されると、第１のクロック送出回路２０９の出力信号であるＳＣＬＩＮ信号にクロックＣＬが現れ、ＡＮＤ回路２１６の出力信号であるＳＤＩＮ信号に第１のコマンドデータ「００００１１１１」が現れ、第１のコマンドデータがクロックＣＬに同期して、シリアルデータ入力レジスタ２１へ入力される。

全ての第１のコマンドデータ「００００１１１１」がシリアルデータ入力レジスタ２１に取り込まれると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、リセット信号ＡＤＲＳＴ（Ｌレベルのクロックパルス）が発生し、コマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡがＨレベルからＬレベルへ変化することにより、シリアルデータ入力レジスタ２１へのデータ転送が停止する。このようにして、シリアルデータ入力レジスタのＤ８〜Ｄ１５には、第１のコマンドデータ「００００１１１１」が格納されるとともに、データライン制御回路２６へ出力される。

コマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡがＨレベルからＬレベルへ変化すると、データライン制御回路２６において、ＳＤＡＣＫ信号にＨレベルのパルスが発生し、シリアルデータ入力レジスタのＤ８〜Ｄ１５には、「００００１１１１」データが格納されていることからＳＥＴＤＴ信号がＨレベルとなり、これによりＣＭＳＥＴ信号にＬレベルのパルスが発生するため、ＲＳフリップフロップ２６６がセットされ、データライン制御信号ＤＣＭＣＮＴがＨレベルからＬレベルへ変化する。

以上の動作により、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベル、データライン制御信号ＤＣＭＣＮＴはＬレベルとなり、キーデータ読み取り要求信号ＲＤＲＱがＨレベルであったとしても、インターフェース２０のＤＯ端子の出力トランジスタ２１１のゲートがＬレベルとなるため、出力トランジスタ２１１はＯＦＦし、データライン１３の電位はＨレベル（ハイインピーダンス）となり、通常のデータ送受信が可能となる。

次に、通常のシリアルデータ入力動作が行われると、制御信号ＣＥがＬレベルの時に、クロックＣＬに同期して、８ビットのシリアルデータ入力用アドレスＡ０〜Ａ７がデータライン１３を通してＤＩ端子にシリアル入力され、アドレスＡ０〜Ａ７はアドレスレジスタ２０１へ取り込まれる。

今回、アドレスレジスタ２０１に取り込まれたアドレスＡ０〜Ａ７は、シリアルデータ入力用アドレスであるため、第２のアドレスデコーダ２０３よりＨレベルの信号が出力される。その後、制御信号ＣＥがＬレベルからＨレベルへ変化すると、ＡＤＳＥＴ信号（Ｈレベルのクロックパルス）が発生し、第２のアドレスデコーダ２０３より出力されているＨレベルの信号がＨレベルのシリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢとして、第２のフリップフロップ２０７に保持される。

さらにその後、制御信号ＣＥがＨレベルの期間中に、クロックＣＬに同期して、１６ビットの入力データＤ０〜Ｄ１５がシリアル入力されると、ＳＣＬＩＮ信号にクロックＣＬが現れ、ＳＤＩＮ信号に入力データＤ０〜Ｄ１５が現れ、データＤ０〜Ｄ１５がクロックＣＬに同期して、シリアルデータ入力レジスタ２１へ入力される。

全ての入力データＤ０〜Ｄ１５がシリアルデータ入力レジスタ２１に取り込まれると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、リセット信号ＡＤＲＳＴが発生し、シリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢがＨレベルからＬレベルへ変化することにより、シリアルデータ入力レジスタ２１へのデータ転送が停止する。

また、その後、続けてシリアルデータ出力が行われる場合には、制御信号ＣＥがＬレベルの時に、クロックＣＬに同期して、８ビットのシリアルデータ出力用アドレスＢ０〜Ｂ７がデータライン１３を通してＤＩ端子にシリアル入力され、アドレスＢ０〜Ｂ７は、アドレスレジスタ２０１へ取り込まれる。

今回、アドレスレジスタ２０１に取り込まれたアドレスＢ０〜Ｂ７は、シリアルデータ出力用アドレスであるため、第３のアドレスデコーダ２０４よりＨレベルの信号が出力される。その後、制御信号ＣＥがＬレベルからＨレベルへ変化すると、セット信号ＡＤＳＥＴが発生し、第３のアドレスデコーダ２０４より出力されているＨレベルの信号がＨレベルのシリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮとして、第３のフリップフロップ２０８に保持される。

さらにその後、制御信号ＣＥがＨレベルの期間中に、クロックＣＬを入力すると、第２のクロック送出回路２１０の出力信号であるＳＣＬＯＵＴ信号にクロックＣＬが現れ、このクロックＣＬがシリアルデータ出力レジスタ２５へ入力されることにより、シリアルデータ出力レジスタ２５の出力信号であるＳＤＯＵＴ信号にキーデータＫＤ０〜ＫＤ２３が現れ、キーデータＫＤ０〜ＫＤ２３がクロックＣＬに同期して、インターフェース２０へ出力される。

キーデータＫＤ０〜ＫＤ２３がインターフェース２０へ出力されると、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＨレベル、制御信号ＣＥはＨレベルであるため、ＤＯ端子よりキーデータＫＤ０〜ＫＤ２３が出力され、データライン１３上にもキーデータＫＤ０〜ＫＤ２３が出力される。

全てのキーデータＫＤ０〜ＫＤ２３がシリアルデータ出力レジスタ２５から出力されると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、リセット信号ＡＤＲＳＴが発生し、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがＨレベルからＬレベルへ変化することにより、シリアルデータ出力レジスタ２５からのデータ出力が停止するのと同時に、キーデータ読み取り要求信号ＲＤＲＱもＨレベルからＬレベルへと変化し、出力トランジスタ２１１がＯＦＦする。これに伴い、データライン１３はハイインピーダンスへ変化する。

そして、再度、キーマトリクス２３上の任意のキーＫＹがＯＮされると、キースキャン回路２４が動作し、その後、キーデータＫＤ０〜ＫＤ２３がシリアルデータ出力レジスタ２５に格納され、キーデータ読み取り要求信号ＲＤＲＱがＬレベルからＨレベルへ変化する。

Ｈレベルのキーデータ読み取り要求信号ＲＤＲＱは、インターフェース２０に入力される。この時、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベルであるが、データライン制御信号ＤＣＭＣＮＴはＬレベルの状態のままであるため、ＤＯ端子の出力トランジスタ２１１のゲートはＬレベルのままであり、出力トランジスタ２１１はＯＦＦしており、データライン１３はＨレベル（ハイインピーダンス）のままとなる。

しかし、これでは、キーＫＹがＯＮされているのにもかかわらず、マイクロコンピュータ２０へキーデータ読み取り要求信号（データライン１３＝Ｌレベル）を出力していないことになる。そこで、以下の第２のコマンドデータ入力を行い、キーデータ読み取り要求信号（データライン１３＝Ｌレベル）を出力可能な状態を作る。

最初に、制御信号ＣＥがＬレベルの時に、クロックＣＬに同期してコマンドデータ入力用のアドレス「００００００００」が入力され、このアドレス「００００００００」はアドレスレジスタ２０１へ取り込まれる。今回、アドレスレジスタ２０１に取り込まれたアドレス「００００００００」は、コマンドデータ入力用のアドレスであるため、第１のアドレスデコーダ２０２よりＨレベルの信号が出力される。

その後、制御信号ＣＥがＬレベルからＨレベルへ変化すると、セット信号ＡＤＳＥＴが発生し、第１のアドレスデコーダ２０２より出力されているＨレベルの信号がＨレベルのコマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡとして、第１のフリップフロップ２０６に保持される。また、制御信号ＣＥがＨレベルの時、ＤＯ端子はハイインピーダンス状態となるため、データライン１３もハイインピーダンス状態を維持する。

さらにその後、制御信号ＣＥがＨレベルの期間中に、クロックＣＬに同期して、第２のコマンドデータ「１１１１１１１１」が入力されると、インターフェース２０のＳＣＬＩＮ信号にクロックＣＬが現れ、ＳＤＩＮ信号に第２のコマンドデータ「１１１１１１１１」が現れ、コマンドデータがクロックＣＬに同期した形で、シリアルデータ入力レジスタ２１へ入力される。

全ての第２のコマンドデータ「１１１１１１１１」がシリアルデータ入力レジスタに取り込まれると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、リセット信号ＡＤＲＳＴが発生し、コマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡがＨレベルからＬレベルへ変化することにより、シリアルデータ入力レジスタ２１へのデータ転送が停止する。

コマンドデータ入力イネーブル信号ＳＤＩＮＥＮＡがＨレベルからＬレベルへ変化すると、データライン制御回路２６において、ＳＤＡＣＫ信号にＨレベルのパルスが発生し、シリアルデータ入力レジスタ２１のＤ８〜Ｄ１５には、第２のコマンドデータ「１１１１１１１１」が格納されていることから、ＲＳＴＤＴ信号がＨレベルとなり、これによりＣＭＲＳＴ信号にＬレベルのパルスが発生するため、ＲＳフリップフロップ２６６はリセットされ、データライン制御信号ＤＣＭＣＮＴがＬレベルからＨレベルへ変化する。

以上の動作により、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベル、データライン制御信号ＤＣＭＣＮＴはＨレベルとなり、キーデータ読み取り要求信号ＲＤＲＱはＨレベルであるため、ＤＯ端子の出力トランジスタ２１１のゲートが「Ｈ」レベルとなるため、データライン１３はＬレベルとなり、マイクロコンピュータ１０へキーデータ読み取り要求信号（データライン１３＝Ｌレベル）が出力できることになる。

以上説明した通り、第１の実施形態によれば、制御ライン１１、クロックライン１２、データライン１３の３ラインで、データ通信とデータ読み取り要求信号の検出も可能であり、データライン１３の機能（データ送受信の機能／データ読み取り要求を検出する機能）の切り替えも、第１、第２のコマンドデータ入力動作で行っているため、ノイズ対策にも優れている。

[第２の実施形態]
図８に第２の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。第１の実施形態との違いは、マイクロコンピュータ１０とのデータ送受信のコントロールを行うインターフェース２０内で発生するシリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがデータライン制御回路２６に入力されている点である。図９はデータライン制御回路２６の構成図である。

データライン制御回路２６において、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮの立ち下がりを検出する立ち下がり検出回路２６７が設けられている。また、立ち下がり検出回路２６７の出力信号であるＳＤＯＣＫ信号及び、ＡＮＤ回路２６５の出力信号が入力されたＮＯＲ回路２６８が設けられている。

つまり、第１の実施形態は、コマンドデータ入力の動作のみで、データライン１３の機能を切り替えているのに対し、第２の実施形態は、シリアルデータ出力の動作が終了した時点で、ＲＳフリップフロップ２６６をリセットすることで、データ制御信号ＤＣＭＣＮＴをＨレベルにし、データライン１３をデータ読み取り要求を出力する機能に切り替えている。その他の構成については第１の実施形態と同じである。

以下、第２の実施形態のシステムの動作について、図１０のタイミング図を参照して説明する。キーマトリクス２３上の任意のキーがＯＮされから、シリアルデータ入力を経て、シリアルデータ出力までの動作は第１の実施形態と同様のため説明を省略する。

そこで、シリアルデータ出力以降の動作について説明する。全てのキーデータＫＤ０〜ＫＤ２３がシリアルデータ出力レジスタ２５から出力されると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、リセット信号ＡＤＲＳＴが発生し、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがＨレベルからＬレベルへ変化することにより、シリアルデータ出力レジスタ２５からのデータ出力が停止するのと同時に、キーデータ読み取り要求信号ＲＤＲＱもＨレベルからＬレベルへと変化し、出力トランジスタ２１１がＯＦＦする。これに伴い、データライン１３はハイインピーダンスへ変化する。

シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがＨレベルからＬレベルへ変化すると、データライン制御回路２６のＳＤＯＣＫ信号（Ｈレベルのパルス）が発生することにより、ＣＭＲＳＴ信号（Ｌレベルのパルス）が発生し、データライン制御信号ＤＣＭＣＮＴがＬレベルからＨレベルへ変化する。

以上の動作により、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベル、データライン制御信号ＤＣＭＣＮＴはＨレベルとなるため、キーデータ読み取り要求信号ＲＤＲＱの状態を、インターフェース２０のＤＯ端子を通して、データライン１３上へ出力可能になる。

つまり、シリアルデータ出力の動作が終了した時点で、改めてキーマトリクス２３上の任意のキーＫＹがＯＮされると、キースキャン回路２４が動作し、その後、キーデータＫＤ０〜ＫＤ２３がシリアルデータ出力レジスタ２５に格納されると、キーデータ読み取り要求信号ＲＤＲＱがＨレベルとなり、マイクロコンピュータ１０へキーデータ読み取り要求（データライン１３＝Ｌレベル）が出力されることになる。

第２の実施形態によれば、第１の実施形態と同様に、制御ライン１１、クロックライン１２、データライン１３の３ラインで、データ通信とデータ読み取り要求信号の検出も可能であり、データライン１３の機能（データ送受信の機能／データ読み取り要求を検出する機能）の切り替えも、コマンドデータ入力動作とシリアルデータ出力動作で行っているため、ノイズ対策にも優れている。

[第３の実施形態]
図１１に第３の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。第１の実施形態との違いは、シリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢがデータライン制御回路２６に入力されている点と、シリアルデータ入力レジスタ２１に入力されたシリアルデータＤ６、Ｄ７が、データライン制御回路２６に入力されている点である。図１２はデータライン制御回路２６の構成図である。

データライン制御回路２６において、シリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢの立ち下がりを検出する立ち下がり検出回路２６９が設けられている。また、シリアルデータＤ６、Ｄ７が入力されたＡＮＤ回路２７０が設けられている。シリアルデータＤ６、Ｄ７が両者ともに「１」である場合、ＡＮＤ回路２７０の出力はＨレベルになる。さらに、ＡＮＤ回路２７０の出力信号であるＲＳＴＮＤ信号と立ち下がり検出回路２６９の出力信号であるＳＤＢＣＫ信号が入力されたＡＮＤ回路２７１が設けられ、ＡＮＤ回路２７１の出力信号とＡＮＤ回路２６５の出力信号が入力されたＮＯＲ回路２７２が設けられている。

つまり、第１の実施形態は、コマンドデータ入力の動作のみで、データライン１３の機能を切り替えているのに対し、第３の実施形態は、シリアルデータ入力の動作が終了した時点で、シリアルデータＤ６、Ｄ７が両者とも「１」の場合に、ＲＳフリップフロップ２６６をリセットすることで、データ制御信号ＤＣＭＣＮＴをＨレベルにし、データライン１３をデータ読み取り要求を出力可能な状態に切り替えている。その他の構成については第１の実施形態と同じである。

尚、シリアルデータＤ６、Ｄ７が、特定の値の場合に、データ制御信号ＤＣＭＣＮＴをＨレベルにし、データライン１３をデータ読み取り要求を出力可能な状態に切り替える理由については以下の通りである。
（１）シリアルデータの入力動作を一定期間停止する場合は、その後のシリアルデータの入力動作がないため、データライン１３をデータ読み取り要求信号を出力可能な状態にしておくことが望ましいことから、シリアルデータＤ６、Ｄ７を両者とも「１」に設定する。
（２）シリアルデータの入力動作を継続する場合は、データライン１３をデータ読み取り要求の出力を禁止する状態を維持することが望ましいことから、シリアルデータＤ６、Ｄ７のいずれかを「０」に設定する。つまり、データライン１３の制御は、シリアルデータＤ６、Ｄ７の内容により決定しているため、第２コマンドデータの入力動作が不要となる。

以下、第３の実施形態のシステムの動作について、図１３のタイミング図を参照して説明する。

キーマトリクス２３上の任意のキーがＯＮされから、シリアルデータ入力までの動作は第１の実施形態と同様のため説明を省略する。

そこで、シリアルデータ入力以降の動作について説明する。全ての入力データＤ０〜Ｄ１５がシリアルデータ入力レジスタ２１に取り込まれると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、リセット信号ＡＤＲＳＴが発生し、シリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢがＨレベルからＬレベルへ変化することにより、シリアルデータ入力レジスタ２１へのデータ転送が停止する。

シリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢがＨレベルからＬレベルへ変化すると、データライン制御回路２６のＳＤＢＣＫ信号（Ｈレベルのパルス）が発生し、シリアルデータ入力レジスタ２１に入力されたシリアルデータＤ６、Ｄ７が、両者ともに「１」である場合、ＲＳＴＮＤ信号がＨレベルとなるため、リセット信号ＣＭＲＳＴ（Ｌレベルのパルス）が発生し、ＲＳフリップフロップ２６６がリセットされ、データライン制御信号ＤＣＭＣＮＴがＬレベルからＨレベルへ変化する。

尚、シリアルデータＤ６、Ｄ７の内、何れか一方のデータが「０」である場合は、ＲＳＴＮＤ信号はＬレベルとなり、ＣＭＲＳＴ信号もＨレベルに固定されるため、データライン制御信号ＤＣＭＣＮＴはＬレベルの状態を維持する。

以上の動作により、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベル、データライン制御信号ＤＣＭＣＮＴはＨレベルとなるため、キーデータ読み取り要求信号ＲＤＲＱの状態を、インターフェース２０のＤＯ端子を通して、データライン１３上へ出力可能になる。図１３のタイミング図の場合は、キーデータ読み取り要求信号ＲＤＲＱはＨレベルとなっているため、データライン１３上の状態はＬレベルが出力されている。尚、シリアルデータ入力の動作で入力されたシリアルデータＤ６、Ｄ７の内、何れか一方のデータが「０」である場合は、データライン１３の状態はＨレベル（ハイインピーダンス）となる。

次に、シリアルデータ出力の動作に入る。しかし、データライン１３がＬレベルの状態では、通常のデータ送受信ができないため、通常のデータ送受信ができる状態を確立するために、第１の実施形態と同様の方法で、第１のコマンドデータ「００００１１１１」の入力を行う。

これにより、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベル、データライン制御信号ＤＣＭＣＮＴはＬレベルとなり、キーデータ読み取り要求信号ＲＤＲＱがＨレベルであったとしても、インターフェース２０のＤＯ端子の出力トランジスタ２１１のゲートがＬレベルとなるため、データライン１３はＨレベル（ハイインピーダンス）となり、通常のデータ送受信が可能となる。

尚、前記シリアルデータ入力の動作で入力されたシリアルデータＤ６、Ｄ７の内、何れか一方のデータが「０」である場合は、データライン１３はＨレベル（ハイインピーダンス）であるため、このコマンドデータ入力の動作は必要ない。

次に、第１の実施形態と同様にして、シリアルデータ出力の動作が行われる。全ての出力データＫＤ０〜ＫＤ２３が出力されると、制御信号ＣＥがＨレベルからＬレベルへ変化することにより、ＡＤＲＳＴ信号（Ｌレベルのクロックパルス）が発生し、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがＨレベルからＬレベルへ変化することにより、シリアルデータ出力レジスタ２５からのデータ出力が停止するのと同時に、キーデータ読み取り要求信号ＲＤＲＱもＨレベルからＬレベルへと変化し、これに伴い、データライン１３もＨレベル（ハイインピーダンス）へ変化する。

また、改めてキーマトリクス２３上の任意のキーＫＹがＯＮされると、キースキャン回路２４が動作し、その後、キーデータＫＤ０〜ＫＤ２３がシリアルデータ出力レジスタ２５に格納され、キーデータ読み取り要求信号ＲＤＲＱがＬレベルからＨレベルへと変化する。

Ｈレベルのキーデータ読み取り要求信号ＲＤＲＱは、インターフェース２０に入力され、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮはＬレベル、制御信号ＣＥはＬレベル、データライン制御信号ＤＣＭＣＮＴはＬレベルの状態のままであるため、ＤＯ端子のＮｃｈＴｒのゲートは「Ｌ」レベルのままであり、データライン１３もＨレベル（ハイインピーダンス）のままとなる。

しかし、これでは、キーＫＹがＯＮされているのにもかかわらず、マイクロコンピュータ１０へキーデータ読み取り要求を出力していないことになる。そこで、第１の実施形態と同様に、第２のコマンドデータ「１１１１１１１１」の入力を行い、キーデータ読み取り要求（データライン１３＝Ｌレベル）を出力する状態を作る。

以上説明した通り、第３の実施形態によれば、制御ライン１１、クロックライン１２、データライン１３の３ラインで、データ通信とデータ読み取り要求信号の検出も可能であり、データライン１３の機能（データ送受信の機能／データ読み取り要求を検出する機能）の切り替えも、コマンドデータ入力動作とシリアルデータ入力動作で行っているため、ノイズ対策にも優れている。

[第４の実施形態]
図１４に第４の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。第１の実施形態との違いは、シリアルデータ入力イネーブル信号ＳＤＩＮＥＮＢと、シリアルデータ出力イネーブル信号ＳＤＯＵＴＥＮがデータライン制御回路２６に入力されている点と、シリアルデータ入力レジスタの出力信号Ｄ６、Ｄ７が、データライン制御回路２６に入力されている点である。つまり、第２の実施形態と第３の実施形態とを組み合わせたものである。

図１５はデータライン制御回路２６の構成図である。この回路は図９と図１２の回路を組み合わせたものであり、ＡＮＤ回路２７１の出力信号、ＳＤＯＣＫ信号、ＡＮＤ回路２６５の出力信号が入力されたＮＯＲ回路２７３が設けられている。

つまり、第１の実施形態は、コマンドデータ入力の動作のみで、データライン１３の機能を切り替えているのに対し、第４の実施形態は、シリアルデータ入力の動作が終了した時点で、シリアル入力データＤ６，Ｄ７の値により、ＲＳフリップフロップ２６６をリセットすることで、データ制御信号ＤＣＭＣＮＴをＨレベルにし、データライン１３をデータ読み取り要求を出力する機能に切り替えている。また、シリアルデータ出力の動作が終了した時点で、ＲＳフリップフロップ２６６をリセットすることで、データ制御信号ＤＣＭＣＮＴをＨレベルにし、データライン１３をデータ読み取り要求を出力する機能に切り替えている。

図１６に第４の実施形態のシステムの動作を説明するタイミング図を示す。この動作については、第２の実施形態と第３の実施形態の組合せなので説明を省略する。

[第５の実施形態]
図１７に第５の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。このシステムは第１の実施形態のキースキャンＩＣ１５（図２）に、シリアルデータ入力レジスタ２１に入力されるＳＣＬＩＮ信号に現れるクロックＣＬをカウントすることにより、データのビット数をカウントするシリアルデータカウンタ２７を追加したものである。

即ち、コマンドデータ入力時の第１のコマンドデータ「００００１１１１」、第２のコマンドデータ「１１１１１１１１」のビット数をカウントして、その結果をデータライン制御回路２６に入力し、データライン制御信号ＤＣＭＣＮＴの設定の確度を上げている。

データライン制御回路２６の構成を図１８に示す。第１の実施形態の回路（図６）と同様に、ＡＮＤ回路２６４Ａにセット信号ＳＥＴＤＴとＳＤＡＣＫ信号が入力され、ＡＮＤ回路２６５Ａにリセット信号ＲＳＴＤＴとＳＤＡＣＫ信号が入力されている。そして、シリアルデータカウンタ２７の出力信号ＢＩＴ８がＡＮＤ回路２６４Ａ、２６５Ａにそれぞれ入力されている。シリアルデータカウンタ２７が８ビットをカウントした時に出力信号ＢＩＴ８はＨレベルとなりＡＮＤ回路２６４Ａ、２６５Ａが活性化され、ＲＳフリップフロップ２６６のセット／リセット動作が可能になる。一方、シリアルデータカウンタ２７が８ビットをカウントしない時は、その出力信号ＢＩＴ８はＬレベルであり、データライン制御回路２６は動作しないようになっている。

[第６の実施形態]
図１９に第６の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。このシステムは第２の実施形態のキースキャンＩＣ１５（図８）にシリアルデータ入力レジスタ２１に入力されるＳＣＬＩＮ信号に現れるクロックＣＬをカウントすることにより、データのビット数をカウントするシリアルデータカウンタ２７を追加したものである。即ち、コマンドデータ入力時の第１のコマンドデータ「００００１１１１」、第２のコマンドデータ「１１１１１１１１」のビット数をカウントして、その結果をデータライン制御回路２６に入力し、データライン制御信号ＤＣＭＣＮＴの設定の確度を上げている。

データライン制御回路２６の構成を図２０に示す。第２の実施形態の回路（図９）と同様に、ＡＮＤ回路２６４Ａにセット信号ＳＥＴＤＴとＳＤＡＣＫ信号が入力され、ＡＮＤ回路２６５Ａにリセット信号ＲＳＴＤＴとＳＤＡＣＫ信号が入力されている。

[第７の実施形態]
図２１に第７の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。このシステムは第３の実施形態のキースキャンＩＣ１５（図１１）にシリアルデータ入力レジスタ２１に入力されるＳＣＬＩＮ信号に現れるクロックＣＬをカウントすることにより、データのビット数をカウントするシリアルデータカウンタ２７を追加したものである。即ち、コマンドデータ入力時の第１のコマンドデータ「００００１１１１」、第２のコマンドデータ「１１１１１１１１」のビット数をカウントして、その結果をデータライン制御回路２６に入力し、データライン制御信号ＤＣＭＣＮＴの設定の確度を上げている。

データライン制御回路２６の構成を図２２に示す。第３の実施形態の回路（図１２）と同様に、ＡＮＤ回路２６４Ａにセット信号ＳＥＴＤＴとＳＤＡＣＫ信号が入力され、ＡＮＤ回路２６５Ａにリセット信号ＲＳＴＤＴとＳＤＡＣＫ信号が入力されている。

[第８の実施形態]
図２３に第８の実施形態によるマイクロコンピュータ１０とキースキャンＩＣ１５との間のデータ通信システムの構成を示す。このシステムは第４の実施形態のキースキャンＩＣ１５（図１４）にシリアルデータ入力レジスタ２１に入力されるＳＣＬＩＮ信号に現れるクロックＣＬをカウントすることにより、データのビット数をカウントするシリアルデータカウンタ２７を追加したものである。即ち、コマンドデータ入力時の第１のコマンドデータ「００００１１１１」、第２のコマンドデータ「１１１１１１１１」のビット数をカウントして、その結果をデータライン制御回路２６に入力し、データライン制御信号ＤＣＭＣＮＴの設定の確度を上げている。

データライン制御回路２６の構成を図２４に示す。第４の実施形態の回路（図１５）と同様に、ＡＮＤ回路２６４Ａにセット信号ＳＥＴＤＴとＳＤＡＣＫ信号が入力され、ＡＮＤ回路２６５Ａにリセット信号ＲＳＴＤＴとＳＤＡＣＫ信号が入力されている。

尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、第１〜８の実施形態のシステムは、カー・オーディオ用のデータ通信システムに関するものであるが、本発明は３ラインを用いたホストとデバイス間のデータ通信システムに広く適用することができる。また、
第１〜８の実施形態のシステムでは、キースキャンＩＣ１５の外部端子としてＤＩ端子とＤＯ端子が設けられているが、ＤＩ端子とＤＯ端子をＩＣの内部で接続し、キースキャンＩＣの外部端子としてＤＩＯ端子を設けてもよい。（図２５参照）

本発明の第１の実施形態によるデータ通信システムの構成を示す図である。本発明の第１の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。本発明の第１の実施形態によるインターフェースの構成を示す図である。シリアルデータ入力レジスタの構成を示す図である。シリアルデータ出力レジスタの構成を示す図である。データライン制御回路の構成を示す図である。本発明の第１の実施形態によるデータ通信システムの動作を説明するタイミング図である。本発明の第２の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。第２の実施形態によるデータ通信システムの動作を説明するタイミング図である。本発明の第３の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。第３の実施形態によるデータ通信システムの動作を説明するタイミング図である。本発明の第４の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。第４の実施形態によるデータ通信システムの動作を説明するタイミング図である。本発明の第５の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。本発明の第６の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。本発明の第７の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。本発明の第８の実施形態によるマイクロコンピュータとキースキャンＩＣとの間のデータ通信システムの構成を示す図である。データライン制御回路の構成を示す図である。データ通信システムの端子の構成を示す図である。従来のデータ通信システムの構成を示す図である。

符号の説明

１０マイクロコンピュータ１１制御ライン１２クロックライン
１３データライン１４表示ドライバＩＣ１５キースキャンＩＣ
１６ＤＳＰ１７ＲＤＳ／ＤＲＡＣ
２０インターフェース２１シリアルデータ入力レジスタ
２２コントロールレジスタ２３キーマトリクス２４キースキャン回路
２５シリアルデータ出力レジスタ２６データライン制御回路
２７シリアルデータカウンタ
２０１アドレスレジスタ２０２第１のアドレスデコーダ
２０３第２のアドレスデコーダ２０４第３のアドレスデコーダ
２０５立ち上がり／立ち下がり検出回路２０６第１のフリップフロップ
２０７第２のフリップフロップ２０８第３のフリップフロップ
２０９第１のクロック送出回路２１０第２のクロック送出回路
２１１出力トランジスタ２１２出力制御回路
２６１立ち下がり検出回路２６２，２６３，２６４，２６５ＡＮＤ回路
２６６ＲＳフリップフロップ２６７，２６９立ち下がり検出回路
２６８，２７２ＮＯＲ回路２７０，２７１ＡＮＤ回路

Claims

制御信号が供給される制御ライン、クロックが供給されるクロックライン及びデータが供給されるデータラインの３ラインを介して、ホストとデバイスの間のデータ通信を行うと共に、制御信号が第１のレベルの時に、前記デバイスから前記ホストへデータの読み取りを要求するためのデータ読み取り要求信号が前記データラインに出力されるデータ通信システムにおいて、
前記ホストからの第１のコマンドデータがクロックに同期して前記データラインを介して前記デバイスに入力されると、前記データ読み取り要求信号が前記データラインに出力されるのを禁止し、
前記ホストからの第２のコマンドデータがクロックに同期して前記データラインを介して前記デバイスに入力されると、前記データ読み取り要求信号が前記データラインに出力されるのを可能にするように、前記データラインの状態を制御するデータライン制御回路を備えることを特徴とするデータ通信システム。
前記データライン制御回路が前記データ読み取り要求信号が前記データラインに出力されるのを禁止している間に、前記ホストと前記デバイス間で前記データラインを介してデータ通信を行うことを特徴とする請求項１に記載のデータ通信システム。
前記制御信号が第１のレベルの時に、第１のアドレスが前記データラインを介して前記デバイスに入力され、前記制御信号が第２のレベルの時に、第１のコマンドデータが前記データラインを介して前記デバイスに入力されることを特徴とする請求項１に記載のデータ通信システム。
前記制御信号が第１のレベルの時に、第２のアドレスが前記データラインを介して前記デバイスに入力され、前記制御信号が第２のレベルの時に、第２のコマンドデータが前記データラインを介して前記デバイスに入力されることを特徴とする請求項１に記載のデータ通信システム。
前記制御信号が第１のレベルの時に、第１のアドレスが前記データラインを介して前記デバイスに入力され、前記制御信号が第２のレベルの時に、第２のコマンドデータが前記データラインを介して前記デバイスに入力されることを特徴とする請求項１又は請求項３に記載のデータ通信システム。
前記第１のコマンドデータ及び第２のコマンドデータのビット数をカウントするカウンタを備え、前記データライン制御回路は前記カウンタのカウント結果に基づいて前記データラインの状態を制御することを特徴とする請求項１に記載のデータ通信システム。
前記制御信号が第１のレベルの時に、第３のアドレスが前記データラインを介して前記デバイスに入力され、前記制御信号が第２のレベルの時に、データが前記データラインを介して前記デバイスに入力されることを特徴とする請求項２に記載のデータ通信システム。
前記制御信号が第１のレベルの時に、第４のアドレスが前記データラインを介して前記デバイスに入力され、前記制御信号が第２のレベルの時に、データが前記デバイスから前記データラインに出力されることを特徴とする請求項２に記載のデータ通信システム。
制御信号が供給される制御ライン、クロックが供給されるクロックライン及びデータが供給されるデータラインの３ラインを介して、ホストとデバイスの間のデータ通信を行うと共に、制御信号が第１のレベルの時に、前記デバイスから前記ホストへデータの読み取りを要求するためのデータ読み取り要求信号が前記データラインに出力されるデータ通信システムにおいて、
前記ホストからのコマンドデータがクロックに同期して前記データラインを介して前記デバイスに入力されると、前記データ読み取り要求信号が前記データラインに出力されるのを禁止し、
前記デバイスからデータがクロックに同期して前記データラインに出力された時、前記データ読み取り要求信号が前記データラインに出力されるのを可能にするように、前記データラインの状態を制御するデータライン制御回路を備えることを特徴とするデータ通信システム。
前記制御信号が第１のレベルの時に、アドレスが前記データラインを介してデバイスに入力され、前記制御信号が第２のレベルの時に、データが前記デバイスから前記データラインに出力されることを特徴とする請求項９に記載のデータ通信システム。
制御信号が供給される制御ライン、クロックが供給されるクロックライン及びデータが供給されるデータラインの３ラインを介して、ホストとデバイスの間のデータ通信を行うと共に、制御信号が第１のレベルの時に、前記デバイスから前記ホストへデータの読み取りを要求するためのデータ読み取り要求信号が前記データラインに出力されるデータ通信システムにおいて、
前記ホストからのコマンドデータがクロックに同期して前記データラインを介して前記デバイスに入力されると、前記データ読み取り要求信号が前記データラインに出力されるのを禁止し、
前記ホストからのデータがクロックに同期して前記データラインを介して前記デバイスに入力された時、前記データ読み取り要求信号が前記データラインに出力されるのを可能にするように、前記データラインの状態を制御するデータライン制御回路を備えることを特徴とするデータ通信システム。
前記データライン制御回路は、前記ホストからのデータが特定の値の時に、前記データ読み取り要求信号が前記データラインに出力されるのを可能にするように、前記データラインの状態を制御することを特徴とする請求項１１に記載のデータ通信システム。
前記制御信号が第１のレベルの時に、アドレスが前記データラインを介して前記デバイスに入力され、前記制御信号が第２のレベルの時に、データが前記データラインを介して前記デバイスに入力されることを特徴とする請求項１１又は請求項１２に記載のデータ通信システム。
前記コマンドデータのビット数をカウントするカウンタを備え、前記データライン制御回路は前記カウンタのカウント結果に基づいて前記データラインの状態を制御することを特徴とする請求項９、１０、１１、１２、１３のいずれかに記載のデータ通信システム。