JP3439015B2 - データ転送方式 - Google Patents
データ転送方式Info
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- JP3439015B2 JP3439015B2 JP04369196A JP4369196A JP3439015B2 JP 3439015 B2 JP3439015 B2 JP 3439015B2 JP 04369196 A JP04369196 A JP 04369196A JP 4369196 A JP4369196 A JP 4369196A JP 3439015 B2 JP3439015 B2 JP 3439015B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マスタとスレーブ
との間でデータの転送を行うデータ転送方式に関する。
との間でデータの転送を行うデータ転送方式に関する。
【０００２】
【従来の技術】従来、マイコン等のシステムコントロー
ラをマスタとし、表示ＬＳＩやＰＬＬＬＳＩ、あるい
は、グラフィックイコライザや電子ボリューム等の各種
周辺ＩＣをスレーブとして、マスタとスレーブの間でデ
ータの転送を行うことは広く行われている。
ラをマスタとし、表示ＬＳＩやＰＬＬＬＳＩ、あるい
は、グラフィックイコライザや電子ボリューム等の各種
周辺ＩＣをスレーブとして、マスタとスレーブの間でデ
ータの転送を行うことは広く行われている。
【０００３】例えば、特公平３−３１２９８号公報に
は、１つのマスタと複数のスレーブとの間を、クロック
ＣＬ，制御信号ＣＥ，入力データＳＩ，及び出力データ
ＳＯを各々転送する４本のシリアルラインで接続する技
術が記載されている。この例では、マスタからスレーブ
へ入力データを転送する場合、マスタが制御信号ＣＥを
Ｌレベルとして、クロック及びスレーブ固有の第１のア
ドレスコードを各々クロックライン及びデータＳＩライ
ンに送出し、続いて、制御信号ＣＥをＨレベルにして、
クロック及び入力データを各々クロックライン及びデー
タＳＩラインに送出する。スレーブ側では、制御信号Ｃ
ＥがＬレベルの期間送信されたアドレスコードをクロッ
クＣＬに同期してアドレスレジスタに取り込み、自己の
スレーブに割り付けられた第１のアドレスであるか判定
し、自己の第１のアドレスであるとき、制御信号ＣＥが
Ｈレベルの期間に送信された入力データをデータレジス
タに取り込み、制御信号ＣＥがＨレベルからＬレベルに
変化することに応答して、データレジスタの内容をラッ
チ回路にラッチする。
は、１つのマスタと複数のスレーブとの間を、クロック
ＣＬ，制御信号ＣＥ，入力データＳＩ，及び出力データ
ＳＯを各々転送する４本のシリアルラインで接続する技
術が記載されている。この例では、マスタからスレーブ
へ入力データを転送する場合、マスタが制御信号ＣＥを
Ｌレベルとして、クロック及びスレーブ固有の第１のア
ドレスコードを各々クロックライン及びデータＳＩライ
ンに送出し、続いて、制御信号ＣＥをＨレベルにして、
クロック及び入力データを各々クロックライン及びデー
タＳＩラインに送出する。スレーブ側では、制御信号Ｃ
ＥがＬレベルの期間送信されたアドレスコードをクロッ
クＣＬに同期してアドレスレジスタに取り込み、自己の
スレーブに割り付けられた第１のアドレスであるか判定
し、自己の第１のアドレスであるとき、制御信号ＣＥが
Ｈレベルの期間に送信された入力データをデータレジス
タに取り込み、制御信号ＣＥがＨレベルからＬレベルに
変化することに応答して、データレジスタの内容をラッ
チ回路にラッチする。
【０００４】一方、スレーブからマスタへデータを転送
する場合は、マスタが制御信号ＣＥをＬレベルとして、
クロック及び第１のアドレスコードと異なる第２のアド
レスコードを各々クロックライン及びデータＳＩライン
に送出し、続いて、制御信号ＣＥをＨレベルにして、ク
ロックのみをクロックラインに送出する。スレーブ側で
は、制御信号ＣＥがＬレベルの期間送信されたアドレス
コードをクロックＣＬに同期してアドレスレジスタに取
り込み、自己のスレーブに割り付けられた第２のアドレ
スであるかを判定し、自己の第２のアドレスであると
き、スレーブ内の出力データレジスタの内容を制御信号
ＣＥがＨレベルの期間にデータＳＯラインに送出するよ
うにしている。
する場合は、マスタが制御信号ＣＥをＬレベルとして、
クロック及び第１のアドレスコードと異なる第２のアド
レスコードを各々クロックライン及びデータＳＩライン
に送出し、続いて、制御信号ＣＥをＨレベルにして、ク
ロックのみをクロックラインに送出する。スレーブ側で
は、制御信号ＣＥがＬレベルの期間送信されたアドレス
コードをクロックＣＬに同期してアドレスレジスタに取
り込み、自己のスレーブに割り付けられた第２のアドレ
スであるかを判定し、自己の第２のアドレスであると
き、スレーブ内の出力データレジスタの内容を制御信号
ＣＥがＨレベルの期間にデータＳＯラインに送出するよ
うにしている。
【０００５】このようなデータ転送方式は、汎用のシリ
アルＩ／Ｏを使用でき、ハードウエアの負担も小さく、
しかもデータ転送速度を早くできると共に誤動作を起こ
しにくいという利点があり、特に、オーディオ分野にお
いては好適な方式である。
アルＩ／Ｏを使用でき、ハードウエアの負担も小さく、
しかもデータ転送速度を早くできると共に誤動作を起こ
しにくいという利点があり、特に、オーディオ分野にお
いては好適な方式である。
【０００６】
【発明が解決しようとする課題】従来のデータ転送方式
は上述したように機能的には満足のゆくものであり、し
かも、マスタからスレーブへデータを転送するときは３
本のシリアルラインのみでデータ転送が可能になるが、
スレーブからマスタへデータを転送するには、４本のシ
リアルラインを使用する必要があり、このため双方向の
データ転送を可能とするためには、マスタとスレーブ間
を４本のラインで接続しなければならない。各装置間を
接続する信号ラインはできる限り少なくする方が好まし
く、この点において問題があった。
は上述したように機能的には満足のゆくものであり、し
かも、マスタからスレーブへデータを転送するときは３
本のシリアルラインのみでデータ転送が可能になるが、
スレーブからマスタへデータを転送するには、４本のシ
リアルラインを使用する必要があり、このため双方向の
データ転送を可能とするためには、マスタとスレーブ間
を４本のラインで接続しなければならない。各装置間を
接続する信号ラインはできる限り少なくする方が好まし
く、この点において問題があった。
【０００７】また、入力用データラインと出力用データ
ラインが独立していたため、出力用データラインを用い
てスレーブからマスタへ読み込み要求を送出することは
容易であり問題はなっかたが、入力用データラインと出
力用データラインとを共通化した場合には、読み込み要
求を発するとそれ以降マスタからスレーブへのアドレス
もしくはデータの転送が行えなくなってしまう。
ラインが独立していたため、出力用データラインを用い
てスレーブからマスタへ読み込み要求を送出することは
容易であり問題はなっかたが、入力用データラインと出
力用データラインとを共通化した場合には、読み込み要
求を発するとそれ以降マスタからスレーブへのアドレス
もしくはデータの転送が行えなくなってしまう。
【０００８】
【課題を解決するための手段】本発明は、マスタとスレ
ーブとを、クロック，データ，及び制御信号を各々転送
するための第１，第２，及び第３のラインで接続し、前
記制御信号が第２レベルのときに前記クロックに同期し
て前記データを双方向に転送するデータ転送方式におい
て、出力データを前記マスタに送出するために前記第２
のラインに接続されるバスドライバと、前記マスタへの
読み込み要求を記憶し、出力信号にて前記バスドライバ
を所定状態にして前記第２のラインを所定レベルに固定
することにより前記マスタへ読み込み要求を通知する第
１の記憶回路と、前記第１ラインを介して前記クロック
が入力されてから前記制御信号が第２レベルより第１レ
ベルへ変化するまでの間前記バスドライバをハイインピ
ーダンス状態としてマスタへの前記読み込み要求を一時
的に禁止する禁止回路とを、前記スレーブに備えたこと
を特徴とする。
ーブとを、クロック，データ，及び制御信号を各々転送
するための第１，第２，及び第３のラインで接続し、前
記制御信号が第２レベルのときに前記クロックに同期し
て前記データを双方向に転送するデータ転送方式におい
て、出力データを前記マスタに送出するために前記第２
のラインに接続されるバスドライバと、前記マスタへの
読み込み要求を記憶し、出力信号にて前記バスドライバ
を所定状態にして前記第２のラインを所定レベルに固定
することにより前記マスタへ読み込み要求を通知する第
１の記憶回路と、前記第１ラインを介して前記クロック
が入力されてから前記制御信号が第２レベルより第１レ
ベルへ変化するまでの間前記バスドライバをハイインピ
ーダンス状態としてマスタへの前記読み込み要求を一時
的に禁止する禁止回路とを、前記スレーブに備えたこと
を特徴とする。
【０００９】また、本発明では、前記制御信号が第２レ
ベルになる以前の第１レベルにおいて前記第１のライン
を介して前記クロックが転送している期間に前記第２の
ラインを介して転送されるコントロールデータが、スレ
ーブからマスタへの出力データモードを示すコントロー
ルデータであることを判別する判別回路を、前記スレー
ブは更に有し、該判別回路の出力に基づき前記記憶回路
をリセットして読み込み要求を解除することを特徴とす
る。
ベルになる以前の第１レベルにおいて前記第１のライン
を介して前記クロックが転送している期間に前記第２の
ラインを介して転送されるコントロールデータが、スレ
ーブからマスタへの出力データモードを示すコントロー
ルデータであることを判別する判別回路を、前記スレー
ブは更に有し、該判別回路の出力に基づき前記記憶回路
をリセットして読み込み要求を解除することを特徴とす
る。
【００１０】また、本発明では、前記マスタに対し前記
スレーブは複数並列に接続され、前記コントロールデー
タは、各スレーブ毎に割り付けられた異なるアドレスコ
ードであることを特徴とする。また、本発明では、前記
クロックがＨレベルでステイしているかＬレベルでステ
イしているかを示すデータを記憶する第２の記憶回路
と、該第２の記憶回路の出力と前記マスタから送出され
るクロックとの一致もしくは不一致を検出する検出回路
とを、前記スレーブは更に備え、前記検出回路の出力ク
ロックを前記マスタからのクロックに代えて前記禁止回
路に入力することを特徴とする。
スレーブは複数並列に接続され、前記コントロールデー
タは、各スレーブ毎に割り付けられた異なるアドレスコ
ードであることを特徴とする。また、本発明では、前記
クロックがＨレベルでステイしているかＬレベルでステ
イしているかを示すデータを記憶する第２の記憶回路
と、該第２の記憶回路の出力と前記マスタから送出され
るクロックとの一致もしくは不一致を検出する検出回路
とを、前記スレーブは更に備え、前記検出回路の出力ク
ロックを前記マスタからのクロックに代えて前記禁止回
路に入力することを特徴とする。
【００１１】また、本発明では、前記スレーブは、前記
第２ラインを介して前記マスタから転送されるデータを
前記第１ラインからのクロックに同期して取り込む第１
レジスタと、該第１レジスタの内容をラッチするラッチ
回路とを更に有し、前記第２の記憶回路は前記ラッチ回
路内に含まれることを特徴とする。また、本発明では、
前記スレーブは、前記制御信号が第２レベルの期間に前
記クロックに同期して出力データを前記第２のラインに
送出する第２のレジスタと、前記制御信号が第２レベル
から第１レベルへ変化したことに応答して前記バスドラ
イバをハイインピーダンス状態にするゲート回路とを更
に備えたことを特徴とする。
第２ラインを介して前記マスタから転送されるデータを
前記第１ラインからのクロックに同期して取り込む第１
レジスタと、該第１レジスタの内容をラッチするラッチ
回路とを更に有し、前記第２の記憶回路は前記ラッチ回
路内に含まれることを特徴とする。また、本発明では、
前記スレーブは、前記制御信号が第２レベルの期間に前
記クロックに同期して出力データを前記第２のラインに
送出する第２のレジスタと、前記制御信号が第２レベル
から第１レベルへ変化したことに応答して前記バスドラ
イバをハイインピーダンス状態にするゲート回路とを更
に備えたことを特徴とする。
【００１２】従って、本発明では、マスタとスレーブ間
の接続ラインを減らしても双方向データ転送が可能とな
り、しかも、データラインを用いたスレーブからマスタ
への読み込み要求後の問題も確実に解消される。
の接続ラインを減らしても双方向データ転送が可能とな
り、しかも、データラインを用いたスレーブからマスタ
への読み込み要求後の問題も確実に解消される。
【００１３】
【発明の実施の形態】図２は、本発明の実施の形態を示
す全体のブロック図であり、１はシステムコントローラ
等のマスタ、２，３，４はマスタ１とデータの送受信を
行うＰＬＬＬＳＩ，表示用ＬＳＩ，電子ボリューム用Ｌ
ＳＩ等の周辺ＬＳＩにて成るスレーブであって、各スレ
ーブ２，３，４は、クロックＣＫ，制御信号ＣＥ，デー
タＤＴを各々転送するための３本のシリアルライン５，
６，７で、マスタ１に対し並列に接続されている。そし
て、シリアルライン７は、抵抗８を介して電源電圧ＶDD
にプルアップされている。
す全体のブロック図であり、１はシステムコントローラ
等のマスタ、２，３，４はマスタ１とデータの送受信を
行うＰＬＬＬＳＩ，表示用ＬＳＩ，電子ボリューム用Ｌ
ＳＩ等の周辺ＬＳＩにて成るスレーブであって、各スレ
ーブ２，３，４は、クロックＣＫ，制御信号ＣＥ，デー
タＤＴを各々転送するための３本のシリアルライン５，
６，７で、マスタ１に対し並列に接続されている。そし
て、シリアルライン７は、抵抗８を介して電源電圧ＶDD
にプルアップされている。
【００１４】この３本のシリアルラインのうち、双方向
に信号の授受を行うのはデータＤＴ用の信号ライン７の
みであって、クロックＣＫ及び制御信号ＣＥは、マスタ
１からスレーブ２へ一方向に送信される。即ち、マスタ
１からスレーブ２，３，４のいずれかにデータを転送す
るときは、マスタ１が制御信号ＣＥをＬレベルとし、こ
の期間にアドレスコードＡＣＭをＤＴとしてシリアルラ
イン７に送出し、且つ、クロックＣＫをシリアルライン
５に送出する。そして、アドレスコードＡＣＭの送出
後、制御信号ＣＥをＨレベルとし、この期間に送信デー
タＤＡＴＭをＤＴとしてシリアルライン７に送出し、且
つ、クロックＣＫをシリアルライン５に送出する。
に信号の授受を行うのはデータＤＴ用の信号ライン７の
みであって、クロックＣＫ及び制御信号ＣＥは、マスタ
１からスレーブ２へ一方向に送信される。即ち、マスタ
１からスレーブ２，３，４のいずれかにデータを転送す
るときは、マスタ１が制御信号ＣＥをＬレベルとし、こ
の期間にアドレスコードＡＣＭをＤＴとしてシリアルラ
イン７に送出し、且つ、クロックＣＫをシリアルライン
５に送出する。そして、アドレスコードＡＣＭの送出
後、制御信号ＣＥをＨレベルとし、この期間に送信デー
タＤＡＴＭをＤＴとしてシリアルライン７に送出し、且
つ、クロックＣＫをシリアルライン５に送出する。
【００１５】一方、スレーブ２，３，４のいずれかから
マスタ１にデータを転送するときはスレーブがＤＴ用シ
リアルライン７をＨレベルからＬレベルに変化させるこ
とによりマスタ１に読み込み要求を発し、この要求をマ
スタ１が受け付けると、制御信号ＣＥをＬレベルとし、
この期間にアドレスコードＡＣＳをＤＴとしてシリアル
ライン７に送出し、且つ、クロックＣＫをシリアルライ
ン５に送出する。そして、アドレスコードＡＣＳの送出
後、制御信号ＣＥをＨレベルとし、且つ、クロックＣＫ
をシリアルライン５に送出し、この期間にスレーブが送
信データＤＡＴＳをＤＴとしてシリアルライン７に送出
する。
マスタ１にデータを転送するときはスレーブがＤＴ用シ
リアルライン７をＨレベルからＬレベルに変化させるこ
とによりマスタ１に読み込み要求を発し、この要求をマ
スタ１が受け付けると、制御信号ＣＥをＬレベルとし、
この期間にアドレスコードＡＣＳをＤＴとしてシリアル
ライン７に送出し、且つ、クロックＣＫをシリアルライ
ン５に送出する。そして、アドレスコードＡＣＳの送出
後、制御信号ＣＥをＨレベルとし、且つ、クロックＣＫ
をシリアルライン５に送出し、この期間にスレーブが送
信データＤＡＴＳをＤＴとしてシリアルライン７に送出
する。
【００１６】ここで、アドレスコードＡＣＭはデータを
マスタからスレーブへ入力する際のアドレスであり、ア
ドレスコードＡＣＳはデータをスレーブからマスタへ出
力する際のアドレスであり、これらのアドレスコードは
異なるコードが割り付けられている。更に、図２に示す
ように、スレーブが複数存在することを考慮して、これ
らのアドレスコードＡＣＭ，ＡＣＳは、各スレーブ固有
のコードが割り付けられている。
マスタからスレーブへ入力する際のアドレスであり、ア
ドレスコードＡＣＳはデータをスレーブからマスタへ出
力する際のアドレスであり、これらのアドレスコードは
異なるコードが割り付けられている。更に、図２に示す
ように、スレーブが複数存在することを考慮して、これ
らのアドレスコードＡＣＭ，ＡＣＳは、各スレーブ固有
のコードが割り付けられている。
【００１７】次に、図１を参照してスレーブの回路構成
について説明する。図１において、１０はマスタ１から
送信されるアドレスコードＡＣＭ又はＡＣＳをマスタ１
からのクロックＣＬに同期して取り込むアドレスレジス
タ、１１はアドレスレジスタ１０の内容をデコードし、
マスタからスレーブへの入力用アドレスコードＡＣＭで
あることを判別する第１デコーダ、１２はアドレスレジ
スタ１０の内容をデコードし、スレーブからマスタへの
出力用アドレスコードＡＣＳであることを判別する第２
デコーダ、１３，１４はマスタ１からの制御信号ＣＥの
立ち上がりで、各々、第１及び第２のデコーダの出力Ｉ
ＮＤ，ＯＵＴＤを取り込むＤフリップフロップ、１５は
制御信号ＣＥがＬレベルの期間のみクロックＣＫをアド
レスレジスタ１０に供給するＡＮＤゲート、１６はマス
タ１から送信される入力データＤＡＴＭをクロックＣＫ
に同期して取り込む入力データレジスタ１６、１７は制
御信号ＣＥがＨレベルの期間のみクロックＣＫを入力デ
ータレジスタ１６に供給するＡＮＤゲート、１８は入力
データレジスタ１６の内容をＡＮＤゲート１９からのラ
ッチパルスＷＰによりラッチするラッチ回路である。
について説明する。図１において、１０はマスタ１から
送信されるアドレスコードＡＣＭ又はＡＣＳをマスタ１
からのクロックＣＬに同期して取り込むアドレスレジス
タ、１１はアドレスレジスタ１０の内容をデコードし、
マスタからスレーブへの入力用アドレスコードＡＣＭで
あることを判別する第１デコーダ、１２はアドレスレジ
スタ１０の内容をデコードし、スレーブからマスタへの
出力用アドレスコードＡＣＳであることを判別する第２
デコーダ、１３，１４はマスタ１からの制御信号ＣＥの
立ち上がりで、各々、第１及び第２のデコーダの出力Ｉ
ＮＤ，ＯＵＴＤを取り込むＤフリップフロップ、１５は
制御信号ＣＥがＬレベルの期間のみクロックＣＫをアド
レスレジスタ１０に供給するＡＮＤゲート、１６はマス
タ１から送信される入力データＤＡＴＭをクロックＣＫ
に同期して取り込む入力データレジスタ１６、１７は制
御信号ＣＥがＨレベルの期間のみクロックＣＫを入力デ
ータレジスタ１６に供給するＡＮＤゲート、１８は入力
データレジスタ１６の内容をＡＮＤゲート１９からのラ
ッチパルスＷＰによりラッチするラッチ回路である。
【００１８】また、２０は出力データＤＡＴＳがセット
され、クロックＣＫに同期して出力データＤＡＴＳを送
出する出力データレジスタ、２１は制御信号ＣＥがＨレ
ベルの期間のみクロックＣＫを出力データレジスタ２０
に供給するＡＮＤゲート、２２は出力データＤＡＴＳが
ＡＮＤゲート２３及びＯＲゲート２４を介してゲート電
極に入力されるオープンドレイン型のＮＭＯＳトランジ
スタより成るバスドライバ、２５はマスタ１からの制御
信号ＣＥを入力し、ＣＥの立ち下がりに応答して第１及
び第２のパルス信号ＷＰＯ，ＲＥＰを出力し、信号ＷＰ
ＯをＡＮＤゲート１９に送出し、信号ＲＥＰをＤフリッ
プフロップ１３，１４のリセット端子に送出するＣＥ切
り出し回路であり、Ｄフリップフロップ１３の出力信号
ＩＮＣＯがＡＮＤゲート１７，１９に入力され、Ｄフリ
ップフロップ１４の出力信号ＯＵＴＣＯがＡＮＤゲート
２１，２３に入力されている。
され、クロックＣＫに同期して出力データＤＡＴＳを送
出する出力データレジスタ、２１は制御信号ＣＥがＨレ
ベルの期間のみクロックＣＫを出力データレジスタ２０
に供給するＡＮＤゲート、２２は出力データＤＡＴＳが
ＡＮＤゲート２３及びＯＲゲート２４を介してゲート電
極に入力されるオープンドレイン型のＮＭＯＳトランジ
スタより成るバスドライバ、２５はマスタ１からの制御
信号ＣＥを入力し、ＣＥの立ち下がりに応答して第１及
び第２のパルス信号ＷＰＯ，ＲＥＰを出力し、信号ＷＰ
ＯをＡＮＤゲート１９に送出し、信号ＲＥＰをＤフリッ
プフロップ１３，１４のリセット端子に送出するＣＥ切
り出し回路であり、Ｄフリップフロップ１３の出力信号
ＩＮＣＯがＡＮＤゲート１７，１９に入力され、Ｄフリ
ップフロップ１４の出力信号ＯＵＴＣＯがＡＮＤゲート
２１，２３に入力されている。
【００１９】更に、２６はスレーブからマスタへの読み
込み要求信号ＲＥＱでセットされ、Ｄフリップフロップ
１４の出力信号ＯＵＴＣＯでリセットされるＲＳフリッ
プフロップ、２７はクロックＣＫがＨレベルでステイし
ているかＬレベルでステイしているかを示す信号Ｐと、
クロックＣＬとを入力するＥＸ−ＯＲゲート、２８はＥ
Ｘ−ＯＲゲート２７の出力でセットされ、パルス信号Ｒ
ＥＰでリセットされるＲＳフリップフロップ、２９はＲ
Ｓフリップフロップ２６の出力信号ＲＥＱＦとＲＳフリ
ップフロップ２８の出力信号ＲＥＱＩＮＨの反転信号と
を入力し、出力信号ＲＥＱＧをＯＲゲート２４へ送出す
るＡＮＤゲートである。
込み要求信号ＲＥＱでセットされ、Ｄフリップフロップ
１４の出力信号ＯＵＴＣＯでリセットされるＲＳフリッ
プフロップ、２７はクロックＣＫがＨレベルでステイし
ているかＬレベルでステイしているかを示す信号Ｐと、
クロックＣＬとを入力するＥＸ−ＯＲゲート、２８はＥ
Ｘ−ＯＲゲート２７の出力でセットされ、パルス信号Ｒ
ＥＰでリセットされるＲＳフリップフロップ、２９はＲ
Ｓフリップフロップ２６の出力信号ＲＥＱＦとＲＳフリ
ップフロップ２８の出力信号ＲＥＱＩＮＨの反転信号と
を入力し、出力信号ＲＥＱＧをＯＲゲート２４へ送出す
るＡＮＤゲートである。
【００２０】ここで、ＣＥ切り出し回路２５の具体例を
図３に示す。ＣＥ切り出し回路２５は、図示のように、
制御信号ＣＥの反転信号を所定期間Ｔ１だけディレイさ
せる第１ディレイ回路２５１と、第１ディレイ回路２５
１の出力を反転した信号を更に所定期間Ｔ２だけディレ
イさせる第２ディレイ回路２５２と、第１ディレイ回路
２５１の出力と制御信号ＣＥを入力し、パルス信号ＷＰ
Ｏを出力するＮＯＲゲート２５３と、第１及び第２のデ
ィレイ回路の出力を入力し、パルス信号ＲＥＰを出力す
るＡＮＤゲート２５４とから成る。
図３に示す。ＣＥ切り出し回路２５は、図示のように、
制御信号ＣＥの反転信号を所定期間Ｔ１だけディレイさ
せる第１ディレイ回路２５１と、第１ディレイ回路２５
１の出力を反転した信号を更に所定期間Ｔ２だけディレ
イさせる第２ディレイ回路２５２と、第１ディレイ回路
２５１の出力と制御信号ＣＥを入力し、パルス信号ＷＰ
Ｏを出力するＮＯＲゲート２５３と、第１及び第２のデ
ィレイ回路の出力を入力し、パルス信号ＲＥＰを出力す
るＡＮＤゲート２５４とから成る。
【００２１】従って、図４アに示すように、制御信号Ｃ
ＥがＨレベルからＬレベルに変化すると、第１及び第２
のディレイ回路２５１，２５２の出力ＣＥ１バー，ＣＥ
２は図４イ，ウの如く変化する。このため、ＮＯＲゲー
ト２５３からのパルス信号ＷＰＯは、図４エに示すよう
に、制御信号ＣＥの立ち下がりから所定期間Ｔ１だけＨ
レベルとなり、ＡＮＤゲート２５４からのパルス信号Ｒ
ＥＰは、図４オに示すように、パルス信号ＷＰＯの立ち
下がりから所定期間Ｔ２だけＨレベルとなる。
ＥがＨレベルからＬレベルに変化すると、第１及び第２
のディレイ回路２５１，２５２の出力ＣＥ１バー，ＣＥ
２は図４イ，ウの如く変化する。このため、ＮＯＲゲー
ト２５３からのパルス信号ＷＰＯは、図４エに示すよう
に、制御信号ＣＥの立ち下がりから所定期間Ｔ１だけＨ
レベルとなり、ＡＮＤゲート２５４からのパルス信号Ｒ
ＥＰは、図４オに示すように、パルス信号ＷＰＯの立ち
下がりから所定期間Ｔ２だけＨレベルとなる。
【００２２】以下、図５〜図７のタイミングチャートを
参照しながら、動作を詳細に説明する。まず、マスタ１
からスレーブ３へ入力データＤＡＴＭを転送する場合に
ついて説明する。この場合、マスタ１は、制御信号ＣＥ
をＬレベルとし（図５ウ）、クロックＣＬをシリアルラ
イン５に送出すると共に（図５ア）、クロックＣＬに同
期して入力用アドレスコードＡＣＭをＤＴとしてシリア
ルライン７に送出する（図５イ）。スレーブ３側では、
制御信号ＣＥがＬレベルであるのでＡＮＤゲート１５か
らアドレスレジスタ１０にクロックＣＬが供給され、こ
こに、入力用アドレスコードＡＣＭが取り込まれる。取
り込まれたアドレスコードがスレーブ３の入力用アドレ
スコードであれば、デコーダ１１がデコード信号ＩＮＤ
を出力し（図５エ）、図５ウに示すように制御信号ＣＥ
が立ち上がると、それに応答してＤフリップフロップ１
３の出力ＩＮＣＯはＨレベルとなる（図５オ）。また、
ＣＥの立ち上がりでアドレスレジスタ１０がリセットさ
れるので、デコーダ１１の出力ＩＮＤはＬレベルとなる
（図５エ）。
参照しながら、動作を詳細に説明する。まず、マスタ１
からスレーブ３へ入力データＤＡＴＭを転送する場合に
ついて説明する。この場合、マスタ１は、制御信号ＣＥ
をＬレベルとし（図５ウ）、クロックＣＬをシリアルラ
イン５に送出すると共に（図５ア）、クロックＣＬに同
期して入力用アドレスコードＡＣＭをＤＴとしてシリア
ルライン７に送出する（図５イ）。スレーブ３側では、
制御信号ＣＥがＬレベルであるのでＡＮＤゲート１５か
らアドレスレジスタ１０にクロックＣＬが供給され、こ
こに、入力用アドレスコードＡＣＭが取り込まれる。取
り込まれたアドレスコードがスレーブ３の入力用アドレ
スコードであれば、デコーダ１１がデコード信号ＩＮＤ
を出力し（図５エ）、図５ウに示すように制御信号ＣＥ
が立ち上がると、それに応答してＤフリップフロップ１
３の出力ＩＮＣＯはＨレベルとなる（図５オ）。また、
ＣＥの立ち上がりでアドレスレジスタ１０がリセットさ
れるので、デコーダ１１の出力ＩＮＤはＬレベルとなる
（図５エ）。
【００２３】マスタ１は、制御信号ＣＥをＨレベルにし
た後、クロックＣＬとそれに同期した入力データＤＡＴ
Ｍを、各々、シリアルライン５，７に送出する。レシー
ブ３側では、出力ＩＮＣＯがＨレベルになると、ＣＥの
Ｈレベル期間クロックＣＬがＡＮＤゲート１７を介して
入力データレジスタ１６に供給されるので、ここに入力
データＤＡＴＭが取り込まれる。データの取り込みが完
了して制御信号ＣＥがＬレベルに変化すると、ＣＥ切り
出し回路２５からパルス信号ＷＰＯが出力され（図５
カ）、これがＡＮＤゲート１９を介してラッチパルスＷ
Ｐになるので、入力データレジスタ１６の内容はラッチ
回路１８に書き込まれる（図５ク）。続いて、ＣＥ切り
出し回路２５からパルス信号ＲＥＰが出力されるので
（図５キ）、Ｄフリップフロップ１３はリセットされそ
の出力ＩＮＣＯはＬレベルになり、このため、ＡＮＤゲ
ート１７によって入力データレジスタ１６へのクロック
ＣＬの供給が禁止される。
た後、クロックＣＬとそれに同期した入力データＤＡＴ
Ｍを、各々、シリアルライン５，７に送出する。レシー
ブ３側では、出力ＩＮＣＯがＨレベルになると、ＣＥの
Ｈレベル期間クロックＣＬがＡＮＤゲート１７を介して
入力データレジスタ１６に供給されるので、ここに入力
データＤＡＴＭが取り込まれる。データの取り込みが完
了して制御信号ＣＥがＬレベルに変化すると、ＣＥ切り
出し回路２５からパルス信号ＷＰＯが出力され（図５
カ）、これがＡＮＤゲート１９を介してラッチパルスＷ
Ｐになるので、入力データレジスタ１６の内容はラッチ
回路１８に書き込まれる（図５ク）。続いて、ＣＥ切り
出し回路２５からパルス信号ＲＥＰが出力されるので
（図５キ）、Ｄフリップフロップ１３はリセットされそ
の出力ＩＮＣＯはＬレベルになり、このため、ＡＮＤゲ
ート１７によって入力データレジスタ１６へのクロック
ＣＬの供給が禁止される。
【００２４】尚、マスタ１からスレーブ３へ入力データ
ＤＡＴＭを転送する場合は、ＡＮＤゲート２３，２９の
出力はいずれもＬレベルであるので、バスドライバ２２
はオフしてハイインピーダンス状態になっている。次
に、スレーブ３からマスタ１へ出力データＤＡＴＳを転
送する場合について説明する。
ＤＡＴＭを転送する場合は、ＡＮＤゲート２３，２９の
出力はいずれもＬレベルであるので、バスドライバ２２
はオフしてハイインピーダンス状態になっている。次
に、スレーブ３からマスタ１へ出力データＤＡＴＳを転
送する場合について説明する。
【００２５】この場合、まず、スレーブ３が読み込み要
求信号ＲＥＱを出力し（図６イ）、ＲＳフリップフロッ
プ２６の出力ＲＥＱＦは、図６ウに示すようにＨレベル
となって、ＡＮＤゲート２９に印加される。このゲート
の他方に入力されている反転ＲＥＱＩＮＨ信号はＨレベ
ルであるので、バスドライバ２２のゲート電極には、Ａ
ＮＤゲート２９及びＯＲゲート２４を介してＨレベルの
信号が印加され、バスドライバ２２はオンしてＤＴのシ
リアルライン７はＬレベルに固定される（図６エ）。マ
スタ１は、ＤＴのシリアルライン７をポーリングしてお
り、Ｌレベルに固定されたことを検知してスレーブ３か
ら読み込み要求があったことを知る。そこで、制御信号
ＣＥがＬレベルの期間にクロックＣＬと出力用アドレス
コードＡＣＳを、各々、シリアルライン５，７に送出す
る。
求信号ＲＥＱを出力し（図６イ）、ＲＳフリップフロッ
プ２６の出力ＲＥＱＦは、図６ウに示すようにＨレベル
となって、ＡＮＤゲート２９に印加される。このゲート
の他方に入力されている反転ＲＥＱＩＮＨ信号はＨレベ
ルであるので、バスドライバ２２のゲート電極には、Ａ
ＮＤゲート２９及びＯＲゲート２４を介してＨレベルの
信号が印加され、バスドライバ２２はオンしてＤＴのシ
リアルライン７はＬレベルに固定される（図６エ）。マ
スタ１は、ＤＴのシリアルライン７をポーリングしてお
り、Ｌレベルに固定されたことを検知してスレーブ３か
ら読み込み要求があったことを知る。そこで、制御信号
ＣＥがＬレベルの期間にクロックＣＬと出力用アドレス
コードＡＣＳを、各々、シリアルライン５，７に送出す
る。
【００２６】ところが、シリアルライン７がＬレベルに
固定されたままでは、このラインを用いたデータの転送
は行うことができない。そこで、スレーブ３側では、マ
スタ１からのクロックＣＬを受信すると、そのクロック
ＣＬのＨレベルを利用してＲＳフリップフロップ２８を
セットするようにしている。尚、信号Ｐに関しては後述
することとし、ここでは信号ＰがＬであることを前提と
して説明する。
固定されたままでは、このラインを用いたデータの転送
は行うことができない。そこで、スレーブ３側では、マ
スタ１からのクロックＣＬを受信すると、そのクロック
ＣＬのＨレベルを利用してＲＳフリップフロップ２８を
セットするようにしている。尚、信号Ｐに関しては後述
することとし、ここでは信号ＰがＬであることを前提と
して説明する。
【００２７】ＲＳフリップフロップ２８がセットされる
と、ＡＮＤゲート２９への反転ＲＥＱＩＮＨ信号はＬレ
ベルに変化するので（図６オ）、バスドライバ２２はオ
フしてハイインピーダンス状態になり、シリアルライン
７のＬレベルへの固定状態が開放されてデータ転送が可
能となる。つまり、一時的に読み込み要求は禁止された
状態となる（図６エ）。この動作によって、マスタ１か
ら転送されたアドレスコードＡＣＳはクロックＣＬに同
期してアドレスレジスタ１０に取り込まれる。取り込ま
れたアドレスコードがスレーブ３に割り当てられた出力
データ用アドレスであれば、第２デコーダ１２が出力Ｏ
ＵＴＤを発生し、制御信号ＣＥがＨレベルに変化すると
（図６カ）、その立ち上がりで今度はＤフリップフロッ
プ１４の出力ＯＵＴＣＯがＨレベルになる（図６ク）。
と、ＡＮＤゲート２９への反転ＲＥＱＩＮＨ信号はＬレ
ベルに変化するので（図６オ）、バスドライバ２２はオ
フしてハイインピーダンス状態になり、シリアルライン
７のＬレベルへの固定状態が開放されてデータ転送が可
能となる。つまり、一時的に読み込み要求は禁止された
状態となる（図６エ）。この動作によって、マスタ１か
ら転送されたアドレスコードＡＣＳはクロックＣＬに同
期してアドレスレジスタ１０に取り込まれる。取り込ま
れたアドレスコードがスレーブ３に割り当てられた出力
データ用アドレスであれば、第２デコーダ１２が出力Ｏ
ＵＴＤを発生し、制御信号ＣＥがＨレベルに変化すると
（図６カ）、その立ち上がりで今度はＤフリップフロッ
プ１４の出力ＯＵＴＣＯがＨレベルになる（図６ク）。
【００２８】出力ＯＵＴＣＯがＨレベルになると、ＲＳ
フリップフロップ２６はリセットされて読み込み要求が
解除され、ＡＮＤゲート２９の出力ＲＥＱＧはＬレベル
になると共に、ＡＮＤゲート２３が開く。また、マスタ
１は、制御信号ＣＥがＨレベルの期間クロックを送出し
続けるので、出力ＯＵＴＣＯがＨレベルであれば、ＡＮ
Ｄゲート２１を介してクロックＣＬが出力データレジス
タ２０に供給され、従って、出力データレジスタ２０の
内容がＡＮＤゲート２３，ＯＲゲート２４，バスドライ
バ２２を介して、シリアルライン７に送出され、マスタ
１に転送される。転送終了後ＣＥがＬレベルに変化する
ことに応答してパルス信号ＲＥＰが出力されるので（図
６キ）、この信号によりＤフリップフロップ１４の出力
ＯＵＴＣＯがＬレベルとなり（図６ク）、このため、Ａ
ＮＤゲート２３は閉じられて出力データレジスタ２０の
内容が送出されることを禁止し、バスドライバ２２をオ
フしてハイインピーダンス状態にする。更に、パルス信
号ＲＥＰによりＲＳフリップフロップ２８がリセットさ
れ、反転ＲＥＱＩＮＨ信号がＨレベルになって（図６
オ）、読み込み要求の禁止状態が解除される。よって、
次の読み込み要求やマスタ１からのデータ転送を受け付
けられるようになる。
フリップフロップ２６はリセットされて読み込み要求が
解除され、ＡＮＤゲート２９の出力ＲＥＱＧはＬレベル
になると共に、ＡＮＤゲート２３が開く。また、マスタ
１は、制御信号ＣＥがＨレベルの期間クロックを送出し
続けるので、出力ＯＵＴＣＯがＨレベルであれば、ＡＮ
Ｄゲート２１を介してクロックＣＬが出力データレジス
タ２０に供給され、従って、出力データレジスタ２０の
内容がＡＮＤゲート２３，ＯＲゲート２４，バスドライ
バ２２を介して、シリアルライン７に送出され、マスタ
１に転送される。転送終了後ＣＥがＬレベルに変化する
ことに応答してパルス信号ＲＥＰが出力されるので（図
６キ）、この信号によりＤフリップフロップ１４の出力
ＯＵＴＣＯがＬレベルとなり（図６ク）、このため、Ａ
ＮＤゲート２３は閉じられて出力データレジスタ２０の
内容が送出されることを禁止し、バスドライバ２２をオ
フしてハイインピーダンス状態にする。更に、パルス信
号ＲＥＰによりＲＳフリップフロップ２８がリセットさ
れ、反転ＲＥＱＩＮＨ信号がＨレベルになって（図６
オ）、読み込み要求の禁止状態が解除される。よって、
次の読み込み要求やマスタ１からのデータ転送を受け付
けられるようになる。
【００２９】ところで、スレーブ３からの読み込み要求
信号ＲＥＱにより出力ＲＥＱＦがＨレベルとなり（図７
ウ）、ＤＴのシリアルライン７がＬレベルに固定された
後（図７エ）、マスタ１が読み込み要求を受け付けず、
マスタ１からスレーブへのデータ転送を行おうとした場
合には、図７に示すように、マスタ１は図４の場合と同
様、制御信号ＣＥをＬレベルとして（図７カ）、クロッ
クＣＬ及び入力用アドレスコードＡＣＭを、各々、シリ
アルライン５，７に送出する（図７ア，エ）。
信号ＲＥＱにより出力ＲＥＱＦがＨレベルとなり（図７
ウ）、ＤＴのシリアルライン７がＬレベルに固定された
後（図７エ）、マスタ１が読み込み要求を受け付けず、
マスタ１からスレーブへのデータ転送を行おうとした場
合には、図７に示すように、マスタ１は図４の場合と同
様、制御信号ＣＥをＬレベルとして（図７カ）、クロッ
クＣＬ及び入力用アドレスコードＡＣＭを、各々、シリ
アルライン５，７に送出する（図７ア，エ）。
【００３０】この場合、スレーブ３側では、クロックＣ
ＬがＨレベルになることに応じてＲＳフリップフロップ
２８がセットされ、反転ＲＥＱＩＮＨがＬレベルとなっ
て読み込み要求を一時的に禁止する。従って、バスドラ
イバ２２はオフしてハイインピーダンス状態になり、マ
スタ１からの入力用アドレスコードＡＣＭは、クロック
ＣＬに同期してアドレスレジスタ１０に取り込まれる。
以降は、図４の場合と同様、出力ＩＮＣＯがＨレベルに
なり（図７ク）、ＣＥがＨレベルの間に入力データＤＡ
ＴＭが入力データレジスタ１６に取り込まれる。そし
て、ＣＥがＬレベルに変化することに応答してパルス信
号ＲＥＰが出力され（図７キ）、これによって、出力Ｉ
ＮＣＯがＬレベルになり（図７ク）、ＲＳフリップフロ
ップ２８はリセットされて反転信号ＲＥＱＩＮＨがＨレ
ベルに戻り、読み込み要求の禁止状態を解除する。
ＬがＨレベルになることに応じてＲＳフリップフロップ
２８がセットされ、反転ＲＥＱＩＮＨがＬレベルとなっ
て読み込み要求を一時的に禁止する。従って、バスドラ
イバ２２はオフしてハイインピーダンス状態になり、マ
スタ１からの入力用アドレスコードＡＣＭは、クロック
ＣＬに同期してアドレスレジスタ１０に取り込まれる。
以降は、図４の場合と同様、出力ＩＮＣＯがＨレベルに
なり（図７ク）、ＣＥがＨレベルの間に入力データＤＡ
ＴＭが入力データレジスタ１６に取り込まれる。そし
て、ＣＥがＬレベルに変化することに応答してパルス信
号ＲＥＰが出力され（図７キ）、これによって、出力Ｉ
ＮＣＯがＬレベルになり（図７ク）、ＲＳフリップフロ
ップ２８はリセットされて反転信号ＲＥＱＩＮＨがＨレ
ベルに戻り、読み込み要求の禁止状態を解除する。
【００３１】しかしながら、出力ＯＵＴＣＯはＨレベル
になることはないので、ＲＳフリップフロップ２６はリ
セットされず、その出力ＲＥＱＦはＨレベルを維持し、
読み込み要求は解除されない（図７エ）。よって、反転
ＲＥＱＩＮＨ信号がＨレベルになることにより読み込み
要求の禁止状態が解除されると、ＡＮＤゲート２９の出
力ＲＥＱＧは再びＨレベルとなり、これによって、バス
ドライバ２２はオンしてＤＴのシリアルライン７は再び
Ｌレベルに固定され（図７エ）、マスタ１への読み込み
要求が発せられる。
になることはないので、ＲＳフリップフロップ２６はリ
セットされず、その出力ＲＥＱＦはＨレベルを維持し、
読み込み要求は解除されない（図７エ）。よって、反転
ＲＥＱＩＮＨ信号がＨレベルになることにより読み込み
要求の禁止状態が解除されると、ＡＮＤゲート２９の出
力ＲＥＱＧは再びＨレベルとなり、これによって、バス
ドライバ２２はオンしてＤＴのシリアルライン７は再び
Ｌレベルに固定され（図７エ）、マスタ１への読み込み
要求が発せられる。
【００３２】このように、スレーブ３が読み込み要求を
発しても、それがマスタ１に受け付けられて出力データ
がスレーブ３からマスタ１へ転送されない限り、再び自
動的に読み込み要求が発せられる。勿論、スレーブ３が
読み込み要求を発した後、マスタ１が他のスレーブ２も
しくは４との間でデータ転送を行った場合も、同様に、
スレーブ３の読み込み要求は再び発せられる。
発しても、それがマスタ１に受け付けられて出力データ
がスレーブ３からマスタ１へ転送されない限り、再び自
動的に読み込み要求が発せられる。勿論、スレーブ３が
読み込み要求を発した後、マスタ１が他のスレーブ２も
しくは４との間でデータ転送を行った場合も、同様に、
スレーブ３の読み込み要求は再び発せられる。
【００３３】以上説明した例は、図８に示すようにクロ
ックＣＬがＬレベルでステイしている例であり、この場
合、クロックＣＬがＨレベルになることに応じてＲＳフ
リップフロップ２８をセットし、反転ＲＥＱＩＮＨをＬ
レベルにすればよい。しかしながら、図９に示すよう
に、クロックＣＬがＨレベルでステイしている場合は、
クロックＣＬを送出する以前からＨレベルの信号がＲＳ
フリップフロップ２８に入力されるので正常な動作を行
うことはできず、この場合は、クロックＣＬがＬレベル
になることに応答してＲＳフリップフロップ２８をセッ
トしなければならない。
ックＣＬがＬレベルでステイしている例であり、この場
合、クロックＣＬがＨレベルになることに応じてＲＳフ
リップフロップ２８をセットし、反転ＲＥＱＩＮＨをＬ
レベルにすればよい。しかしながら、図９に示すよう
に、クロックＣＬがＨレベルでステイしている場合は、
クロックＣＬを送出する以前からＨレベルの信号がＲＳ
フリップフロップ２８に入力されるので正常な動作を行
うことはできず、この場合は、クロックＣＬがＬレベル
になることに応答してＲＳフリップフロップ２８をセッ
トしなければならない。
【００３４】そこで、図１においては、入力データレジ
スタ１６及びラッチ回路１８のビット数を、入力データ
のビット数より１ビット多く設定し、マスタ１から入力
データを転送する際に、クロックＣＬがＨレベルでステ
イしているかＬレベルでステイしているかを示すコント
ロールデータＰを一緒に転送し、このコントロールデー
タＰとクロックＣＬとをＥＸ−ＯＲゲート２７に入力す
ることにより、いずれの場合も確実に動作するようにし
ている。つまり、クロックＣＬがＬレベルでステイして
いるときはデータＰを「０」としているので、ＥＸ−Ｏ
Ｒゲート２７からはクロックＣＬがそのまま出力され、
クロックＣＬがＨレベルでステイしているときはデータ
Ｐを「１」としているので、ＥＸ−ＯＲゲート２７から
はクロックＣＬが反転されて出力され、これによって、
正常な動作が確保される。
スタ１６及びラッチ回路１８のビット数を、入力データ
のビット数より１ビット多く設定し、マスタ１から入力
データを転送する際に、クロックＣＬがＨレベルでステ
イしているかＬレベルでステイしているかを示すコント
ロールデータＰを一緒に転送し、このコントロールデー
タＰとクロックＣＬとをＥＸ−ＯＲゲート２７に入力す
ることにより、いずれの場合も確実に動作するようにし
ている。つまり、クロックＣＬがＬレベルでステイして
いるときはデータＰを「０」としているので、ＥＸ−Ｏ
Ｒゲート２７からはクロックＣＬがそのまま出力され、
クロックＣＬがＨレベルでステイしているときはデータ
Ｐを「１」としているので、ＥＸ−ＯＲゲート２７から
はクロックＣＬが反転されて出力され、これによって、
正常な動作が確保される。
【００３５】尚、スレーブが１つの場合は、アドレスコ
ードを必ずしも用いる必要はなく、スレーブを入力デー
タモードにするか出力データモードにするかを決定する
コントロールデータを用いてもよく、このコントロール
データを上述した例のアドレスコードと同様に扱いデコ
ーダ１１，１２によりデコードすれば同様の動作を行え
る。
ードを必ずしも用いる必要はなく、スレーブを入力デー
タモードにするか出力データモードにするかを決定する
コントロールデータを用いてもよく、このコントロール
データを上述した例のアドレスコードと同様に扱いデコ
ーダ１１，１２によりデコードすれば同様の動作を行え
る。
【００３６】
【発明の効果】本発明によれば、双方向データ転送を行
う場合のマスタとスレーブ間との接続ライン数を減少で
き、しかも、データラインを用いてスレーブからマスタ
へ読み込み要求を発しても確実に動作を行うことができ
るようになる。
う場合のマスタとスレーブ間との接続ライン数を減少で
き、しかも、データラインを用いてスレーブからマスタ
へ読み込み要求を発しても確実に動作を行うことができ
るようになる。
【図１】本発明の実施の形態を示す要部ブロック図であ
る。
る。
【図２】本発明の実施の形態を示す全体ブロック図であ
る。
る。
【図３】実施の形態におけるＣＥ切り出し回路の具体回
路図である。
路図である。
【図４】ＣＥ切り出し回路の動作を示すタイミングチャ
ートである。
ートである。
【図５】実施形態においてマスタからスレーブへのデー
タ転送動作を示すタイミングチャートである。
タ転送動作を示すタイミングチャートである。
【図６】実施形態においてスレーブからマスタへのデー
タ転送動作を示すタイミングチャートである。
タ転送動作を示すタイミングチャートである。
【図７】実施形態においてスレーブからの読み込み要求
発生時にマスタからスレーブへのデータを転送する動作
を示すタイミングチャートである。
発生時にマスタからスレーブへのデータを転送する動作
を示すタイミングチャートである。
【図８】クロックがＬレベルでステイしている例を示す
タイミングチャートである。
タイミングチャートである。
【図９】クロックがＨレベルでステイしている例を示す
タイミングチャートである。
タイミングチャートである。
１ マスタ
２、３、４ スレーブ
５、６、７ シリアルライン
１０ アドレスレジスタ
１１ 第１デコーダ
１２ 第２デコーダ
１３、１４ Ｄフリップフロップ
１５、１７、１９、２１、２３、２９ ＡＮＤゲート
１６ 入力データレジスタ
１８ ラッチ回路
２０ 出力レジスタ
２２ バスドライバ
２４ ＯＲゲート
２５ ＣＥ切り出し回路
２６、２８ ＲＳフリップフロップ
２７ ＥＸ−ＯＲゲート
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−14416（ＪＰ，Ａ)
特開 平６−209348（ＪＰ，Ａ)
特開 昭61−111044（ＪＰ，Ａ)
特開 平２−2742（ＪＰ，Ａ)
特開 昭62−166632（ＪＰ，Ａ)
特開 昭57−207497（ＪＰ，Ａ)
特開 平４−239837（ＪＰ，Ａ)
特開 昭63−287138（ＪＰ，Ａ)
特公 平３−31298（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/40
Claims (6)
- 【請求項１】 マスタとスレーブとを、クロック，デー
タ，及び制御信号を各々転送するための第１，第２，及
び第３のラインで接続し、前記制御信号が第２レベルの
ときに前記クロックに同期して前記データを双方向に転
送するデータ転送方式において、出力データを前記マス
タに送出するために前記第２のラインに接続されるバス
ドライバと、前記マスタへの読み込み要求を記憶し、出
力信号にて前記バスドライバを所定状態にして前記第２
のラインを所定レベルに固定することにより前記マスタ
へ読み込み要求を通知する第１の記憶回路と、前記第１
ラインを介して前記クロックが入力されてから前記制御
信号が第２レベルより第１レベルへ変化するまでの間前
記バスドライバをハイインピーダンス状態としてマスタ
への前記読み込み要求を一時的に禁止する禁止回路と
を、前記スレーブに備えたことを特徴とするデータ転送
方式。 - 【請求項２】 請求項１記載のデータ転送方式におい
て、前記制御信号が第２レベルになる以前の第１レベル
において前記第１のラインを介して前記クロックが転送
している期間に前記第２のラインを介して転送されるコ
ントロールデータが、スレーブからマスタへの出力デー
タモードを示すコントロールデータであることを判別す
る判別回路を、前記スレーブは更に有し、該判別回路の
出力に基づき前記記憶回路をリセットして読み込み要求
を解除することを特徴とするデータ転送方式。 - 【請求項３】 請求項２記載のデータ転送方式におい
て、前記マスタに対し前記スレーブは複数並列に接続さ
れ、前記コントロールデータは、各スレーブ毎に割り付
けられた異なるアドレスコードであることを特徴とする
データ転送方式。 - 【請求項４】 請求項１記載のデータ転送方式におい
て、前記クロックがＨレベルでステイしているかＬレベ
ルでステイしているかを示すデータを記憶する第２の記
憶回路と、該第２の記憶回路の出力と前記マスタから送
出されるクロックとの一致もしくは不一致を検出する検
出回路とを、前記スレーブは更に備え、前記検出回路の
出力クロックを前記マスタからのクロックに代えて前記
禁止回路に入力することを特徴とするデータ転送方式。 - 【請求項５】 請求項４記載のデータ転送方式におい
て、前記スレーブは、前記第２ラインを介して前記マス
タから転送されるデータを前記第１ラインからのクロッ
クに同期して取り込む第１レジスタと、該第１レジスタ
の内容をラッチするラッチ回路とを更に有し、前記第２
の記憶回路は前記ラッチ回路内に含まれることを特徴と
するデータ転送方式。 - 【請求項６】 請求項１記載のデータ転送方式におい
て、前記スレーブは、前記制御信号が第２レベルの期間
に前記クロックに同期して出力データを前記第２のライ
ンに送出する第２のレジスタと、前記制御信号が第２レ
ベルから第１レベルへ変化したことに応答して前記バス
ドライバをハイインピーダンス状態にするゲート回路と
を更に備えたことを特徴とするデータ転送方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04369196A JP3439015B2 (ja) | 1996-02-29 | 1996-02-29 | データ転送方式 |
| US08/805,682 US5938746A (en) | 1996-02-29 | 1997-02-25 | System for prioritizing slave input register to receive data transmission via bi-directional data line from master |
| DE69733510T DE69733510T2 (de) | 1996-02-29 | 1997-02-27 | Datenübertragungssystem zwischen Master und Slave und Slave zur Verwendung desselben |
| KR1019970006342A KR100264250B1 (en) | 1996-02-29 | 1997-02-27 | Data transmit system between master and slave, and slave using therein |
| EP97301295A EP0793181B1 (en) | 1996-02-29 | 1997-02-27 | Data transmission system between master and slave and slave using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04369196A JP3439015B2 (ja) | 1996-02-29 | 1996-02-29 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09238151A JPH09238151A (ja) | 1997-09-09 |
| JP3439015B2 true JP3439015B2 (ja) | 2003-08-25 |
Family
ID=12670865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04369196A Expired - Fee Related JP3439015B2 (ja) | 1996-02-29 | 1996-02-29 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439015B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4931727B2 (ja) | 2007-08-06 | 2012-05-16 | オンセミコンダクター・トレーディング・リミテッド | データ通信システム |
-
1996
- 1996-02-29 JP JP04369196A patent/JP3439015B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09238151A (ja) | 1997-09-09 |
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