JPS6223248A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6223248A JPS6223248A JP16345885A JP16345885A JPS6223248A JP S6223248 A JPS6223248 A JP S6223248A JP 16345885 A JP16345885 A JP 16345885A JP 16345885 A JP16345885 A JP 16345885A JP S6223248 A JPS6223248 A JP S6223248A
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- gates
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ伝送装置に関し、特に伝送フレーム中
の所望のスロットに新しいデータを挿入し又は当該スロ
ットのデータを変更する手段に関するものである。
の所望のスロットに新しいデータを挿入し又は当該スロ
ットのデータを変更する手段に関するものである。
この発明の先行技術としてこの出願人と同一出願人が出
願した特願昭５４−１６４４４２号「データ伝送装置」
（以下光出願という）がある。
願した特願昭５４−１６４４４２号「データ伝送装置」
（以下光出願という）がある。
第２図は伝送フレームの構成を示すフォーマット図で、
（１）は同期スロット、＋２１ 、 ＋３１ 、・・・
＋ （ｎ−１）。
（１）は同期スロット、＋２１ 、 ＋３１ 、・・・
＋ （ｎ−１）。
ｆｎｌはｎ個のデータスロットを示し、各データスロッ
トはたとえば１６ビツトで１ビツトを構成しビットシリ
アルの形で第２図に示す伝送フレームが伝送されるので
あるが、ブロック図において１６ビツト分の回路を表示
すると図面が複雑になるので、以下のブロック図におい
ては仮に１データスロットが６ビツトとして表す。
トはたとえば１６ビツトで１ビツトを構成しビットシリ
アルの形で第２図に示す伝送フレームが伝送されるので
あるが、ブロック図において１６ビツト分の回路を表示
すると図面が複雑になるので、以下のブロック図におい
ては仮に１データスロットが６ビツトとして表す。
第３図は先願の装置の構成を示すブロック図で、図にお
いて（１０１）は受信機、（１０２）はスロット検知部
、（１０３）は直列入力、直列出力、並列入力、並列出
力の各端子を有するシフトレジスタで、ＳＩは直列信号
入力端子、ＳＯは直列信号出力端子、Ｄ・・・Ｄは並列
信号入力端子、Ｑｏ ・・・Ｑ５は並列信号出力端子、
Ｌはロード信号入力端子でちゃ、（１０４）は送信機、
（１０５）はラッチでり。・・・Ｄ５゜Ｑｏ・・・Ｑ５
＊ Ｌの端子はシフトレジスタ（１０３）の同一名称
の端子に相当し、（１０６）、（１０７）はアンドゲー
ト、（１０８）Ｕビットアクセス／ワードアクセスの信
号入力端子、（１１５）〜（１１０）は入力データ信号
入力端子、（１２５）〜（１２０）はエクスクル−シブ
オアゲート、（１３５）〜（１３０）はアンドゲートで
ある。
いて（１０１）は受信機、（１０２）はスロット検知部
、（１０３）は直列入力、直列出力、並列入力、並列出
力の各端子を有するシフトレジスタで、ＳＩは直列信号
入力端子、ＳＯは直列信号出力端子、Ｄ・・・Ｄは並列
信号入力端子、Ｑｏ ・・・Ｑ５は並列信号出力端子、
Ｌはロード信号入力端子でちゃ、（１０４）は送信機、
（１０５）はラッチでり。・・・Ｄ５゜Ｑｏ・・・Ｑ５
＊ Ｌの端子はシフトレジスタ（１０３）の同一名称
の端子に相当し、（１０６）、（１０７）はアンドゲー
ト、（１０８）Ｕビットアクセス／ワードアクセスの信
号入力端子、（１１５）〜（１１０）は入力データ信号
入力端子、（１２５）〜（１２０）はエクスクル−シブ
オアゲート、（１３５）〜（１３０）はアンドゲートで
ある。
伝送線（図示せず）から受信機（ｉｏｉ）に入力される
ビットシリアルの信号はシフトレジスタ（１０３）でシ
フトされて送信機（１０４）から次の伝送線（図示せず
）へ送出される。シフトレジスタ（１０３）へ入力する
信号は同時にスロット検知部（１０２）に入力され、同
期スロットの特定のビットパタンを検出することにより
伝送フレームの同期点′ｔ−認識し所望のデータスロッ
トがシフトレジスタ（１０３）内に丁度収容され念タイ
ミングにおいてスロットタイミング信号を発生する。こ
の所望のデータスロットの番号は外部からスロット検知
部（１０２）に設定できるとする。
ビットシリアルの信号はシフトレジスタ（１０３）でシ
フトされて送信機（１０４）から次の伝送線（図示せず
）へ送出される。シフトレジスタ（１０３）へ入力する
信号は同時にスロット検知部（１０２）に入力され、同
期スロットの特定のビットパタンを検出することにより
伝送フレームの同期点′ｔ−認識し所望のデータスロッ
トがシフトレジスタ（１０３）内に丁度収容され念タイ
ミングにおいてスロットタイミング信号を発生する。こ
の所望のデータスロットの番号は外部からスロット検知
部（１０２）に設定できるとする。
所望のデータスロットの内容全読出す場合はスロット検
知部（１０２）から出力されるスロットタイミング信号
はアンドゲート（１０７） ｋ経てラッチ（１０５）の
端子りに加えられ、シフトレジスタ（１０３）の出力は
ラッチ（１０５）に入力され、ラッチ（１０５）の出力
Ｑ。・・・Ｑ５ として利用される。
知部（１０２）から出力されるスロットタイミング信号
はアンドゲート（１０７） ｋ経てラッチ（１０５）の
端子りに加えられ、シフトレジスタ（１０３）の出力は
ラッチ（１０５）に入力され、ラッチ（１０５）の出力
Ｑ。・・・Ｑ５ として利用される。
所望のデータスロットへの書込みを行う場合は、スロッ
ト検知部（１０２）からのスロットタイミング信号はア
ンドゲート（１０６） ｆｆｉ経てシフトレジスタ（１
０３）の端子りに加えられ、エクスクル−シブオアゲー
ト（１２５） −（１２０）の出力がシフトレジスタ（
１０３）に書込まれる。
ト検知部（１０２）からのスロットタイミング信号はア
ンドゲート（１０６） ｆｆｉ経てシフトレジスタ（１
０３）の端子りに加えられ、エクスクル−シブオアゲー
ト（１２５） −（１２０）の出力がシフトレジスタ（
１０３）に書込まれる。
この場合、端子（１０８）のビットアクセス／ワードア
クセスの入力信号論理を「０」にしておけばアンドゲー
ト（１３５） −（１３０）の出力はすべて論理「０」
であるためエクスクル−シブオアゲート（１２５） −
（１２０）の出力は入力データ倍力入力端子（１１５）
−（１１０）の出力のままとなる。すなわち信号入力
端子（１１５） −（１１０）に加えられているデータ
のビットバタンか当該データスロットに書込まれる。
クセスの入力信号論理を「０」にしておけばアンドゲー
ト（１３５） −（１３０）の出力はすべて論理「０」
であるためエクスクル−シブオアゲート（１２５） −
（１２０）の出力は入力データ倍力入力端子（１１５）
−（１１０）の出力のままとなる。すなわち信号入力
端子（１１５） −（１１０）に加えられているデータ
のビットバタンか当該データスロットに書込まれる。
端子（１０８）の信号論理を「１」にしておくとアンド
ゲート（１３５） −（１３０）の出力はシフトレジス
タ（１０３）の各ビットの出力Ｑ５−Ｑｏとなるので、
信号入力端子（１１５） −（１１０）の信号のうち論
理が「１」である信号に対応するビット位置の信号だけ
がシフトレジスタ（１０３）内で論理が反転する。
ゲート（１３５） −（１３０）の出力はシフトレジス
タ（１０３）の各ビットの出力Ｑ５−Ｑｏとなるので、
信号入力端子（１１５） −（１１０）の信号のうち論
理が「１」である信号に対応するビット位置の信号だけ
がシフトレジスタ（１０３）内で論理が反転する。
すなわち、所望のデータスロット内の所望のビットの論
理をビット単位で修正することができる。
理をビット単位で修正することができる。
従来の装置は以上のように動作するので入力データ信号
入力端子（１１５） −（１１０）へ入力信号を供給す
る各伝送装置に対応する各コントローラ（図示せず）が
何らかのミス（プログラムミスかオペレーションミス）
により誤った位置のビットをビット単位に修正したとき
は、そのエラーを検出することが困難であり、％に他の
コントローラが書込んだ論理「１」のビットを誤って論
理ｒＯＪに変更したとき、そのエラーを発見することが
困難であるという問題点があった。
入力端子（１１５） −（１１０）へ入力信号を供給す
る各伝送装置に対応する各コントローラ（図示せず）が
何らかのミス（プログラムミスかオペレーションミス）
により誤った位置のビットをビット単位に修正したとき
は、そのエラーを検出することが困難であり、％に他の
コントローラが書込んだ論理「１」のビットを誤って論
理ｒＯＪに変更したとき、そのエラーを発見することが
困難であるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、他のコントローラが先に書込んだ論理「１」
のピッ）を誤って論理「０」に変更するミスの発生し得
ないデータ伝送装置を提供することを目的としている。
たもので、他のコントローラが先に書込んだ論理「１」
のピッ）を誤って論理「０」に変更するミスの発生し得
ないデータ伝送装置を提供することを目的としている。
この発明の装置ではビットアクセス／ワードアクセスが
ビットアクセスである（端子（１０８）の信号論理が「
１」である）場合に限シ、変更しようとする対象のビッ
ト論理が「１」である場合はその変更を禁止し、変更を
指示するビットパタンを記憶してこれを轟該コントロー
ラに示すことにした。
ビットアクセスである（端子（１０８）の信号論理が「
１」である）場合に限シ、変更しようとする対象のビッ
ト論理が「１」である場合はその変更を禁止し、変更を
指示するビットパタンを記憶してこれを轟該コントロー
ラに示すことにした。
他のコントローラによって既に論理「１」が書込まれて
いるビットの論理を誤って変更するというミスが発生し
なくなる。
いるビットの論理を誤って変更するというミスが発生し
なくなる。
以下この発明の実施例全図面について説明する。
第１図はこの発明の一実施例において従来の回路、すな
わち、第３図に示す回路に追加すべき部分と第３図に示
す回路中で変更すべき部分を示すブロック図で、図にお
いて第３図と同一符号は同−又は相当部分を示し、（２
０５） −（２００）は各アンドゲート、（２０６）は
オアゲート、（２０７）、（２０８）はそれぞれアンド
ゲート、（２０９）はラッチ、（２１０）はフリップフ
ロップ（Ｆ／Ｆ’と略記する。１ビツト用ラツチである
）、（２１１）及び（２２５） −（２２０）はこの伝
送装置が付加されているコントローラ（図示せず）への
信号出力を示す。第１図に示す以外の部分はすべて第３
図と同様である。
わち、第３図に示す回路に追加すべき部分と第３図に示
す回路中で変更すべき部分を示すブロック図で、図にお
いて第３図と同一符号は同−又は相当部分を示し、（２
０５） −（２００）は各アンドゲート、（２０６）は
オアゲート、（２０７）、（２０８）はそれぞれアンド
ゲート、（２０９）はラッチ、（２１０）はフリップフ
ロップ（Ｆ／Ｆ’と略記する。１ビツト用ラツチである
）、（２１１）及び（２２５） −（２２０）はこの伝
送装置が付加されているコントローラ（図示せず）への
信号出力を示す。第１図に示す以外の部分はすべて第３
図と同様である。
端子（１０８）の信号が論理「０」でワードアクセスを
示す場合は先に第３図について説明したよりにアントゲ
ルト（１３５） −（１３０）の出力はすべて論理「０
」で、従ってアンドゲート（２０５） −（２００）の
出力はすべて論理「０」で、第１図の回路は何等の動作
をも行わない。
示す場合は先に第３図について説明したよりにアントゲ
ルト（１３５） −（１３０）の出力はすべて論理「０
」で、従ってアンドゲート（２０５） −（２００）の
出力はすべて論理「０」で、第１図の回路は何等の動作
をも行わない。
ビットアクセスのモードであって端子（１０８）（第３
図参照）の信号論理が「１」である場合はアンドゲート
（１３５） −（１３０）にはシフトレジスタ（１０３
）のＱ５−Ｑｏの出力論理が出力されこれが各エクスク
ル−シブオアゲート（１２５） −（１２０）の一方の
入力になる（第３図参照）と同時に各アンドゲート（２
０５） −（２００）の一方の入力となる。また入力デ
ータ信号入力端子（１１５） −（１１０）からの信号
は各エクスクル−シブオアゲート（１２５） −（１２
０）の他方の入力になる（第３図参照）と同時に各アン
ドゲート（２０５） −（２００）の他方の入力となる
。
図参照）の信号論理が「１」である場合はアンドゲート
（１３５） −（１３０）にはシフトレジスタ（１０３
）のＱ５−Ｑｏの出力論理が出力されこれが各エクスク
ル−シブオアゲート（１２５） −（１２０）の一方の
入力になる（第３図参照）と同時に各アンドゲート（２
０５） −（２００）の一方の入力となる。また入力デ
ータ信号入力端子（１１５） −（１１０）からの信号
は各エクスクル−シブオアゲート（１２５） −（１２
０）の他方の入力になる（第３図参照）と同時に各アン
ドゲート（２０５） −（２００）の他方の入力となる
。
したがって、アンドゲート（１３５） −（１３０）の
出力論理が「１」であるビットの論理を変更しようとし
て入力データ信号入力端子（１１５） −（１１０）の
核幽する端子へ論理「１」の信号全入力すると、アンド
ゲート（２０５） −（２００）中の対応するアンドゲ
ートの出力が論理「１」となシ、従ってオアゲート（２
０６）の出力が論理「１」となり、アントゲ−ト（１０
６）からスロットタイミング信号が出力されても（第３
図参照）これはゲー） （２０７）で阻止されてシフト
レジスタ（１０３）の端子りには加えられないので、そ
のときのエクスクル−シブオアゲート（１２５） −（
１２０） Ｏ出力はシフトレジスタ（１０３）へは入力
されず、そのかわジオアゲート（２０６）の出力がＦａ
ｌｌ’ （２１０）にラッチされアンドゲート（２０５
）−（２００）の出力がラッチ（２０９）にラッチされ
（アンドゲート（２０８）を経て端子Ｌヘロード信号が
入力される）、これらラッチの出力（２１１）及び（２
２５）−（２２０）がコントローラに送られる。
出力論理が「１」であるビットの論理を変更しようとし
て入力データ信号入力端子（１１５） −（１１０）の
核幽する端子へ論理「１」の信号全入力すると、アンド
ゲート（２０５） −（２００）中の対応するアンドゲ
ートの出力が論理「１」となシ、従ってオアゲート（２
０６）の出力が論理「１」となり、アントゲ−ト（１０
６）からスロットタイミング信号が出力されても（第３
図参照）これはゲー） （２０７）で阻止されてシフト
レジスタ（１０３）の端子りには加えられないので、そ
のときのエクスクル−シブオアゲート（１２５） −（
１２０） Ｏ出力はシフトレジスタ（１０３）へは入力
されず、そのかわジオアゲート（２０６）の出力がＦａ
ｌｌ’ （２１０）にラッチされアンドゲート（２０５
）−（２００）の出力がラッチ（２０９）にラッチされ
（アンドゲート（２０８）を経て端子Ｌヘロード信号が
入力される）、これらラッチの出力（２１１）及び（２
２５）−（２２０）がコントローラに送られる。
なお、上記実施例では、アントゲ−） （２０５） −
（２００）の出力にオアゲート（２０６） を接続し、
このオアゲート（２０６）の出力をＦ／１’ （２１０
）にラッチしたが、ラッチ（２０９）の出力にオアゲー
トを接続してもよく、この場合Ｆ／Ｆ （２１０）は不
要となる。
（２００）の出力にオアゲート（２０６） を接続し、
このオアゲート（２０６）の出力をＦ／１’ （２１０
）にラッチしたが、ラッチ（２０９）の出力にオアゲー
トを接続してもよく、この場合Ｆ／Ｆ （２１０）は不
要となる。
以上のようにこの発明によれば、コントローラが誤って
ビット論理を変更することを禁止する機能を設け、かつ
その誤りの発生したビットを当該コントローラに通知す
る機能を設けたので、コントローラのオペレーションミ
スやプログラムミスを容易に検出することができる。
ビット論理を変更することを禁止する機能を設け、かつ
その誤りの発生したビットを当該コントローラに通知す
る機能を設けたので、コントローラのオペレーションミ
スやプログラムミスを容易に検出することができる。
第１図はこの発明の一実施例において従来の装置に追加
変更すべき部分を示すブロック図、第２図は伝送フレー
ムの構成を示すフォーマット図、第３図は従来の装置を
示すブロック図。 （１０２）はスロット検知部、（１０３）はシフトレジ
スタ、（１１５） −（１１０）は入力データ信号入力
端子、（１３５） −（１３０）はシフトレジスタ（１
０３）の並列出力端子の各ビットを出力するアンドゲー
ト、（１２５）−（１２０） Ｆｉ各エクスクルーシブ
オアゲー） 、（２０５）−（２００）は各アンドゲー
ト、（２０６）はオアゲート、（２０９）はラッチ。 尚、各図中同一符号は同−又は相当部分を示す。
変更すべき部分を示すブロック図、第２図は伝送フレー
ムの構成を示すフォーマット図、第３図は従来の装置を
示すブロック図。 （１０２）はスロット検知部、（１０３）はシフトレジ
スタ、（１１５） −（１１０）は入力データ信号入力
端子、（１３５） −（１３０）はシフトレジスタ（１
０３）の並列出力端子の各ビットを出力するアンドゲー
ト、（１２５）−（１２０） Ｆｉ各エクスクルーシブ
オアゲー） 、（２０５）−（２００）は各アンドゲー
ト、（２０６）はオアゲート、（２０９）はラッチ。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 所定数のビットにより１ワードを構成し、上記１ワード
に対し１データスロットを割当て、同期スロットと複数
個のワードに対応する複数個のデータスロットとを時分
割配列した伝送フレームによりデータを伝送するデータ
伝送装置において、ビット直列の形で伝送される上記伝
送フレームの信号を入力し同期スロットの検出により所
望のデータスロットを検知しスロットタイミング信号を
発生するスロット検知部と、 直列入力、直列出力、並列入力、並列出力のいずれも可
能で上記伝送フレームの信号を直列入力とするシフトレ
ジスタと、 このシフトレジスタの並列入力の各端子に各出力端子が
接続される各エクスクルーシブオアゲートと、 この各エクスクルーシブオアゲートの一方の入力端子に
、当該エクスクルーシブオアゲートの出力端子が接続さ
れているシフトレジスタの各ビットの信号論理を入力す
る手段と、 上記各エクスクルーシブオアゲートの他方の入力端子に
、当該エクスクルーシブオアゲートの出力端子が接続さ
れているシフトレジスタの各ビットの信号論理を変更す
るか否かによって定まる信号論理を入力する手段と、 上記各エクスクルーシブオアゲートの上記一方の入力端
子と上記他方の入力端子の各論理積を出力する各アンド
ゲートと、 この各アンドゲートの論理和を出力するオアゲートと、 このオアゲートの出力が論理「１」でない場合に限り上
記スロットタイミング信号の時点で上記各エクスクルー
シブオアゲートの出力を上記シフトレジスタの各ビット
に入力する手段と、 上記オアゲートの出力が論理「１」であるとき上記各ア
ンドゲートの出力を上記スロットタイミング信号の時点
でラッチに格納する手段とを備えたことを特徴とするデ
ータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16345885A JPS6223248A (ja) | 1985-07-22 | 1985-07-22 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16345885A JPS6223248A (ja) | 1985-07-22 | 1985-07-22 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223248A true JPS6223248A (ja) | 1987-01-31 |
Family
ID=15774263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16345885A Pending JPS6223248A (ja) | 1985-07-22 | 1985-07-22 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388349B1 (en) | 1997-10-31 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Mounting structure for vibrator with contact power supply |
| US6740999B1 (en) | 1999-07-23 | 2004-05-25 | Nidec Copal Corporation | Motor |
-
1985
- 1985-07-22 JP JP16345885A patent/JPS6223248A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388349B1 (en) | 1997-10-31 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Mounting structure for vibrator with contact power supply |
| US6740999B1 (en) | 1999-07-23 | 2004-05-25 | Nidec Copal Corporation | Motor |
| US6954015B2 (en) | 1999-07-23 | 2005-10-11 | Nidec Copal Corporation | Motor |
| US7129607B2 (en) | 1999-07-23 | 2006-10-31 | Nidec Copal Corporation | Motor |
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