JPS6188343A - デイジタルカウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、コンピュータの演算回路や制御回路等に使用
されるディジタルカウンタ回路に関する。

「従来の技術」 コンピュータ、各種情報機器、自動制御装置等に組み込
まれた電子回路には、回路動作や演算処理を制御するク
ロック信号に同期して数をカウントするディジタルカウ
ンタが広く利用されている。

このディジクルカウンタの出力は回路動作のシーケンス
を直接決定する基準となる場合も少なくない。

このようなディジタルカウンタの動作の信頼性を確保す
るために、例えばカウンタの出力回路にパリティビット
を発生する回路を設けて、カウントデータの伝送路の所
定個所でその伝送誤りの有無を点検することが行われて
いる。

第３図は従来のディジクルカウンタ回路の一例を示すブ
ロック図である。

この回路は、カウンタｌと、パリティプディクション回
路２　（ＰＰ）と、イクスクルーシブオア回路３と、レ
ジスフ４と、パリティチェック回路５　（ＣＨＫ）とか
ら構成されている。カウンタ１は、“０００”から”　
１１１　”までのカウントデータを出力する２進インク
リメントカウンタ機能をもった素子である。

カウンタ１の出力は、出力ライン７を通じてパリティプ
ディクション回路２へ送られ、かつ出力ライン８を通じ
てパリティチェック回路５へ送り出される。

パリティブディクンヨン回路２は、集積回路（ＩＣ）等
で構成された次のような機能を有する回路である。

この回路は、順に入力するカウントデータのパリティビ
ットの変化規則に基づいて、次に人力するカウントデー
タのパリティビットの変化の有無を予測する。すなわち
、次に人力するカウントデータのパリティビットが、現
在人力しているカウントデータのそれと同じはずである
場合゛Ｏ”、パリティビットが変化するはずである場合
“１′を出力する。この出力信号９はイクスクルーシブ
オア回路３を経てレジスタ４に人力する。レジスタ・１
は、イクスクルーシブオア回路３の出力信号１０を次の
カウントデータがカウンタ１から出力されるまでの間ラ
ッチする素子である。このレジスタ４の出力信号１２は
パリティチェック回路５に送られる。パリティチェック
回路５は、カウンタ１から直接人力されたカウントデー
タよりパリティビットを１昇る回路と、このパリティビ
ットとレジスタ１１の出力信号１２とを比較して、両者
、′、：同一ならばエラー検出信号“”　ｏ　”　、両
者が相違りでいればエラー検出信号″１”を出力する比
較回路を内蔵している。このエラー検出信号１３が“１
′″のときは、カウントデータに誤りが発生したことを
示す。

この回路の動作は次のとおりである。

まず、カウンタ１がカウントデータ“ｏ　ｏ　ｏ　”を
出力すると、パリティプディクション回路は次のように
して出力信号９を発する。すなわち、“ＯＯＯ”の次の
カウントデータは“００１　”であり、前者のパリティ
ビット（ここでは奇数パリティをとる）は“１”、後者
はパリティビットは′“０′′だから、次はパリティビ
ットが変化する意味の出力信号”　１　”を得る。レジ
スタ４には当初カウントデータ“０００　”のパリティ
ビット“１”がラッチされており、カウントデータ“０
００”と同時にパリティチェック回路５に入力する。パ
リティチェック回路５は、この出力信号１２すなわち“
１″′と、カウントデータ“０００”′から直接得たパ
リティビット“１”とを比較して、エラー検出信号１３
を“０″”すなわちエラー無しとして出力する。

一方、イクスクルーシブオア回路３にはこのとき、パリ
ティブディクション回路２の出力信号９とレジスタ４の
出力信号１１とが人力する。前者は“１”、後者も“１
”であるから、イクスクルーシブオア回路３の出力信号
１０は“０”で、レジスタ４にこの０″がラッチされる
。

次にカウントデータ”　ＯＯ１”が出力されると、パリ
ティプディクション回路２はパリティビットが変化しな
いという意味の“０”を出力信号９として出力する。パ
リティチェック回路５に入力するカウントデータは００
１″゛、レジスタ４かちの人力信号１２はパ０″”だか
ら上述したと同様にエラー無しとなる。

また、イクスクルーシブオア回路の人力信号９．１１は
それぞれ“０″と“Ｏｎだからレジスタ４には“０″が
ラッチされる。

このような動作が、カウンタ１の出力するカウントデー
タが“０００゛から“１１１”となるまでくり返され、
再び最初にもどる。

各カウントデータ（Ｃ）に対応するパリティビット（Ｐ
）、パリティプディクション回路の出力信号９　（ＰＰ
Ｏ）、イクスクルーシブオア回路の出力信号１０（ＥＸ
）、レジスタの出力信号１２（Ｒ）、パリティチェック
回路の出力信号１３（ＣＨ）の値はそれぞれ下表のとお
りである。

（以下余白） 第１表 ζ □　１０００　　　　１　　　　１　　　００１； ：　１０１　１　　０　　１　　１　０　１’ｌｌ０Ｉ
　　　１　　０　　１　ｏｉｊｉｌｌｏ　　　１　　１
　　００ 以上のようにして、予測されるパリティビットと実際に
カウンタから出力されたカウントデータのパリティビッ
トを比較してカウンタの出力の誤りを検出する。

「発明が解決しようとする問題点」 以上のようなディジクルカウンタ回路を構成するには通
常比較的多くの集積回路素子（ＩＣ）を゛　必要とする
。

例えば４ビツトのカウンタ回路に使用するＩＣは、カウ
ンタ用が１個、パリティプディクション回路用が３個、
イクスクルーシブオア回路とレジスタ用が１個、パリテ
ィチェック回路用が１個の合計６個必要となる。これが
８ビツトとなると、カウンタ用とパリティブチ゛イクシ
ョン回路用がそれぞれ２倍必要となり、合計１０個、更
にビット数が増えればより以上のＩＣを必要とする。こ
のように使用ＩＣが多″、ハことは、回路の小型化のた
めの１計計の自由度を無くし、またコストダウンの防げ
ともなっていた。

本発明は以上の点に着目してなされたものでディジクル
カウンタ回路に使用するＩＣの個数を減らして、回路構
成を簡潔にし、かつ回路の小型化を図ったディジタルカ
ウンタ回路を提供することを目的とする。

「問題点を解決するための手段」 本発明のディジタルカウンタ回路は、カウントデータを
記憶したカウントデータメモリ部と、前記カウントデー
タの予測パリティビットを記１：へした予測パリティビ
ットメモリ部と、前記カウントデータとその実際のパリ
ティビットとの関係を記憶した正誤データメモリ部とを
有しかつ、アドレス入力信号に応じて前記カウントデー
タと予測パリティビットと正誤データを出力する第１の
記憶素子と、この記憶素子から出力された前記カウント
データと予測パリティビットとを所定時間ラッチし、次
のタイミングで前記予測パリティビットおよび正誤デー
タを前記第１の記憶素子のアドレス入力信号とする第２
の記憶素子とから構成されている。

第１の記憶素子１２には、カウントデータと予測パリテ
ィビットと正誤データとが所定のアドレス順に記憶され
ている。

第２の記憶素子はこの第１の記憶素子の出力を所定時間
ラッチする機能を持つ。

第２の記憶素子の出力は第１の記憶素子のアドレス人力
信号となり、正誤データはカウントデータの誤り検出信
号として利用される。

上記アドレス人力信号はすなわち、直前に第１の記憶素
子から出力されたカウントデータと予測パリティビット
とから構成される。

このように、カウントデータと予測パリティビットとか
ら構成されるアドレスに次に出力されるべきカウントデ
ータと予測パリティビットとを記憶させておけば、この
第１の記憶素子はカウンタとして機能する。しかも、同
時に予測パリティビットを送り出し、これがアドレス入
力信号として第１の記憶素子に入力したとき、カウント
データと予測パリティビットの関係からカウントデータ
の誤り検出信号を出力することができる。

「実施例」 第１図は、本発明のディジタルカウンタ回路の基本的な
構成を示すブロック図である。

このディジクルカウンタ回路は、第１の記憶素子２１と
、第２の記憶素子２２とから構成されている。第１の記
憶素子２１のデータ出力ライン２３は第２の記憶素子２
２の入力側に接続され、第２の記憶素子２２の出力側は
第１の記憶素子２１のアドレス入力ライン２４に接続さ
れている。

第１の記憶素子２１は、その中にあらかじめ所定のデー
タをアドレス順に記憶したＲＯＭ　（リード・オンリ・
メモリ）、ＦＲＯＭ（プログラマブル・リード・オンリ
・メモリ）等の公知の記憶素子である。また、第２の記
憶素子２２は、データ出力ライン２３かろ入力したディ
ジタルデータを、所定時間一時的に記憶（ラッチ）する
機能を持つフリップフロップ等から成るレジスタである
。なお本図において、前者をＦ　ＲＯＭ、後者をＦＦと
表示した。

上記第１の記憶素子２１のデータ出力ライン２３は、３
ビツトのカウントデータ出カライン２５と、１ビツトの
予測パリティビット出力ライン２６と、１ビツトの正誤
データ出力ライン２７とから構成される。上記カウント
データ出カライン２５と予測パリティビット出力ライン
２６に出力されたデータは第２の記憶素子２２にラッチ
された後、第１の記憶素子２１のアドレス人力ライン２
４に送り出される。一方、正誤データ出力ライン２７を
経て第２の記憶素子２２にラッチされたデータは、検出
信号出力端子２８から、カウントデータの誤り検出信号
として外部へ取り出される。

この実施例の第１の記憶素子２１に記憶されたデータを
第２図のメモリ構成図を用いて説明する。

第１の記憶素子２１内には、アドレス３０の順にその右
側に示す記憶データ３１が記憶されており、素子のアド
レス入力ライン２４（第１図）に人力したアドレス入力
信号とこのアドレス３０おが一致すると、右側の各記憶
データ３１が出力される。

記憶データ３１はその左側から順に、カウントデータメ
モリ部３２と予測パリティビットメモリ部３３と正誤デ
ータメモリ部３４とから成る。

カウントデータメモリ部３２に記憶されたデータは、ア
ドレス３０の上位３ビツトから構成される２進数（カウ
ントデータ３５）に“１”′を加算した数字となってお
り、アドレス人力信号に含まれる直前のカウントデータ
３５に対して、これより１大きい数をデータ出力ライン
に出力するために設定されている。

予測パリティビットメモリ部３３に記憶されたテ°−夕
は、その記憶データ３１中のカウントデータの予測パリ
ティビットとされている。また、正誤データ３４には、
アドレス３０の中の、カウントデータに対応するデータ
３５のパリティビットが予測パリティビットに対応する
データ３６と一致しているときは“０”、不一致のとき
はパ１”となるよう設定されている。

以上のディジタルカウンタ回路は、０００”から“１１
１”までのカウントデータを出力する第３図に例示した
従来の回路と同等の動作をする。

まず、このディジタルカウンタ回路のスタートのために
第２の記憶素子２２にリセット信号４０を人力すると、
第２の記憶素子２２の出力信号“１１１０”がアドレス
入力ライン２４に人力するよう初期設定しておく。クロ
ック信号４１が、第１の記憶素子２１と第２の記憶素子
２２に入力すると、第１の記憶素子２１は、そのアドレ
ス“１１１０″に記憶されたカウントデータ“０００”
、予測パリティビット“１”、正誤データ“０”を出力
する。このデータは第２の記４．α素子２にラッチされ
、次のクロック信号４１が人力すると、カウントデータ
と予測パリティビットとがアドレス人力ライン４に送り
出される。そして、今度は第１の記憶素子２１はそのア
ドレス′“０００１”に記憶されたカウントデータ“０
０１”予測パリティビット“０”正誤データ“０”のデ
ータを出力する。このようにして、クロック信号４１に
同期してカウントデータが“０００”から“００１”、
“０１０”、“０１１”というように順にデータ出力ラ
イン２３に出力されてカウンタとして動作する。

ここで、データ出力ライン２３に出力されたカウントデ
ータ“０１１”が、外来雑音等によって“０１０”に変
化したとする。

轟初カウントデータ“０１１”と同時に出力された予測
パリティビットは“１”だから、アドレス人力信号“０
１０１”が第１の記憶素子２２に入力することになる。

このアドレスには第２図に示すようにカウントデータ“
０１１″、予測パリティビット“１”、正誤データ゛１
″が記憶されておりこれがデータ出力ライン２３に出力
される。

次のクロック信号４１が人力すると、この正誤データが
、第２の記憶素子２２の誤り検出信号として出力端子２
８から外部へ取り出され、カウント誤りを知らせる。

なお、本発明において、アドレスを構成するカウントデ
ータと予測パリティビットとの位置関係や組合せあるい
はそれぞれのビット構成は、必要に応じて種々変更が可
能である。また、正誤データの出力は必ずしも第２の記
憶素子にラッチさせる必要は無く、第１の記憶素子から
直接出力を得る出力ラインを設けることが可能である。

また、素子数を大幅に増加させない範囲で図示した２個
の記憶素子の一方また双方を２以上の記憶素子から構成
したり、補助的な回路素子をこのディジタルカウンタ回
路に付加してもさしつかえない。

口発明の効果」 以上説明した本発明のディジタルカウンタ回路は従来の
同種の回路に比べてその使用する集積回路の数を大幅に
減少させることができ、回路の小型化、低コスト化に寄
与するものである。

【図面の簡単な説明】

第１図は本発明のディジタルカウンタ回路の実施例のブ
ロック図、第２図は本発明のディジタルカウンタ回路に
使用する第１の記１．α素子のメモリ構成図、第３図は
従来のディジタルカウンタ回路のブロック図である。 ２０・・・・・第１の素子、 ２１・・・・・・第２の素子、 ３２・・・・・・カウントデータメモリ部、３３・・・
・・・予測パリティビットメモリ部、３４・・・・・・
正誤データメモリ部。 出　願　人　　　　富士ゼロックス株式会社代　　理　
　人　　　　　　弁理士　　山　　内　　梅　　雄第１
図 第３図 第２図

Claims (1)

【特許請求の範囲】
1. カウントデータを記憶したカウントデータメモリ部と、
   前記カウントデータの予測パリティビットを記憶した予
   測パリティビットメモリ部と、前記カウントデータとそ
   の実際のパリティビットとの関係を記憶した正誤データ
   メモリ部とを有しかつ、アドレス入力信号に応じて前記
   カウントデータと予測パリティビットと正誤データを出
   力する第１の記憶素子と、この記憶素子から出力された
   前記カウントデータと予測パリティビットとを所定時間
   ラッチし、次のタイミングで前記予測パリティビットお
   よび正誤データを前記第１の記憶素子のアドレス入力信
   号とする第２の記憶素子とから構成されたことを特徴と
   するディジタルカウンタ回路。