JPS6232814B2 - - Google Patents
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- Publication number
- JPS6232814B2 JPS6232814B2 JP54075806A JP7580679A JPS6232814B2 JP S6232814 B2 JPS6232814 B2 JP S6232814B2 JP 54075806 A JP54075806 A JP 54075806A JP 7580679 A JP7580679 A JP 7580679A JP S6232814 B2 JPS6232814 B2 JP S6232814B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- error
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
本発明はデコーダ回路、特にエラーチエツク機
能を有するデコーダ回路に関する。 一般にデコーダ回路は正常動作を行なつている
場合入力信号の組合せに応じて複数の出力のうち
の１つの出力のみが“１”であり、残りのすべて
の出力は“０”である。 従来のデコーダ回路は、正常動作をしていると
き１出力のみが必ず“１”であり、残る出力は全
て“０”であることを利用して、その出力の１／
ｎチエツク（信号線ｎ個の中で１つだけ“１”で
あることをチエツクする）又は多少精度は落ちる
が、その出力のパリテイチエツクによる方式を採
用して異常動作の有無を検出していた。しかしこ
の場合デコーダ回路の入力信号のエラーは検出で
きない。これを是正するため入力信号に対してパ
リテイチエツク回路を設けることが考えられる
が、この場合にもデコーダ回路の入力段（例えば
第１図の３１〜３４）で発生したエラーは検出で
きないという欠点がある。 従つて、更にエラーチエツクを厳密に行うには
入力信号のパリテイチエツクを行いかつデコーダ
回路を２重化し、各出力比較を行うことが考えら
れるが、この場合には金物量が２倍以上必要とな
るという欠点がある。 本発明の目的は、少い回路量の追加で厳密なエ
ラーチエツクを可能とするデコーダ回路を提供す
ることにある。また、本発明の別の目的は、デコ
ーダ回路の入力及び内部回路のエラーに対しでき
るだけ正しい出力、又は誤つた場合には出力を全
て“０”になるようにし、エラーによる影響を押
えたデコーダ回路を提供することにある。 本発明のデコーダ回路はＮビツトのデータビツ
トのそれぞれに対し真数および補数を出力するＮ
個の第１の論理素子と、前記Ｎビツトのデータビ
ツトに対するパリテイビツトから論理“１”およ
び論理“０”のパリテイ信号を出力する第２の論
理素子と、前記Ｎビツトのデータビツトの真数お
よび補数の２Nの組合せの各１つがそれぞれ供給
されかつ前記真数が偶数個供給されるときは前記
論理“１”のパリテイ信号が供給され前記真数が
奇数個供給されるときは前記論理“０”のパリテ
イ信号が供給される２N個の第３の論理素子と、
前記第３の論理素子から出力される2N個の信号
のうち１つの信号のみが論理“１”のときには正
常であることを出力するモニタ回路とを含んで構
成される。 次に本発明について図面を参照して詳細に説明
する。 第１図は本発明の１実施例を示すデコーダ回路
１であり、入力信号S1〜ＳPの真数及び補数を出
力するバツフア３１〜３４、入力信号S1〜ＳPを
デコードする４入力AND回路１０〜１７、及び
デコーダ回路１の出力D0〜D7をモニタするパリ
テイチエツク回路２０から構成されている。デコ
ーダ回路１の本来の機能は３つの入力信号S1〜S3
をデコードして８出力信号D0〜D7のうち対応す
る信号線のみ“１”にすることである。本発明で
は入力信号S1〜S3に更に、そのパリテイ信号ＳP
をも含めた形でデコードし、その出力D0〜D7の
内、“１”となる出力信号数が無し、又は２つ以
上あるかどうかをチエツクする回路を設ける。４
入力AND回路１０〜１７にはそれぞれ入力信号
S1，S2，S3＝“000”，“100”，……，“111”の１つ
の組合せが供給され、かつそのときのパリテイビ
ツトが正常な場合に“１”と出力するように構成
する。すなわち、第１表のように構成する。
能を有するデコーダ回路に関する。 一般にデコーダ回路は正常動作を行なつている
場合入力信号の組合せに応じて複数の出力のうち
の１つの出力のみが“１”であり、残りのすべて
の出力は“０”である。 従来のデコーダ回路は、正常動作をしていると
き１出力のみが必ず“１”であり、残る出力は全
て“０”であることを利用して、その出力の１／
ｎチエツク（信号線ｎ個の中で１つだけ“１”で
あることをチエツクする）又は多少精度は落ちる
が、その出力のパリテイチエツクによる方式を採
用して異常動作の有無を検出していた。しかしこ
の場合デコーダ回路の入力信号のエラーは検出で
きない。これを是正するため入力信号に対してパ
リテイチエツク回路を設けることが考えられる
が、この場合にもデコーダ回路の入力段（例えば
第１図の３１〜３４）で発生したエラーは検出で
きないという欠点がある。 従つて、更にエラーチエツクを厳密に行うには
入力信号のパリテイチエツクを行いかつデコーダ
回路を２重化し、各出力比較を行うことが考えら
れるが、この場合には金物量が２倍以上必要とな
るという欠点がある。 本発明の目的は、少い回路量の追加で厳密なエ
ラーチエツクを可能とするデコーダ回路を提供す
ることにある。また、本発明の別の目的は、デコ
ーダ回路の入力及び内部回路のエラーに対しでき
るだけ正しい出力、又は誤つた場合には出力を全
て“０”になるようにし、エラーによる影響を押
えたデコーダ回路を提供することにある。 本発明のデコーダ回路はＮビツトのデータビツ
トのそれぞれに対し真数および補数を出力するＮ
個の第１の論理素子と、前記Ｎビツトのデータビ
ツトに対するパリテイビツトから論理“１”およ
び論理“０”のパリテイ信号を出力する第２の論
理素子と、前記Ｎビツトのデータビツトの真数お
よび補数の２Nの組合せの各１つがそれぞれ供給
されかつ前記真数が偶数個供給されるときは前記
論理“１”のパリテイ信号が供給され前記真数が
奇数個供給されるときは前記論理“０”のパリテ
イ信号が供給される２N個の第３の論理素子と、
前記第３の論理素子から出力される2N個の信号
のうち１つの信号のみが論理“１”のときには正
常であることを出力するモニタ回路とを含んで構
成される。 次に本発明について図面を参照して詳細に説明
する。 第１図は本発明の１実施例を示すデコーダ回路
１であり、入力信号S1〜ＳPの真数及び補数を出
力するバツフア３１〜３４、入力信号S1〜ＳPを
デコードする４入力AND回路１０〜１７、及び
デコーダ回路１の出力D0〜D7をモニタするパリ
テイチエツク回路２０から構成されている。デコ
ーダ回路１の本来の機能は３つの入力信号S1〜S3
をデコードして８出力信号D0〜D7のうち対応す
る信号線のみ“１”にすることである。本発明で
は入力信号S1〜S3に更に、そのパリテイ信号ＳP
をも含めた形でデコードし、その出力D0〜D7の
内、“１”となる出力信号数が無し、又は２つ以
上あるかどうかをチエツクする回路を設ける。４
入力AND回路１０〜１７にはそれぞれ入力信号
S1，S2，S3＝“000”，“100”，……，“111”の１つ
の組合せが供給され、かつそのときのパリテイビ
ツトが正常な場合に“１”と出力するように構成
する。すなわち、第１表のように構成する。
【表】
次に、このような構成において任意の１ケ所で
エラーが発生した場合について以下に説明する。 (1) まず入力信号S0〜ＳPに１ケ所エラーがある
場合、、パリテイエラーのデータとなり、第１
表から出力信号D0〜D7は全て“０”になり、
パリテイチエツク回路２０の出力Ｅが“０”に
なることによりエラーが検出される。 (2) 入力バツフア３１〜３４の１つにエラーがあ
る場合、該入力バツフア３１〜３４のうち２つ
の出力は値が共に反転することになり、結果的
に(1)のエラーと同じ原理でエラーが検出され
る。 (3) 入力バツフア３１〜３４の各出力信号の１つ
がエラーになつた場合も次のようにしてエラー
検出される。例えば、S1，S2，S3，ＳP＝
“0001”の状態でバツフア３１の出力３１０が
“０”となるエラーが発生した場合、本来出力
信号D0が“１”であるのが“０”になり、他
のD1〜D7は“０”のままであるのでパリテイ
チエツク回路２０の出力Ｅが“０”になること
によりエラーが検出される。また逆にバツフア
３１の出力３１１が“１”となるエラーが発生
した場合出力信号D1が“１”になると考えら
れそうであるが、AND回路１１の入力となつ
ているパリテイの条件が合わない為、“０”で
あり、エラーは検出されないが、デコーダ回路
として誤つた出力を出さない。 これら(1)〜(3)の例を見て分るように、第１図に
示すデコーダ回路の入力、内部回路、出力のエラ
ーは、それをマスクして正常なデコーダ出力とす
るか、デコーダ出力がすべて“０”又は２つのデ
コーダ出力が“１”となりエラー検出するかのい
づれかをとる。 以上本発明の１実施例について具体的に説明し
たが、本発明はこの実施例に制限することなく、
例えば次のように拡張することができる。(1)デコ
ーダ入力は一般にｎ入力であつてよい。(2)入力信
号をデコードする回路１０〜１７は、必ずしも
AND回路である必要はなくNAND回路であつて
もよい。(3)出力信号をチエツクするパリテイチエ
ツク回路２０は厳密にチエツクするには１／ｎチ
エツク回路が必要であるが、パリテイチエツク回
路又はOR回路等でも実用上問題がなく、一般的
にモニタ回路としてよい。 本発明は以上説明したようにデコーダ回路をデ
コードすべき入力データ信号とそのパリテイ信号
をも含めてデコードするゲート回路の入力信号割
付けを行い、かつそのゲート回路の出力を監視す
るモニタ回路から構成することにより、(1)デコー
ダ入力データのエラー検出、(2)デコーダ回路のエ
ラー検出及び(3)前記エラーの伝播を防止、という
効果がある。
エラーが発生した場合について以下に説明する。 (1) まず入力信号S0〜ＳPに１ケ所エラーがある
場合、、パリテイエラーのデータとなり、第１
表から出力信号D0〜D7は全て“０”になり、
パリテイチエツク回路２０の出力Ｅが“０”に
なることによりエラーが検出される。 (2) 入力バツフア３１〜３４の１つにエラーがあ
る場合、該入力バツフア３１〜３４のうち２つ
の出力は値が共に反転することになり、結果的
に(1)のエラーと同じ原理でエラーが検出され
る。 (3) 入力バツフア３１〜３４の各出力信号の１つ
がエラーになつた場合も次のようにしてエラー
検出される。例えば、S1，S2，S3，ＳP＝
“0001”の状態でバツフア３１の出力３１０が
“０”となるエラーが発生した場合、本来出力
信号D0が“１”であるのが“０”になり、他
のD1〜D7は“０”のままであるのでパリテイ
チエツク回路２０の出力Ｅが“０”になること
によりエラーが検出される。また逆にバツフア
３１の出力３１１が“１”となるエラーが発生
した場合出力信号D1が“１”になると考えら
れそうであるが、AND回路１１の入力となつ
ているパリテイの条件が合わない為、“０”で
あり、エラーは検出されないが、デコーダ回路
として誤つた出力を出さない。 これら(1)〜(3)の例を見て分るように、第１図に
示すデコーダ回路の入力、内部回路、出力のエラ
ーは、それをマスクして正常なデコーダ出力とす
るか、デコーダ出力がすべて“０”又は２つのデ
コーダ出力が“１”となりエラー検出するかのい
づれかをとる。 以上本発明の１実施例について具体的に説明し
たが、本発明はこの実施例に制限することなく、
例えば次のように拡張することができる。(1)デコ
ーダ入力は一般にｎ入力であつてよい。(2)入力信
号をデコードする回路１０〜１７は、必ずしも
AND回路である必要はなくNAND回路であつて
もよい。(3)出力信号をチエツクするパリテイチエ
ツク回路２０は厳密にチエツクするには１／ｎチ
エツク回路が必要であるが、パリテイチエツク回
路又はOR回路等でも実用上問題がなく、一般的
にモニタ回路としてよい。 本発明は以上説明したようにデコーダ回路をデ
コードすべき入力データ信号とそのパリテイ信号
をも含めてデコードするゲート回路の入力信号割
付けを行い、かつそのゲート回路の出力を監視す
るモニタ回路から構成することにより、(1)デコー
ダ入力データのエラー検出、(2)デコーダ回路のエ
ラー検出及び(3)前記エラーの伝播を防止、という
効果がある。
第１図は本発明の１実施例を示す回路図であ
る。 １……３入力デコーダ回路、３１〜３４……入
力バツフア、１０〜１７……AND回路、２０…
…８入力パリテイチエツク回路。
る。 １……３入力デコーダ回路、３１〜３４……入
力バツフア、１０〜１７……AND回路、２０…
…８入力パリテイチエツク回路。
Claims (1)
- １ Ｎビツトのデータビツトのそれぞれに対し真
数および補数を出力するＮ個の第１の論理素子
と、前記Ｎビツトのデータビツトに対するパリテ
イビツトの真数および補数を出力する第２の論理
素子と、前記Ｎビツトのそれぞれのデータビツト
の真数および補数のいずれか１つを選択的に入力
し前記真数が偶数個供給されるときはパリテイ信
号の真数が供給され前記真数が奇数個供給される
ときはパリテイ信号の補数が供給される複数の第
３の論理素子と、前記複数の第３の論理素子から
出力される信号のうち１つの信号のみが論理
“１”のときには正常であることを出力するモニ
タ回路とを含むことを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7580679A JPS55166749A (en) | 1979-06-15 | 1979-06-15 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7580679A JPS55166749A (en) | 1979-06-15 | 1979-06-15 | Decoder circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55166749A JPS55166749A (en) | 1980-12-26 |
| JPS6232814B2 true JPS6232814B2 (ja) | 1987-07-16 |
Family
ID=13586803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7580679A Granted JPS55166749A (en) | 1979-06-15 | 1979-06-15 | Decoder circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55166749A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815318U (ja) * | 1981-07-22 | 1983-01-31 | ティーディーケイ株式会社 | インダクタンス素子 |
| JPS5875251A (ja) * | 1981-10-28 | 1983-05-06 | Nec Corp | 誤動作検出回路 |
| JPS58186837A (ja) * | 1982-04-26 | 1983-10-31 | Fujitsu Ltd | 情報選択変換回路のエラ−通知方式 |
| JPS62120546A (ja) * | 1985-11-20 | 1987-06-01 | Nec Corp | デコ−ダの試験装置 |
| JP4912674B2 (ja) * | 2005-12-07 | 2012-04-11 | ジョンソン株式会社 | スタンディングパウチ |
-
1979
- 1979-06-15 JP JP7580679A patent/JPS55166749A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55166749A (en) | 1980-12-26 |
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