JP2900550B2 - ビットエラー検出訂正回路 - Google Patents
ビットエラー検出訂正回路Info
- Publication number
- JP2900550B2 JP2900550B2 JP2185001A JP18500190A JP2900550B2 JP 2900550 B2 JP2900550 B2 JP 2900550B2 JP 2185001 A JP2185001 A JP 2185001A JP 18500190 A JP18500190 A JP 18500190A JP 2900550 B2 JP2900550 B2 JP 2900550B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- bit
- data
- error detection
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビットエラー検出訂正回路に関し、特に伝送
路や装置内部で発生したデータの誤りを検出し訂正する
ビットエラー検出訂正回路に関する。
路や装置内部で発生したデータの誤りを検出し訂正する
ビットエラー検出訂正回路に関する。
第４図は従来のエラー検出訂正回路の一例を示すブロ
ック図である。
ック図である。
第５図を参照してエラー検出訂正回路２の動作を説明
する。
する。
エラー検出訂正回路２は、指定制御線１により冗長ビ
ット付加モードとビット誤り検出訂正モードとの２つの
モードの切り換えが行なわれる。
ット付加モードとビット誤り検出訂正モードとの２つの
モードの切り換えが行なわれる。
冗長ビット付加モードでは、データ用バス３からパラ
レル形式で入力されたすべてのデータビットに、所定の
信号処理に基づきエラー検出訂正を行なうための冗長ビ
ットを作成し、冗長ビット用バス４へ作成した冗長ビッ
トを出力する。
レル形式で入力されたすべてのデータビットに、所定の
信号処理に基づきエラー検出訂正を行なうための冗長ビ
ットを作成し、冗長ビット用バス４へ作成した冗長ビッ
トを出力する。
一方、ビット誤り検出訂正モードにおいては、入力す
るデータ用バス３上のデータと冗長ビット用バス４上の
冗長ビットとから、復号化処理を行なう。このときエラ
ー検出訂正回路２に入力された冗長ビットを含むすべて
のビットＭ（Ｍ≧２なる自然数）のなかにビットエラー
がN1ビット（N1は自然数、N1＜Ｍ）以下の場合は正しく
訂正し、N2（N2は自然数、N1≦N2＜Ｍ）までの場合はエ
ラーの発生を検出する。ここでN1,N2はビットＭのデー
タ形式およびエラー検出訂正回路２の能力によって定ま
る。N1以下のエラーの場合エラー訂正後、正しく訂正さ
れたデータがデータ用バス３に出力され、どのビットに
エラーが発生したを示すエラー情報データが冗長ビット
用バス４に出力される。
るデータ用バス３上のデータと冗長ビット用バス４上の
冗長ビットとから、復号化処理を行なう。このときエラ
ー検出訂正回路２に入力された冗長ビットを含むすべて
のビットＭ（Ｍ≧２なる自然数）のなかにビットエラー
がN1ビット（N1は自然数、N1＜Ｍ）以下の場合は正しく
訂正し、N2（N2は自然数、N1≦N2＜Ｍ）までの場合はエ
ラーの発生を検出する。ここでN1,N2はビットＭのデー
タ形式およびエラー検出訂正回路２の能力によって定ま
る。N1以下のエラーの場合エラー訂正後、正しく訂正さ
れたデータがデータ用バス３に出力され、どのビットに
エラーが発生したを示すエラー情報データが冗長ビット
用バス４に出力される。
又エラーの検出の有無は例えば“1",“0"信号のエラ
ー検出信号がエラー検出信号線５へ、判定結果として出
力される。
ー検出信号がエラー検出信号線５へ、判定結果として出
力される。
エラー検出信号線５は、複数ビット分設けることによ
り、N2までのエラー発生数を通知することもできる。
り、N2までのエラー発生数を通知することもできる。
上述した従来のビットエラー検出訂正回路は、エラー
検出訂正回路自身に誤動作や損傷あるいは外乱によるソ
フトエラーが発生した場合にはエラー検出及び訂正が正
しく行なわれない。この結果誤って訂正されたデータ信
号が出力されることがあり、データの信頼性を低下させ
るという欠点があった。
検出訂正回路自身に誤動作や損傷あるいは外乱によるソ
フトエラーが発生した場合にはエラー検出及び訂正が正
しく行なわれない。この結果誤って訂正されたデータ信
号が出力されることがあり、データの信頼性を低下させ
るという欠点があった。
さらにデータ信号が誤って出力されている場合に、ビ
ットエラー検出訂正回路の誤動作によるものが、ビット
エラー検出訂正回路の訂正能力を上回ったN1ビット以上
のエラーの発生があったのかの判定ができないという問
題もある。
ットエラー検出訂正回路の誤動作によるものが、ビット
エラー検出訂正回路の訂正能力を上回ったN1ビット以上
のエラーの発生があったのかの判定ができないという問
題もある。
本発明のビットエラー検出訂正回路は、冗長ビット付
加モードではデータ用バスからのデータに冗長ビット用
バスからのエラー検出訂正用の冗長ビットを付加し，ビ
ット誤り検出訂正モードでは前記データのビットエラー
検出および訂正を行い，ビットエラー訂正後の前記デー
タを前記データ用バスに出力し，エラー発生箇所を示す
エラー情報データを前記冗長ビット用バスに出力し，ま
た前記データのエラー発生を示すエラー検出信号を出力
するエラー検出訂正回路を含むビットエラー検出訂正回
路において、前記ビット誤り検出モードでは強制エラー
の発生指定により前記データ用バスから入力の前記デー
タの定められたビットにビットエラーを発生させる，前
記データ用バス又は前記冗長ビット用バスと前記エラー
検出訂正回路との間に接続された複数のビットエラー発
生回路と、前記冗長ビット用バスから出力される前記エ
ラー情報データ，前記ビットエラー発生回路に入力され
る前記データに強制エラーを発生させる強制エラー発生
指定信号，および前記エラー検出信号を用いて前記デー
タのビットエラーの検出訂正処理動作を判定するエラー
状態判定回路とをさらに有している。
加モードではデータ用バスからのデータに冗長ビット用
バスからのエラー検出訂正用の冗長ビットを付加し，ビ
ット誤り検出訂正モードでは前記データのビットエラー
検出および訂正を行い，ビットエラー訂正後の前記デー
タを前記データ用バスに出力し，エラー発生箇所を示す
エラー情報データを前記冗長ビット用バスに出力し，ま
た前記データのエラー発生を示すエラー検出信号を出力
するエラー検出訂正回路を含むビットエラー検出訂正回
路において、前記ビット誤り検出モードでは強制エラー
の発生指定により前記データ用バスから入力の前記デー
タの定められたビットにビットエラーを発生させる，前
記データ用バス又は前記冗長ビット用バスと前記エラー
検出訂正回路との間に接続された複数のビットエラー発
生回路と、前記冗長ビット用バスから出力される前記エ
ラー情報データ，前記ビットエラー発生回路に入力され
る前記データに強制エラーを発生させる強制エラー発生
指定信号，および前記エラー検出信号を用いて前記デー
タのビットエラーの検出訂正処理動作を判定するエラー
状態判定回路とをさらに有している。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。
は本発明の一実施例のブロック図である。
指定制御線１はエラー検出訂正回路２が有する冗長ビ
ット付加モードまたはビット誤り検出訂正モードを指定
する。指定制御線１で指定された各モードにおけるデー
タ用バス及び冗長ビット用バス４は上述した第５図に示
した従来例と同様の動作を行う。
ット付加モードまたはビット誤り検出訂正モードを指定
する。指定制御線１で指定された各モードにおけるデー
タ用バス及び冗長ビット用バス４は上述した第５図に示
した従来例と同様の動作を行う。
ビットエラー発生回路６は、データ用バス３の信号線
であるデータビット信号線3a又は冗長ビット用バス４の
信号線である冗長ビット信号線4aとエラー検出訂正回路
２との間に接続されている。ビットエラー発生回路６
は、予め定められたデータ形式に従ってデータビットと
冗長ビットの数だけ、あるいは予め定めた一部のビット
位置に設けられている。
であるデータビット信号線3a又は冗長ビット用バス４の
信号線である冗長ビット信号線4aとエラー検出訂正回路
２との間に接続されている。ビットエラー発生回路６
は、予め定められたデータ形式に従ってデータビットと
冗長ビットの数だけ、あるいは予め定めた一部のビット
位置に設けられている。
冗長ビット付加モードにおいては、ビットエラー発生
回路６への入力信号はそのままエラー検出訂正回路２に
入力される。
回路６への入力信号はそのままエラー検出訂正回路２に
入力される。
ビット誤り検出訂正モードにおいては、強制エラー発
生指定線９のいずれか又は全てにより強制エラー発生が
指定されると、それぞれの対応するビットエラー発生回
路６は、入力信号を反転して疑似的なエラーを発生さ
せ、エラー検出訂正回路２へ出力する。
生指定線９のいずれか又は全てにより強制エラー発生が
指定されると、それぞれの対応するビットエラー発生回
路６は、入力信号を反転して疑似的なエラーを発生さ
せ、エラー検出訂正回路２へ出力する。
ビット誤り検出訂正モードで誤りが検出された場合
は、エラー検出訂正回路２はエラー情報データを冗長ビ
ット用バス４に、エラー検出信号をエラー検出信号線５
に出力する。
は、エラー検出訂正回路２はエラー情報データを冗長ビ
ット用バス４に、エラー検出信号をエラー検出信号線５
に出力する。
さてエラー検出訂正回路２自身の誤動作の判定は、ビ
ット誤り検出訂正モードで行なわれる。このモードにお
いて、指定されたビットエラー発生回路６は疑似的なエ
ラーを発生させ、エラー検出訂正回路２はエラーを判定
する。そしてエラー情報データを冗長ビット用バス４
に、エラー検出信号をエラー検出信号線５に出力する。
エラー検出訂正回路２が正常動作をしている場合には、
ビットエラー発生回路６にて発生させられた疑似的なエ
ラーに対応したエラー情報データおよびエラー検出信号
を送出する。
ット誤り検出訂正モードで行なわれる。このモードにお
いて、指定されたビットエラー発生回路６は疑似的なエ
ラーを発生させ、エラー検出訂正回路２はエラーを判定
する。そしてエラー情報データを冗長ビット用バス４
に、エラー検出信号をエラー検出信号線５に出力する。
エラー検出訂正回路２が正常動作をしている場合には、
ビットエラー発生回路６にて発生させられた疑似的なエ
ラーに対応したエラー情報データおよびエラー検出信号
を送出する。
エラー状態判定回路７は、冗長ビット用バス４上のエ
ラー情報データ（つまり、シンドロームエラーコードで
ある）をデコードしてエラービットロケーション（位
置）を明らかにし、このエラービット位置と強制エラー
発生指定線９からのエラー指定情報から得られるエラー
検出訂正回路２の正常動作時のエラー情報データのエラ
ー位置とを照合し、照合結果の一致性からエラー検出訂
正回路２の誤動作の有無を判定し、この判定結果をエラ
ー状態判定線８に出力する。
ラー情報データ（つまり、シンドロームエラーコードで
ある）をデコードしてエラービットロケーション（位
置）を明らかにし、このエラービット位置と強制エラー
発生指定線９からのエラー指定情報から得られるエラー
検出訂正回路２の正常動作時のエラー情報データのエラ
ー位置とを照合し、照合結果の一致性からエラー検出訂
正回路２の誤動作の有無を判定し、この判定結果をエラ
ー状態判定線８に出力する。
このようにしてエラー検出訂正回路２自身にエラーが
発生したのかどうかを区別できる。
発生したのかどうかを区別できる。
またデータ用バス３及び冗長ビット用バス４に接続さ
れるメモリ等の記憶素子（図示せず）が外乱によりビッ
ト反転するいわゆるソフトエラーの発生する状況におい
ては、その発生頻度の出力情報をエラー検出信号線５に
よって計数することにより、例えばシングルイベント放
射線強度等の外乱の強度を計測モニタすることもでき
る。
れるメモリ等の記憶素子（図示せず）が外乱によりビッ
ト反転するいわゆるソフトエラーの発生する状況におい
ては、その発生頻度の出力情報をエラー検出信号線５に
よって計数することにより、例えばシングルイベント放
射線強度等の外乱の強度を計測モニタすることもでき
る。
第２図はビットエラー発生回路６のブロック図であ
る。
る。
指定制御線１により冗長ビット付加モードを指定して
いるときには、ゲート61が開通状態となり、データビッ
ト信号線3a又は冗長ビット信号線4aからの入力信号はそ
のままエラー検出訂正回路２に出力される。
いるときには、ゲート61が開通状態となり、データビッ
ト信号線3a又は冗長ビット信号線4aからの入力信号はそ
のままエラー検出訂正回路２に出力される。
ビット誤り検出訂正モードにおいては、ゲート62また
は反転ゲート63が開通状態となる。強制エラー発生指定
制御線９は、ゲート62または反転ゲート63のいずれを開
通状態にするかを設定する。強制ビットエラー発生を指
定する場合にはスイッチ64によって反転ゲート63を指定
し、通常はゲート62側に指定されている。反転ゲート63
が指定されると、入力されたデータは反転して出力され
るので疑似的に１ビットエラーが発生する。従ってビッ
トエラー発生回路６をＭ個反転ゲート63側に指定する
と、疑似的にＭビットのエラーが発生したことになる。
は反転ゲート63が開通状態となる。強制エラー発生指定
制御線９は、ゲート62または反転ゲート63のいずれを開
通状態にするかを設定する。強制ビットエラー発生を指
定する場合にはスイッチ64によって反転ゲート63を指定
し、通常はゲート62側に指定されている。反転ゲート63
が指定されると、入力されたデータは反転して出力され
るので疑似的に１ビットエラーが発生する。従ってビッ
トエラー発生回路６をＭ個反転ゲート63側に指定する
と、疑似的にＭビットのエラーが発生したことになる。
第３図はエラー状態判定回路のブロック図である。
判定基準回路71は、冗長ビット用バス４上のエラー情
報データ（シンドロームエラーコード）と指定制御線１
によって指定されたモードから、上記エラー情報データ
のエラー無し，もしくは該当エラービットロケーション
（位置）をデコードし，エラービット位置を明らかにす
る。また、判定基準回路71は、このエラービット位置と
強制エラー発生指定線９からのエラー指定情報から得ら
れるエラー検出訂正回路２の正常動作時のエラー情報デ
ータのエラー位置とを照合し、照合結果の一致性からエ
ラー検出訂正回路２の誤動作の有無を判定する。そし
て、判定基準回路71は、エラー検出訂正回路２の誤動作
の有無を判定した信号を合否判定回路72へ出力する。合
否判定回路72は、エラー検出信号線５にエラーが有り
で、かつ、上述の照合結果の一致性が正しい場合には、
エラー検出訂正回路２が正しく動作していると判定す
る。
報データ（シンドロームエラーコード）と指定制御線１
によって指定されたモードから、上記エラー情報データ
のエラー無し，もしくは該当エラービットロケーション
（位置）をデコードし，エラービット位置を明らかにす
る。また、判定基準回路71は、このエラービット位置と
強制エラー発生指定線９からのエラー指定情報から得ら
れるエラー検出訂正回路２の正常動作時のエラー情報デ
ータのエラー位置とを照合し、照合結果の一致性からエ
ラー検出訂正回路２の誤動作の有無を判定する。そし
て、判定基準回路71は、エラー検出訂正回路２の誤動作
の有無を判定した信号を合否判定回路72へ出力する。合
否判定回路72は、エラー検出信号線５にエラーが有り
で、かつ、上述の照合結果の一致性が正しい場合には、
エラー検出訂正回路２が正しく動作していると判定す
る。
なお本実施例においてはビットエラー発生回路を複数
個使用して、複数ビットのエラー訂正を可能としている
が、ビットエラー発生回路を１個だけ使用しても、ビッ
トエラーの検出・訂正に有効である。
個使用して、複数ビットのエラー訂正を可能としている
が、ビットエラー発生回路を１個だけ使用しても、ビッ
トエラーの検出・訂正に有効である。
以上説明したように本発明は、エラー検出訂正におい
て、エラーが伝送路において生じたのか、あるいはエラ
ー検出訂正回路自身において生じたのかを区分でき、デ
ータ信号の信頼性を向上させるという効果がある。
て、エラーが伝送路において生じたのか、あるいはエラ
ー検出訂正回路自身において生じたのかを区分でき、デ
ータ信号の信頼性を向上させるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は本実
施例のビットエラー発生回路のブロック図、第３図はエ
ラー状態判定回路のブロック図、第４図は従来のビット
エラー検出訂正回路の一例のブロック図、第５図は本実
施例及び従来例の動作を説明するための図である。 １……指定制御線、２……エラー検出訂正回路、３……
データ用バス、3a……データビット信号線、４……冗長
ビット用バス、4a……冗長ビット信号線、５……エラー
検出信号線、６……ビットエラー発生回路、７……エラ
ー状態判定回路、８……エラー状態判定線、９……強制
エラー発生指定線、61〜62……ゲート、63……反転ゲー
ト、64……スイッチ、71……判定基準回路、72……合否
判定回路。
施例のビットエラー発生回路のブロック図、第３図はエ
ラー状態判定回路のブロック図、第４図は従来のビット
エラー検出訂正回路の一例のブロック図、第５図は本実
施例及び従来例の動作を説明するための図である。 １……指定制御線、２……エラー検出訂正回路、３……
データ用バス、3a……データビット信号線、４……冗長
ビット用バス、4a……冗長ビット信号線、５……エラー
検出信号線、６……ビットエラー発生回路、７……エラ
ー状態判定回路、８……エラー状態判定線、９……強制
エラー発生指定線、61〜62……ゲート、63……反転ゲー
ト、64……スイッチ、71……判定基準回路、72……合否
判定回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−109439（ＪＰ，Ａ) 特開 平１−201736（ＪＰ，Ａ) 特開 昭58−207155（ＪＰ，Ａ) 特開 平１−28738（ＪＰ，Ａ) 特開 平２−40727（ＪＰ，Ａ) 特開 昭50−159933（ＪＰ，Ａ) 特開 昭59−8061（ＪＰ，Ａ) 特開 昭63−115239（ＪＰ，Ａ) 特開 平２−143351（ＪＰ，Ａ) 特開 昭61−226853（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/08
Claims (2)
- 【請求項１】冗長ビット付加モードではデータ用バスか
らのデータに冗長ビット用バスからのエラー検出訂正用
の冗長ビットを付加し，ビット誤り検出訂正モードでは
前記データのビットエラー検出および訂正を行い，ビッ
トエラー訂正後の前記データを前記データ用バスに出力
し，エラー発生箇所を示すエラー情報データを前記冗長
ビット用バスに出力し，また前記データのエラー発生を
示すエラー検出信号を出力するエラー検出訂正回路を含
むビットエラー検出訂正回路において、 前記ビット誤り検出モードでは強制エラーの発生指定に
より前記データ用バスから入力の前記データの定められ
たビットにビットエラーを発生させる，前記データ用バ
ス又は前記冗長ビット用バスと前記エラー検出訂正回路
との間に接続された複数のビットエラー発生回路と、前
記冗長ビット用バスから出力される前記エラー情報デー
タ，前記ビットエラー発生回路に入力される前記データ
に強制エラーを発生させる強制エラー発生指定信号，お
よび前記エラー検出信号を用いて前記データのビットエ
ラーの検出訂正処理動作を判定するエラー状態判定回路
とをさらに有することを特徴とするビットエラー検出訂
正回路。 - 【請求項２】前記エラー状態判定回路は、前記冗長ビッ
トバス上のエラー情報データと前記強制エラー発生指定
信号から生成される正常動作時のエラー情報データを照
合する判定基準回路と、前記判定基準回路の照合出力と
前記エラー検出信号とにより前記エラー検出訂正回路の
検出訂正処理動作の誤動作を判定する合否判定回路とを
含むことを特徴とする請求項１記載のビットエラー検出
訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185001A JP2900550B2 (ja) | 1990-07-12 | 1990-07-12 | ビットエラー検出訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185001A JP2900550B2 (ja) | 1990-07-12 | 1990-07-12 | ビットエラー検出訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471036A JPH0471036A (ja) | 1992-03-05 |
| JP2900550B2 true JP2900550B2 (ja) | 1999-06-02 |
Family
ID=16163042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185001A Expired - Lifetime JP2900550B2 (ja) | 1990-07-12 | 1990-07-12 | ビットエラー検出訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900550B2 (ja) |
-
1990
- 1990-07-12 JP JP2185001A patent/JP2900550B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471036A (ja) | 1992-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6044483A (en) | Error propagation operating mode for error correcting code retrofit apparatus | |
| US5384788A (en) | Apparatus and method for optimal error correcting code to parity conversion | |
| US6823476B2 (en) | Mechanism to improve fault isolation and diagnosis in computers | |
| US6742159B2 (en) | Address parity error processing method, and apparatus and storage for the method | |
| JPH05216698A (ja) | 改良されたエラー検出および訂正回路 | |
| JP2900550B2 (ja) | ビットエラー検出訂正回路 | |
| US5835511A (en) | Method and mechanism for checking integrity of byte enable signals | |
| JPH07200419A (ja) | バスインタフェース装置 | |
| EP0319183A2 (en) | Parity regeneration self-checking | |
| JPH0758478B2 (ja) | １ビット反転エラーの処理方式 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPH05108385A (ja) | エラー訂正回路診断方式 | |
| JPH0535616A (ja) | データ転送システム | |
| JPS6232814B2 (ja) | ||
| JP4213814B2 (ja) | エラー訂正回路のチェック方法およびチェック機能付きエラー訂正回路 | |
| JP2734234B2 (ja) | 情報処理装置 | |
| JP3730877B2 (ja) | エラー報告方式及びその方法 | |
| JPS62226353A (ja) | Ｒａｓ回路付記憶装置 | |
| JPH0638239B2 (ja) | 誤り訂正機構 | |
| JP2606160B2 (ja) | パリティチェック回路の故障検出方式 | |
| JPH0760391B2 (ja) | 誤り訂正機構 | |
| JPH0434180B2 (ja) | ||
| JPS60163135A (ja) | デ−タバスチエツク方式 | |
| JPS5835623A (ja) | 自己診断機能付デイジタル出力装置 | |
| JPS6232822B2 (ja) |