JP2000183859A - スリップ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 スリップ制御時におけるデータ誤りを少しで
も低減するのできるスリップ制御装置を提供すること。 【解決手段】 位相同期装置における遅延変動吸収もし
くは位相同期用に設定されたメモリ上で書き込みおよび
読み出しの位相関係が反転する際の情報の脱落を防止す
るスリップ制御装置であって、入力データを所定のタイ
ミング書き込み、書き込んだ入力データを所定のタイミ
ングで出力するバッファメモリと、装置内への入力信号
速度と装置からの出力信号速度とを比較する速度比較手
段と、速度比較手段による比較の結果、入力信号速度の
方が出力信号速度よりも速い場合、バッファメモリに書
き込むべき入力データをマスクするマスク手段とを備え
るするように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信装置に
おいて利用されるスリップ制御装置に関する。

【０００２】

【従来の技術】一般に、同じ網内に接続されている装置
は１つのクロック信号を基準クロックとして用いるよう
に構成されており、これによって、データ通信装置の受
信側において位相のズレが生じないようになっている。
しかし、クロック信号を供給している伝送路側において
断等による通信障害が発生した場合、データ通信装置が
自走状態となることがある。すると、クロック信号の周
波数にズレが生じてくるため、信号の送信元と受信装置
では、互いに異なったクロック信号に基づいて動作する
ことになって位相が絶えず微妙に動いている状態とな
る。この結果、受信信号のデータ速度と受信装置のデー
タ速度とは異なってしまうことになる。

【０００３】このような問題に対し、受信信号のデータ
速度と受信装置のデータ速度との速度差を吸収するため
に、バッファメモリを設けることが一般的に行われてい
る。バッファメモリを設けた場合、バッファメモリに対
する書き込み速度と読み出し速度とがズレていることか
ら、書き込み速度より読み出し速度の方が速ければ、同
じデータを２度読み出すことになってデータ誤りが起こ
ってしまう。また、書き込み速度より読み出し速度の方
が遅ければ、無理に書き込むことによってまだ読み出さ
れていないデータが上書きされてしまうなどのデータ誤
りが起こってしまう。

【０００４】このようなデータ誤りをなすがままに行わ
せておいたのでは、データ速度のズレによる被害が大き
くなってしまう。このため、データ誤りを起こしそうに
なったときには、既に通過したデータ（遅延信号）を挿
入したり、データ（元信号）を抜き去るという操作を行
うことで、先のデータをバッファメモリに書き込むと同
時に、データまとまりであるパラレルデータの入力区切
りを示す信号（以下、入力区切りを示す信号をパラレル
入力タイミング信号と呼ぶ）をもデータに合わせてずら
すようにしていた。

【０００５】このように、故意にデータ誤りを起こさせ
ることによって、パラレルデータ入力の区切りとデータ
との関係とをずらすことなく、データ誤りを起こさない
ような、安全な位置まで位相をずらすことができる。ま
たこの場合、ずらすビット数を固定することによって、
故意に誤らせたビット数を管理することができる。この
ような一連の制御をスリップ制御といい、このようなス
リップ制御は一般的に行われていた。

【０００６】図５は、従来例におけるスリップ制御装置
の要部構成を示すブロック図である。スリップ制御装置
１０１は、遅延回路１０２と、マルチプレクサ１０３
と、シリアルパラレル変換回路１０４と、パラレルパラ
レル変換回路１０５と、パラレルシリアル変換回路１０
６と、遅延回路１０７と、禁止領域生成回路１０８，１
０９と、マルチプレクサ１１０，１１１と、一致検出回
路１１２とを備えている。

【０００７】遅延回路１０２は、入力されるデータを一
定時間遅延させるためのものである。マルチプレクサ１
０３は、外部からの選択信号に基づいて遅延回路１０２
からの遅延されたデータまたはそのままのデータのいず
れか一方を選択するものである。シリアルパラレル変換
回路１０４は、マルチプレクサ１０３から選択的に出力
されるシリアル信号であるデータをパラレル信号のデー
タに変換するものである。パラレルパラレル変換回路１
０５は、シリアルパラレル変換回路１０４からパラレル
出力されるデータを所定のタイミングでパラレルデータ
として出力するものである。

【０００８】パラレルシリアル変換回路１０６は、パラ
レルパラレル変換回路１０５から出力されるパラレルデ
ータを、自クロックタイミングに合わせてシリアル信号
のデータに変換し、出力するものである。遅延回路１０
７は、入力されるパラレル入力タイミング信号を一定時
間遅延させるためのものである。禁止領域生成回路１０
８は、遅延回路１０７を介して出力されるパラレル入力
タイミング信号から禁止領域パルスを生成するものであ
り、同様にして禁止領域生成回路１０９は、遅延回路１
０７を介さずにパラレル入力タイミング信号から禁止領
域パルスを生成するものである。ここで、遅延回路１０
２と遅延回路１０７とに設定される遅延時間は同一のも
のとなっている。

【０００９】禁止領域生成回路１０８は、一方の出力を
マルチプレクサ１１０に、他方の出力をマルチプレクサ
１１１に入力し、もう一つの禁止領域生成回路１０９は
一方の出力をマルチプレクサ１１１に、他方の出力をマ
ルチプレクサ１１０に入力する。マルチプレクサ１１０
およびマルチプレクサ１１１は、外部から入力される制
御信号に基づいて入力された信号のいずれか一方を選択
的に出力する。そして、マルチプレクサ１１１の出力信
号は、パラレルパラレル変換回路１０５に対するタイミ
ング信号となり、マルチプレクサ１１０の出力信号は、
一致検出回路１１２内のアンドゲート１１３の一方端に
入力される。

【００１０】一致検出回路１１２は、アンドゲート１１
３と、Ｔ形フリップフロップ１１４と、インバータ１１
５とを有している。そして、アンドゲート１１３に入力
する自クロックとマルチプレクサ１１０からの出力とに
基づいてアンドゲート１１３から出力される信号をＴ形
フリップフロップ１１４にてラッチし、インバータ１１
５を介して各マルチプレクサ１０３，１１０，１１１に
対して制御信号を出力する。すなわち、Ｔ形フリップフ
ロップ１１４の出力端Ｑから出力される信号が“０”の
場合には“１”側を選択し、“１”の場合には“０”側
を選択する。

【００１１】図６は、図５における禁止領域生成回路の
構成例を示す。ここでは、スリップ制御と同時にシリア
ルパラレル変換を行う、シフトレジスタを用いたスリッ
プ制御装置について説明する。なお、図５における禁止
領域生成回路１０８および禁止領域生成回路１０９は、
データ入力が異なるだけで同一構成となるため、代表し
て禁止領域生成回路１０８の構成について説明する。

【００１２】禁止領域生成回路１０８は、Ｄ形フリップ
フロップ２０１〜２０３からなるシフトレジスタ群と、
オアゲート２０４とから構成されている。シフトレジス
タ群では、入力信号を一定時間ずつ遅延させた出力をま
とめて出力し、その出力をオアゲート２０４によって論
理和をとる。これによって、一定時間幅のパルスを得る
ことができ、このパルスによって書き込み禁止領域を設
定するものである。

【００１３】図７〜図１０は、図５におけるスリップ制
御装置の各ノードにおける出力波形を示す。なお、図７
および図８は通常時と装置側の方が受信側よりも遅い場
合とを比較した図、図９および図１０は通常時と装置側
の方が受信側よりも速い場合とを比較した図を示す。ま
た、図７〜図１０中、（イ）は通常時における基準クロ
ック信号を示し、（ロ）、（ハ）、（ニ）はそれぞれ通
常時における、パラレルシリアル変換回路１０６のパラ
レルイネーブル端子に入力される読み出しパルス信号、
パラレルパラレル変換回路１０５のパラレルイネーブル
端子に入力される書き込みパルス信号、マルチプレクサ
１１０から出力される書き込み禁止領域の設定パルス信
号を表す。

【００１４】同様にして、（ホ）、（ヘ）、（ト）はそ
れぞれ装置側の方が受信側よりも遅い場合のパラレルシ
リアル変換回路１０６のパラレルイネーブル端子に入力
される読み出しパルス信号、パラレルパラレル変換回路
１０５のパラレルイネーブル端子に入力される書き込み
パルス信号、マルチプレクサ１１０から出力される書き
込み禁止領域の設定パルス信号を表し、（チ）、
（リ）、（ヌ）はそれぞれ装置側の方が受信側よりも速
い場合のパラレルシリアル変換回路１０６のパラレルイ
ネーブル端子に入力される読み出しパルス信号、パラレ
ルパラレル変換回路１０５のパラレルイネーブル端子に
入力される書き込みパルス信号、マルチプレクサ１１０
から出力される書き込み禁止領域の設定パルス信号を表
す。

【００１５】以上の構成において、データ入力は、遅延
回路１０２を介しているか否かの２つのパスのいずれか
を選択するわけであるが、これは一致検出回路１１２か
ら出力されるコントロール信号によって決定される。一
方、そのコントロール信号は、パラレル入力タイミング
信号の選択も制御している。すなわち、データ位相が通
常の場合は“０”を選択し、データ位相が遅れている場
合は“１”を選択する。シリアルパラレル変換回路１０
４では、シリアルパラレル変換が行われ、パラレル出力
データがＱ０からＱＮにそろったときに、パラレル入力
タイミング信号に基づいてパラレルパラレル変換回路１
０５にクロックイネーブル信号が入り、そのパラレル入
力がパラレルパラレル変換回路１０５の出力に現れる。
ここまでは受信側の位相で動作する。

【００１６】装置側では、このパラレル出力は、装置側
のタイミングに基づいて装置側のパラレルシリアル変換
回路１０６にパラレル入力される。このとき、パラレル
パラレル変換回路１０６にパラレル入力されるタイミン
グと、パラレルシリアル変換回路１０６にパラレル入力
されるタイミングとが重なってしまうと、データ誤りを
起こすことになってしまう。このため、この２つのタイ
ミングが近づき過ぎると前述したようにスリップ制御を
行うようになっている。

【００１７】具体的には、一致検出回路１１２にクロッ
クが入力されて出力が反転し、シリアルパラレル変換回
路１０４に入力するデータや、パラレルパラレル変換回
路１０５のパラレルイネーブルに入力するパラレル入力
タイミング信号を切り替える。すると、遅延回路１０２
によって遅延が挿入された線路を選択したこととなり、
データが遅れることになる。一方、遅延回路１０２によ
って遅延が挿入された線路から元の線路を選択すると、
データの遅れがなくなるということで、遅延が脱される
こととなる。

【００１８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のスリップ制御装置にあっては、スリップ制御
が行われると、遅延が挿入されようが脱されようが、デ
ータ誤りが生じることになる。この中でも装置側のパラ
レル入力タイミング信号の方が受信信号のパラレル入力
タイミング信号よりも周波数が少し低いときには、遅延
が挿入された後、シリアルパラレル変換回路１０４に蓄
積されているデータがパラレルパラレル変換回路１０５
にパラレル入力（ロード）される場合、データ中に挿入
されたデータが含まれているため、Ｄ（Ｋ−１）からＤ
（Ｋ−ｎ−１）までが重複してしまい、このとき得られ
るパラレル入力データは間違ったものとなるという欠点
があった。

【００１９】従来のスリップ制御による遅延挿脱を行っ
た場合、装置側の方が受信側よりも遅いときにはデータ
が必ず誤ってしまうので、少しでもデータ誤りをなくす
ことが重要となる。

【００２０】本発明の課題は、上記問題点を解決するた
めになされたものであり、スリップ制御時におけるデー
タ誤りを少しでも低減するのできるスリップ制御装置を
提供することにある。

【００２１】

【課題を解決するための手段】スリップ制御が行われる
状況は４通りあるが、その中でも、出力信号速度（通信
装置内のデータ速度）よりもスリップ制御装置への入力
信号速度（受信信号のデータ速度）の方が遅いときにデ
ータ（遅延）を挿入する場合、その挿入した遅延をマス
クすることによって全体的なデータ誤りを低減するよう
に構成する。

【００２２】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。

【００２３】図１は、本実施形態におけるスリップ制御
装置の要部構成を示す。スリップ制御装置１は、遅延回
路２と、マルチプレクサ３と、シリアルパラレル変換回
路４と、パラレルパラレル変換回路５と、パラレルシリ
アル変換回路６と、遅延回路７と、禁止領域生成回路
８，９と、マルチプレクサ１０，１１と、一致検出回路
１２と、マスクタイミング回路２０とを備えている。基
本的な回路構成は、図５に示す従来例と同様であり、マ
スクタイミング回路２０を追加したものとなっている。

【００２４】遅延回路２，７は、入力されるデータを一
定時間遅延させるためのものであり、同一の遅延時間と
なるように設定されている。マルチプレクサ３は、一致
検出回路１２からの選択信号に基づいて遅延線路または
通常線路のいずれか一方を選択するものである。シリア
ルパラレル変換回路４は、マルチプレクサ３から選択的
に出力されるシリアル信号であるデータをパラレル信号
のデータに変換するものであり、パラレルパラレル変換
回路５は、シリアルパラレル変換回路４からパラレル出
力されるデータを所定のタイミングでパラレルデータと
して出力するものである。

【００２５】パラレルシリアル変換回路６は、パラレル
パラレル変換回路５から出力されるパラレルデータを、
自クロックタイミングに合わせてシリアル信号のデータ
に変換し、出力するものである。禁止領域生成回路８，
９は、パラレル入力タイミング信号から禁止領域パルス
を生成するものであり、一方出力および他方出力をそれ
ぞれマルチプレクサ１０，１１に入力する。マルチプレ
クサ１０，１１は、外部から入力される制御信号に基づ
いて入力された信号のいずれか一方を選択的に出力す
る。そして、マルチプレクサ１０の出力信号は、パラレ
ルパラレル変換回路５に対するタイミング信号となり、
マルチプレクサ１１の出力信号は、一致検出回路１２へ
の入力信号となる。

【００２６】一致検出回路１２は、アンドゲート１３
と、Ｔ形フリップフロップ１４と、インバータ１５とか
らなり、アンドゲート１３に入力する自クロックとマル
チプレクサ１０からの出力とに基づいてアンドゲート１
３から出力される信号をＴ形フリップフロップ１４にて
ラッチし、インバータ１５を介して各マルチプレクサ
３，１０，１１に対して制御信号を出力する。

【００２７】図２は、図１におけるマスクタイミング回
路の構成例を示す。マスクタイミング回路２０は、一致
検出回路１２から出力されるコントロール信号Ｂとアン
ドゲート１３の出力信号Ｃとの論理積をとるアンドゲー
ト２１と、クロック信号Ａに基づいてアンドゲート２１
からの出力信号を一定時間ごとに取り出す複数のＤ形フ
リップフロップ２２〜２５と、各Ｄ形フリップフロップ
２２〜２５からの出力信号を入力とし、その論理和の反
転出力Ｅをとるノアゲート２６とから構成されている。

【００２８】図３は、図２におけるマスクタイミング回
路の各ノードにおける信号状態を示す。マスクタイミン
グ回路２０は、その制御信号Ｅによって、スリップ制御
が動作したとき、かつ、そのスリップ制御が遅延の挿入
であったときに、データを挿入させないという機能をも
っている。つまり、シリアルパラレル変換回路４のクロ
ックイネーブル信号の入力を、遅延データがシリアルパ
ラレル変換回路４の入力端子Ｄに入力されている間だけ
ローレベルに保ち、遅延データを入力させないように機
能している。これによって、挿入されたデータというも
のは、シリアルパラレル変換回路４の中には存在しなく
なる。これはシリアルパラレル変換回路４の出力ＱＮが
Ｄ０ということであって、パラレル出力データが誤らな
い状態でパラレルパラレル変換回路５にパラレル入力さ
れることになる。

【００２９】スリップ制御によって遅延が挿入される場
合には、確かにシリアルパラレル変換回路４のデータ入
力は切り替わるが、マスクタイミング回路２０からの信
号によって遅延データは入力されないので、シリアルパ
ラレル変換回路４のパラレル出力は、遅延時間だけ遅れ
て正しく出力されている。そこに、入力が切り替わった
パラレルパラレル変換回路５のパラレルイネーブル入力
信号が遅延時間分だけ遅れたタイミングで入力されるの
で、シリアルパラレル変換回路４のパラレル出力データ
が、誤りなくパラレルパラレル変換回路５にパラレル入
力されることになる。

【００３０】図４は、マスクタイミング回路によって誤
りを改善できる状況を説明するためのものである。装置
側のパラレル入力タイミング信号の方が受信信号のパラ
レル入力タイミング信号よりも周波数が少し速い場合に
ついては、遅延が挿入されることにより、パラレルパラ
レル変換回路５のパラレル出力が同一のときにパラレル
シリアル変換回路６が２度パラレル入力を行うのでデー
タ誤りを起こしてしまうことがある。これは、図４中、
ｄ２に示すように、受信側タイミング信号の２つのパル
スの間に２度パラレル入力を行う可能性があるためであ
る。

【００３１】しかし、装置側のパラレル入力タイミング
信号の方が受信信号のパラレル入力タイミング信号より
も周波数が少し遅い場合については、図４中、ｄ１に示
すように、受信側タイミング信号の２つのパルスの間に
は必ず１度しかパラレル入力が行われない。このため、
同じ遅延挿入でも誤りを起こすことがない。

【００３２】以上説明したように、本実施形態では、ス
リップ制御が行われる４通りの中から装置側のパラレル
入力タイミング信号の方が受信信号のパラレル入力タイ
ミング信号よりも周波数が少し遅い場合の１通りについ
て、スリップ制御によってデータを挿入する場合、挿入
したデータをマスクすることによってデータ誤りをなく
すことが可能となる。

【００３３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、スリップ制御時にデータをマスクすること
で、データ誤りの低減することができる。

【図面の簡単な説明】

【図１】本実施形態におけるスリップ制御装置の要部構
成を示すブロック図である。

【図２】図１におけるマスクタイミング回路の構成例を
示すブロック図である。

【図３】図２におけるマスクタイミング回路の各ノード
における信号状態を示すタイミング図である。

【図４】マスクタイミング回路によって誤りを改善でき
る状況を説明するための図である。

【図５】従来例におけるスリップ制御装置の要部構成を
示すブロック図である。

【図６】図５における禁止領域生成回路の構成例を示す
ブロック図である。

【図７】読み出しパルスの方が書き込みパルスよりも遅
い場合の遅延挿入によるスリップ制御動作を説明するた
めのタイミング図である。

【図８】読み出しパルスの方が書き込みパルスよりも遅
い場合の遅延脱によるスリップ制御動作を説明するため
のタイミング図である。

【図９】読み出しパルスの方が書き込みパルスよりも速
い場合の遅延挿入によるスリップ制御動作を説明するた
めのタイミング図である。

【図１０】読み出しパルスの方が書き込みパルスよりも
速い場合の遅延脱によるスリップ制御動作を説明するた
めのタイミング図である。

【符号の説明】

１ スリップ制御装置 ２ 遅延回路 ３ マルチプレクサ ４ シリアルパラレル変換回路 ５ パラレルパラレル変換回路 ６ パラレルシリアル変換回路 ７ 遅延回路 ８ 禁止領域生成回路 ９ 禁止領域生成回路 １０ マルチプレクサ １１ マルチプレクサ １２ 一致検出回路 １３ アンドゲート １４ Ｔ形フリップフロップ １５ インバータ ２０ マスクタイミング回路（速度比較手段、マスク
手段）

Claims (2)

【特許請求の範囲】
1. 【請求項１】位相同期装置における遅延変動吸収もしく
   は位相同期用に設定されたメモリ上で書き込みおよび読
   み出しの位相関係が反転する際の情報の脱落を防止する
   スリップ制御装置であって、 入力データを所定のタイミング書き込み、書き込んだ入
   力データを所定のタイミングで出力するバッファメモリ
   と、 装置内への入力信号速度と装置からの出力信号速度とを
   比較する速度比較手段と、 前記速度比較手段による比較の結果、入力信号速度の方
   が出力信号速度よりも速い場合、前記バッファメモリに
   書き込むべき入力データをマスクするマスク手段と、 を備えることを特徴とするスリップ制御装置。
2. 【請求項２】一定量の遅延を有する入力側信号線路と遅
   延のない入力側信号線路との２つの入力側信号線路を有
   し、これらの入力側信号線路を所定のタイミングで切り
   替えて使用する選択回路を入力段に設けることを特徴と
   する請求項１記載のスリップ装置。