JP2003324499A - 通信システムのテスト回路及びテスト方法 - Google Patents
通信システムのテスト回路及びテスト方法Info
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Abstract
な通信スピードで送受信を行う通信システムを、実動作
スピードで自己テストすることができるようにする。 【解決手段】テスト信号生成部によりテスト用のパラレ
ルデータが生成され、このパラレルデータは、テスト用
のトランスミッタ部によりシリアルデータに変換され
る。トランスミッタ部から出力されるシリアルデータ
は、テスト動作時に選択供給部を介して選択的にレシー
バ部に供給され、レシーバ部によりパラレルデータに変
換される。その後、エラー検出部により、レシーバ部か
ら出力されるパラレルデータのエラーの有無が検出され
る。ここで、トランスミッタ部は複数のレシーバ部に対
してただ1つだ設けられ、トランスミッタ部から出力さ
れるシリアルデータは、選択供給部を介して全てのレシ
ーバ部に共通に供給される。
Description
スピードでシリアルデータを送信および受信する通信シ
ステムのためのテスト回路およびテスト方法に関する。
る上で欠かせない技術にトランシーバがある。トランシ
ーバは、低速のパラレルデータを高速のシリアルデータ
に変換して光ファイバ等の伝送路を介して送信する機能
と、高速のシリアルデータを受信し、このシリアルデー
タの変化点を検出してリカバリクロックを生成し、この
リカバリクロックに同期してシリアルデータを低速のパ
ラレルデータに変換する機能の両方を備える。
義された10GBASE−XのPMA(Physical Media
Attachment )の一例の構成概略図である。このPMA
60には4つのトランシーバ62が含まれており、各ト
ランシーバ62は、パラレルデータをシリアルデータに
変換して送信するトランスミッタ部64と、シリアルデ
ータを受信してパラレルデータに変換するレシーバ部6
6とから構成されている。
ッタ部64は、10ビット幅、312.5Mbps(メ
ガビット/秒)のパラレルデータ(parallel in )を1
ビット幅、3.125Gbps(ギガビット/秒)ディ
ファレンシャルのシリアルデータ(3.125Gbps data out
put )に変換し送信する。一方、レシーバ部66は、1
ビット幅、3.125Gbpsディファレンシャルのシ
リアルデータ(3.125Gbps data input)を受信し、この
シリアルデータから生成されるリカバリクロックに同期
して10ビット幅、312.5Mbpsのパラレルデー
タ(parallel out)に変換する。
チップ上で実現する場合に最も問題となるのはテストで
ある。その理由は、従来のLSIテストのような低速で
のファンクションテストでは実動作スピードでの動作が
確認できないため、半導体チップが正常に製造されたか
どうかを確認することができないからである。また、
3.125Gbpsの高速で送受信されるデータ信号を
扱うことができるテスタは非常に高価であり、テストコ
ストが非常に高くなる。
には、一般的にループバックテストと呼ばれる、実動作
スピードで自己テストを行うためのBIST(Build In
Self Test)回路が組み込まれる。
ーバ62のトランスミッタ部64のパラレルデータの入
力側には、テスト用のパラレルデータを生成するテスト
信号生成部68が設けられている。通常動作時には、チ
ップ外部から入力されるパラレルデータが、また、テス
ト動作時には、テスト信号生成部68により生成される
テスト用のパラレルデータが、それぞれマルチプレクサ
70を介してトランスミッタ部64へ入力され、シリア
ルデータに変換されて送信される。
力されるシリアルデータが、また、テスト動作時には、
各々対応するトランスミッタ部64から出力されるシリ
アルデータが、それぞれマルチプレクサ72を介してレ
シーバ部66へ入力される。レシーバ部66のパラレル
データの出力側にはエラー検出部74が設けられ、テス
ト動作時に、レシーバ部66によって変換されたパラレ
ルデータのエラーの有無を検出する。
生成部68によってテスト用のパラレルデータが生成さ
れ、このテスト用のパラレルデータは、トランスミッタ
部64によりシリアルデータに変換されて送信される。
また、トランスミッタ部64から出力されたシリアルデ
ータは、マルチプレクサ72を介してレシーバ部66へ
入力され、レシーバ部によりパラレルデータに変換さ
れ、エラー検出部74により、変換後のパラレルデータ
にエラーがあるかどうかが検出される。
り、実動作スピードでのトランスミッタ部64とレシー
バ部66のテストを同時に行うことが可能となる。
ンシーバ62を1つの半導体チップに集積する場合、図
10に示すように、例えばチップの図中左辺にレシーバ
部66、同右辺にトランスミッタ部64を配置し、レシ
ーバ部66で受信した信号をユーザロジック76を介し
てトランスミッタ部64側へ出力する構成にすることが
ある。その理由は、例えば、トランシーバ62のチップ
を複数搭載するシステムを構築する場合、ボード設計時
のデータ信号線の引き回しを考慮すると、このような構
成が最も無駄がないからである。
は、レシーバ部66とトランスミッタ部64を分けて別
々に配置する必要がある。このため、図9に示すような
従来方式のBIST回路を組み込む場合、各レシーバ部
66毎にテスト用のダミーのトランスミッタ部78を設
け、かつ各トランスミッタ部64毎にテスト用のダミー
のレシーバ部80をそれぞれ設ける必要がある。従っ
て、チップ面積が増大しコスト高になるという問題があ
った。
く問題点を解消し、チップ面積を増大させることなく安
価に、高速な通信スピードで送受信を行う通信システム
を、実動作スピードで自己テストすることができるテス
ト回路およびテスト方法を提供することにある。
に、本発明は、外部から入力されるシリアルデータを受
信してパラレルデータに変換する複数のレシーバ部を備
える通信システムのためのテスト回路であって、テスト
用のシリアルデータを生成するテストデータ生成手段
と、外部から各々対応するレシーバ部へ入力されるシリ
アルデータまたはテストデータ生成手段から出力される
シリアルデータを選択的に出力して各々対応するレシー
バ部に供給する選択供給部とを備え、テストデータ生成
手段から出力されるシリアルデータは、選択供給部を介
して複数のレシーバ部に共通に供給されるテスト回路を
提供する。
用のパラレルデータをテスト用のシリアルデータに変換
して出力するパラレル・シリアルデータ変換手段または
トランスミッタ部を備えるのが好ましい。
・シリアルデータ変換手段またはトランスミッタ部に入
力されるテスト用のパラレルデータを生成するテスト信
号生成部をさらに備えるのが好ましい。
のそれぞれから出力されるパラレルデータのエラーの有
無を検出するエラー検出部をさらに備えるのが好まし
い。
るシリアルデータの信号線上には、少なくとも1つのレ
シーバ部を含むグループのそれぞれに対して1つずつ設
けられたバッファが挿入され、これらそれぞれのバッフ
ァの出力信号が選択供給部に接続されるのが好ましい。
るシリアルデータの信号線上には、複数のレシーバ部の
それぞれに対応して1つずつ設けられ、同期クロックに
同期してテストデータ生成部から出力されるシリアルデ
ータを順次シフトするフリップフロップが挿入され、こ
れらそれぞれのフリップフロップの出力信号が選択供給
部に接続されるのが好ましい。
ルデータに変換して送信する複数のトランスミッタ部を
備える通信システムのためのテスト回路であって、各々
対応するトランスミッタ部へ入力されるパラレルデータ
またはテスト用のパラレルデータを選択的に出力して各
々対応するトランスミッタ部に供給する第1の選択供給
部と、複数のトランスミッタ部から出力されるそれぞれ
のシリアルデータの内の1つを選択的に出力する第2の
選択供給部と、この第2の選択供給部から出力されるシ
リアルデータのエラーの有無を検出するエラー検出手段
を備えるテスト回路を提供する。
給部から出力されるシリアルデータをパラレルデータに
変換するシリアル・パラレルデータ変換手段またはレシ
ーバ部を備えるのが好ましい。
レルデータ変換手段またはレシーバ部から出力されるパ
ラレルデータのエラーの有無を検出するエラー検出部を
さらに備えるのが好ましい。
て複数のトランスミッタ部に供給するテスト信号生成部
をさらに備えるのが好ましい。
スミッタ部のそれぞれから出力されるシリアルデータの
信号線上に、少なくとも1つのトランスミッタ部を含む
グループのそれぞれに対して1つずつ設けられた選択器
を備え、前段の選択器の出力信号が次段の選択器の一方
の入力端子に順次入力されるよう全ての選択器が接続さ
れ、選択器の残りの入力端子にはそれぞれ対応するトラ
ンスミッタ部から出力されるシリアルデータが入力さ
れ、最終段の選択器の出力信号がエラー検出手段へ入力
されるのが好ましい。
スミッタ部のそれぞれから出力されるシリアルデータの
信号線上に、初段のトランスミッタ部を除く残りのトラ
ンスミッタ部のそれぞれに対応して設けられた選択器、
および、同期クロックに同期して対応する選択器の出力
信号をラッチするフリップフロップを備え、前段のフリ
ップフロップの出力信号が次段の選択器の一方の入力端
子に順次入力され、全ての選択器およびフリップフロッ
プが交互に並べられて接続され、選択器の残りの入力端
子にはそれぞれ対応するトランスミッタ部から出力され
るシリアルデータが入力され、最終段のフリップフロッ
プの出力信号がエラー検出手段へ入力されるのが好まし
い。
アルデータを受信してパラレルデータに変換する複数の
レシーバ部を備える通信システムのためのテスト方法で
あって、テスト用のシリアルデータを生成するステップ
と、テスト用のシリアルデータを複数のレシーバ部に共
通に供給するステップとを含むテスト方法を提供する。
ト用のシリアルデータに変換するステップをさらに含む
のが好ましい。
るステップをさらに含むのが好ましい。
力されるパラレルデータのエラーの有無を検出するステ
ップをさらに含むのが好ましい。
くとも1つのレシーバ部を含むグループ毎にバッファリ
ングされた後選択されるステップを含むことが好まし
い。
ルデータに変換して送信する複数のトランスミッタ部を
備える通信システムのためのテスト方法であって、各々
対応するトランスミッタ部へ入力されるパラレルデータ
またはテスト用のパラレルデータを選択的に出力して各
々対応するトランスミッタ部に供給するステップと、複
数のトランスミッタ部から出力されるそれぞれのシリア
ルデータの内の1つを選択的に出力するステップと、選
択的に出力されたシリアルデータのエラーの有無を検出
するステップとを含むテスト方法を提供する。
して複数のトランスミッタ部に供給するステップと、選
択的に出力されたシリアルデータをパラレルデータに変
換した後、エラーの有無を検出するステップとのいずれ
か一方または両方をさらに含むことが好ましい。
施例に基づいて、本発明のテスト回路およびテスト方法
を詳細に説明する。
構成概略図である。同図に示すテスト回路10は、本発
明を、レシーバ部を備える通信システムに適用したもの
であり、テスト対象となる4個のレシーバ部12と、こ
れら4個のレシーバ部12のそれぞれに対応して4個設
けられたエラー検出部14およびループバック用のマル
チプレクサ(選択供給部)16と、テスト用のダミーの
トランスミッタ部18と、テスト信号生成部20とを備
えている。
信号生成部20が本発明におけるテストデータ生成手段
に相当し、各レシーバ部12にテスト用のシリアルデー
タを供給する。
信号生成部20は、図中トランスミッタ部18の下部に
配置され、テスト用のパラレルデータを生成する。テス
ト信号生成部20から出力されるパラレルデータはトラ
ンスミッタ部18へ入力される。
ーバ部12の左側に隣接して配置され、パラレルデータ
をシリアルデータに変換して送信する。トランスミッタ
部18から出力されるシリアルデータは、4個のマルチ
プレクサ16の一方の入力端子に共通に入力される。4
個のマルチプレクサ16の他方の入力端子には、例えば
チップ外部から入力される通常動作時のシリアルデータ
が入力される。
テスト動作モードを切り替えるテスト信号(図示せず)
により、通常動作モードでは、チップ外部や内部回路等
から供給されるシリアルデータを選択的に出力し、テス
ト動作モードでは、トランスミッタ部18から出力され
るシリアルデータを選択的に出力する。4個のマルチプ
レクサ16から出力されるシリアルデータは、それぞれ
対応するレシーバ部12へ入力される。
してパラレルデータに変換する。図中4個のレシーバ部
12は、各々対応するマルチプレクサ16の下部に、互
いに隣接して一列に配置されている。レシーバ部12か
ら出力されるパラレルデータは、例えばチップの内部回
路へ供給されると共に、それぞれ対応するエラー検出部
14へ入力される。
シーバ部12から出力されるパラレルデータのエラーの
有無を検出する。図中4個のエラー検出部は各々対応す
るレシーバ部12の下部に、互いに隣接して一列に配置
されている。エラー検出部14は、例えばテスト信号生
成部20により生成されたパラレルデータとレシーバ部
12から出力されるパラレルデータとを比較し、両者が
同一であるかどうか、すなわちレシーバ部12が実動作
スピードで正常に機能しているかどうかを判定する。
いて、チップ外部等から供給されるシリアルデータが4
個のマルチプレクサ16を介してそれぞれ対応するレシ
ーバ部12へ入力される。それぞれのレシーバ部12で
は、受信したシリアルデータがパラレルデータに変換さ
れ、チップの内部回路等へ供給される。
生成部20により生成されるテスト用のパラレルデータ
がトランスミッタ部18によりシリアルデータに変換さ
れ、4個のマルチプレクサ16を介して各々対応するレ
シーバ部12へ同時に入力される。それぞれのレシーバ
部12では、入力されるシリアルデータがパラレルデー
タに変換され、それぞれ対応するエラー検出部14によ
り、それぞれのレシーバ部12から出力されるパラレル
データのエラーの有無の検出が同時に行われる。
シーバ部12に対してトランスミッタ部18を1個だけ
使用して複数のレシーバ部12の自己テストを行うこと
ができる。このため、例えば図10に示すように、トラ
ンスミッタ部とレシーバ部とを別々の箇所に配置した場
合であっても、レシーバ部12の個数に相当する多数の
ダミーのトランスミッタ部は不要であり、チップ面積を
削減することができるのでコストを安く抑えることがで
きる。
ダミーのトランスミッタ部を使用してもよいし、通常動
作モードで実際に使用するトランスミッタ部の1つを使
用してもよい。また、ダミーのトランスミッタ部を使用
する場合、通常動作モードで実際に使用するトランスミ
ッタ部と同一構成のものを使用してもよいし、テスト用
に簡略化した構成のものを使用してもよい。例えば、テ
スト信号生成部で生成したテスト用のパラレルデータを
シリアルデータに変換する機能を有するものであればよ
い。このように簡略化した構成のものを使用すれば、チ
ップ面積をさらに削減することができる。
も図示例で示すトランスミッタ部およびテスト信号生成
部で構成される必要はなく、各レシーバに供給するテス
ト用のシリアルデータを生成するものであれば、どのよ
うな構成であってもよい。
備える場合であるが、レシーバ部12の個数は2個以上
何個であってもよいことは言うまでもない。また、図示
例では、ダミーのトランスミッタ部18を図中左端のレ
シーバ部12の左側に隣接して配置しているが、例えば
右端のレシーバ部12の右側に隣接して配置してもよい
し、あるいはレシーバ部12同士の間のどこかに配置し
てもよいし、その配置場所は何ら限定されない。
部12のそれぞれに対応して4個のエラー検出部14を
設けているが、これも限定されない。例えば図2に示す
テスト回路22のように、4個のレシーバ部12のそれ
ぞれから出力される4つのパラレルデータを1つのマル
チプレクサ24に入力し、このマルチプレクサ24から
選択的に出力される1つのパラレルデータを1つのエラ
ー検出部14に入力する構成としてもよい。
を順番に1つずつ行うことになり、テスト時間は4倍に
なるが、さらにチップ面積を削減することができ、コス
トをさらに抑えることができるという利点がある。
対して1個のエラー検出部14を設ける例を示したが、
これも限定されない。レシーバ部12の個数が非常に多
い場合には、複数のレシーバ部12を複数のグループに
分け、グループのそれぞれに対してエラー検出部14を
1つずつ設けるようにしてもよい。この場合、各々のエ
ラー検出部14により、各々対応するグループに含まれ
るレシーバ部12のそれぞれから出力されるパラレルデ
ータのエラーの有無が検出される。
幅をWとすると、トランスミッタ部18は、シリアルデ
ータを各レシーバ部12へ供給するために、W×nの長
さのループバック用の信号線を駆動する必要がある。シ
ステムによっては、この信号線が数mmに及ぶ場合もあ
り得るため、3.125Gbps等の非常に高速なデー
タ信号を数mmに渡ってスキューやジッターを抑えなが
ら伝播させるのは非常に困難なことである。
に、トランスミッタ部18から出力されるシリアルデー
タの信号線上にバッファ28を直列に挿入するのが好ま
しい。これにより、トランスミッタ部18から出力され
るシリアルデータを適宜増幅しつつ信号線を駆動するこ
とができるため、レシーバ部12の個数が非常に多く、
したがって信号線の配線長が長く、しかも非常に高速な
データ通信であっても確実にシリアルデータを伝播させ
ることができる。
れぞれのマルチプレクサ16の手前にそれぞれ1つずつ
バッファ28を挿入し、全てのバッファ28を直列に接
続しているが、これに限定されない。例えば、レシーバ
部12の個数が非常に多い場合、複数のレシーバ部12
を複数のグループに分け、グループのそれぞれに対して
1つずつバッファ28を設けるようにしてもよい。ま
た、各グループに含まれるレシーバ部12の個数もそれ
ぞれ異なっていてもよい。
て説明する。
の構成概略図である。同図に示すテスト回路30は、本
発明を、トランスミッタ部を備える通信システムに適用
したものであり、テスト対象である4個のトランスミッ
タ部18と、これら4個のトランスミッタ部18のそれ
ぞれに対応して設けられた4個のテスト信号生成部20
と、ループバック用のマルチプレクサ(第2の選択供給
部)32と、テスト用のレシーバ部12と、エラー検出
部14とを備えている。ここで、レシーバ部12とエラ
ー検出部14が本発明におけるエラー検出手段に相当
し、各トランスミッタ18から供給されるシリアルデー
タのエラーの有無を検出する。
バック用のマルチプレクサ32を除く、トランスミッタ
部18、テスト信号生成部20、レシーバ部12および
エラー検出部14の各部位は、図1に示すテスト回路1
0の各部位と同じである。なお、本実施例の場合、テス
ト用のレシーバ部12はダミーのレシーバ部ではなく、
通常動作モードで、実際に使用されるレシーバ部をテス
ト用のレシーバ部12として兼用して用いている。
して一列に配置されており、その出力信号であるテスト
用のパラレルデータは、それぞれ対応するトランスミッ
タ部18へ入力される。
するために図示を省略しているが、テスト信号生成部2
0とトランスミッタ部18の間には、例えば図9のマル
チプレクサ70と同等なマルチプレクサ(第1の選択供
給部)がそれぞれ設けられている。このマルチプレクサ
からは、通常動作モードで、チップ外部等から供給され
るパラレルデータが選択的に出力され、テスト動作モー
ドでは、テスト信号生成部20から出力されるパラレル
データが選択的に出力される。
するテスト信号生成部20の上部に、互いに隣接して一
列に配置されており、その出力信号であるシリアルデー
タは、それぞれチップ外部等へ供給されると共に、全て
マルチプレクサ32の入力端子に入力される。
バ部12は通常動作モードで実際にレシーバ部として使
用されるので、マルチプレクサ32には、通常動作モー
ドで、チップ外部等から供給されるシリアルデータも入
力される。なお、レシーバ部12として、ダミーのレシ
ーバ部を使用する場合、マルチプレクサ32には、通常
動作モードでチップ外部等から供給されるシリアルデー
タを入力する必要はない。
常動作モードとテスト動作モードを切り替えるテスト信
号(図示せず)により、通常動作モードでは、チップ外
部等から入力されるシリアルデータが選択的に出力さ
れ、テスト動作モードでは、4個のトランスミッタ部1
8から出力される4つのシリアルデータの内の1つが選
択的に出力される。マルチプレクサ32から出力される
シリアルデータはレシーバ部12へ入力される。
ータは、内部回路等へ供給されると共に、エラー検出部
14へ入力される。なお、ダミーのレシーバ部12を使
用する場合、レシーバ部12から出力されるパラレルデ
ータは内部回路等へ供給する必要はなく、エラー検出部
14のみに入力する構成とすればよい。
通常動作モードでは、チップ外部等から供給される4つ
のパラレルデータが、それぞれ対応するマルチプレクサ
(図示省略)を介してトランスミッタ部18へ入力され
る。それぞれのトランスミッタ部18では、入力された
パラレルデータがシリアルデータに変換され、チップ外
部等へ送信される。
左端のテスト信号生成部20により生成されるテスト用
のパラレルデータが対応するトランスミッタ部18によ
りシリアルデータに変換され、マルチプレクサ32を介
してレシーバ部12へ入力される。レシーバ部12で
は、マルチプレクサ32を介して入力されるシリアルデ
ータがパラレルデータに変換され、エラー検出部14に
より、レシーバ部12から出力されるパラレルデータの
エラーの有無の検出が行われる。
よび4番目の順で、同様の動作が繰り返し行われる。
ランスミッタ部18に対してレシーバ部12を1個だけ
使用して複数のトランスミッタ部18の自己テストを行
うことができる。このため、例えば図10に示すよう
に、トランスミッタ部とレシーバ部とを別々の箇所に配
置した場合であっても、トランスミッタ部18の個数に
相当する多数のダミーのレシーバ部12は不要であり、
チップ面積を削減することができるのでコストを抑える
ことができる。
のレシーバ部を使用してもよいし、通常動作モードで実
際に使用するレシーバ部の1つを使用してもよい。ま
た、ダミーのレシーバ部12を使用する場合、通常動作
モードで実際に使用するレシーバ部と同一構成のものを
使用してもよいし、テスト用に簡略化した構成のものを
使用してもよい。例えば、トランスミッタ部からのシリ
アルデータをパラレルデータに変換する機能を有するも
のであればよい。このように簡略化した構成のものを使
用すれば、チップ面積をさらに削減することができるの
で好ましい。
例で示すレシーバ部12およびエラー検出部14で構成
される必要はなく、トランスミッタ部からのシリアルデ
ータのエラーの有無を検出できるものであれば、どのよ
うな構成であってもよい。例えば、トランスミッタ部か
らのシリアルデータをパラレルデータに変換することな
くエラーの検出を行うことも可能である。
8を備えるテスト回路の例であるが、トランスミッタ部
18の個数は1個以上何個であってもよい。また、図示
例では、レシーバ部12を図中右端のトランスミッタ部
18の右側に隣接して配置しているが、例えば左端のト
ランスミッタ部18の左側に隣接して配置してもよい
し、あるいはトランスミッタ部18同士の間のどこかに
配置してもよいし、その配置場所は何ら限定されない。
ミッタ部18のそれぞれに対応して4個のテスト信号生
成部20を設けているが、これも限定されない。1個の
テスト信号生成部20を4個のトランスミッタ部18で
共用する構成としてもよい。この場合、さらにチップ面
積を削減することができ、コストをさらに抑えることが
できるという利点がある。
合、図1に示すテスト回路10の場合と同様に、トラン
スミッタ部18の個数が非常に多い場合等には、ループ
バック用のマルチプレクサ32から最も遠い図中左端の
トランスミッタ部18が駆動するループバック用の信号
線は数mmに及ぶ場合もあり得る。
に、トランスミッタ部18から出力されるシリアルデー
タの信号線上に信号をバッファリング出力可能なマルチ
プレクサ36を直列に挿入するのが好ましい。これによ
り、それぞれのトランスミッタ部18が駆動する信号線
の配線長が短縮され、信号線の駆動が容易になるため、
トランスミッタ部18の個数が非常に多く、しかも非常
に高速なデータ通信であっても確実にシリアルデータを
伝播させることができる。
中右側の3個のトランスミッタ部18のそれぞれに対応
してマルチプレクサ36を挿入し、全てのマルチプレク
サ36を直列に接続しているが、これに限定されない。
例えばトランスミッタ部18の個数が非常に多い場合、
複数のトランスミッタ部18を複数のグループに分け、
グループのそれぞれに対して1つずつマルチプレクサ3
6を設けるようにしてもよい。また、各グループに含ま
れるトランスミッタ部18の個数もそれぞれ異なってい
てもよい。
を挙げて説明する。
の構成概略図である。同図に示すテスト回路38は、本
発明を、レシーバ部を備える通信システムに適用した別
の例であり、テスト対象である4個のレシーバ部12
と、これら4個のレシーバ部12のそれぞれに対応して
それぞれ4個ずつ設けられたエラー検出部14、ループ
バック用のマルチプレクサ16およびフリップフロップ
42ならびにバッファ(選択供給部)44と、テスト用
のトランスミッタ部40と、テスト信号生成部20とを
備えている。
られるトランスミッタ部40について説明する。
用いられるトランスミッタ部の一実施例の構成概略図で
ある。同図に示すトランスミッタ部40は、同期クロッ
クを発生するPLL(位相同期ループ)回路46と、こ
のPLL回路46によって発生される同期クロックに同
期して、パラレルデータをシリアルデータに変換するシ
リアライザ48、および、このシリアライザ48から出
力されるシリアルデータの出力リタイミング用のフリッ
プフロップ50とを備えている。
路46によって同期クロックが発生され、この同期クロ
ックに同期して、シリアライザ48によりパラレルデー
タがシリアルデータに変換される。その後、シリアライ
ザ48から出力されるシリアルデータは、同期クロック
に同期して、フリップフロップ50によりリタイミング
され信号dataとして出力される。また、PLL回路
46によって発生される同期クロックは信号clkとし
て出力される。
プバック用のフリップフロップ42およびバッファ4
4、ならびに上述するトランスミッタ部40を除いて、
テスト信号生成部20、レシーバ部12およびエラー検
出部14の各部位は、図1に示すテスト回路10の各部
位と同じである。
アルデータdataおよび同期クロックclkは、図中
左端のレシーバ部12に対応して設けられたフリップフ
ロップ42およびバッファ44にそれぞれ入力されてい
る。また、左端のレシーバ部12に対応して設けられた
バッファ44の出力信号が左端のフリップフロップ42
のクロック入力端子に入力され、そのフリップフロップ
42の出力信号が左端のマルチプレクサ16の一方の入
力端子に入力されている。
対応して設けられたフリップフロップ42およびバッフ
ァ44の出力信号が、左側から2番目のレシーバ部12
に対応して設けられたフリップフロップ42およびバッ
ファ44にそれぞれ入力されている。また、左側から2
番目のレシーバ部12に対応して設けられたバッファ4
4の出力信号が対応するフリップフロップ42のクロッ
ク入力端子に入力され、そのフリップフロップ42の出
力信号が対応するマルチプレクサ16の一方の入力端子
に入力されている。
2に対応して設けられたフリップフロップ42およびバ
ッファ44についても同様の構成をとる。また、図中右
端のレシーバ部12に対応して設けられたフリップフロ
ップ42の出力信号は対応する右端のマルチプレクサ1
6の一方の入力端子に入力されている。
ドにおける動作は、図1に示すテスト回路10の場合と
全く同じである。
ッタ部40から出力される同期クロックclkは、各々
のレシーバ部12に対応して設けられたバッファ44に
よりバッファリングされて伝播される。また、トランス
ミッタ部40から出力されるシリアルデータdata
は、前述のバッファ44によりバッファリングされた同
期クロックに同期して、フリップフロップ42によりラ
ッチされる。ラッチされたデータはリタイミングされて
フリップフロップから出力され、順次次段のフリップフ
ロップにシフトされる。
ンスミッタ部40から出力されるシリアルデータdat
aは、同期クロックclkに同期して、各々のレシーバ
部に対応して設けられたフリップフロップ42により順
次リタイミングされながらシフトされる。従って、シリ
アルデータは常に安定したタイミングで各レシーバ部に
供給されるため、たとえレシーバ部12の個数が非常に
多い場合であってもタイミングエラーを起こすことなく
ループバックテストを行うことができる。
も、図2のテスト回路22のように、エラー検出部14
を複数のレシーバ部12で共用してもよい。また、同期
クロックclkをバッファリングするバッファ44は、
この同期クロックclkのスキュー調整の目的でも用い
られる。従って、図示例のように、各々のレシーバ部1
2に対応してバッファを1つずつ設けてもよいし、ある
いは複数のレシーバ部を複数のグループに分け、グルー
プのそれぞれに対応して1個ずつバッファを設けるよう
にしてもよい。さらに、本実施例では各レシーバ部12
に対応してフリップフロップ42が設けられているが、
これに限らず、複数のレシーバ部12に1つのフリップ
フロップ42を設ける構成にしても良い。
は、同期クロックclkを発生するPLL回路46を内
蔵しているが、これに限定されない。例えば、外部から
同期クロックclkが供給される構成としてもよいし、
フリップフロップ50を用いずに、シリアライザ48の
出力を直接信号dataとしても良い。
用いる本発明のテスト回路の別の例を挙げて説明する。
の構成概略図である。同図に示すテスト回路52は、本
発明を、トランスミッタ部を含む通信システムに適用し
た別の例であり、テスト対象となる4個のトランスミッ
タ部40と、4個のテスト信号生成部20と、右側の3
個のトランスミッタ部40のそれぞれに対応するループ
バック用のマルチプレクサ54,56およびフリップフ
ロップ58と、テスト用のレシーバ部12と、エラー検
出部14とを備えている。
バック用のマルチプレクサ54,56およびフリップフ
ロップ58、ならびにトランスミッタ部40を除く、テ
スト信号生成部20、レシーバ部12およびエラー検出
部14の各部位は、図4に示すテスト回路30の各部位
と同じである。なお、トランスミッタ部40は、図8に
示すトランスミッタ部と同じ構成のものである。
るシリアルデータdataおよび同期クロックclk
は、左側から2番目のトランスミッタ部40に対応する
マルチプレクサ54,56の一方の入力端子にそれぞれ
入力されている。左側から2番目のトランスミッタ部4
0に対応するマルチプレクサ54,56の他方の入力端
子には、そのトランスミッタ部40から出力されるシリ
アルデータおよび同期クロックがそれぞれ入力されてい
る。また、このトランスミッタ部40に対応するマルチ
プレクサ56の出力信号が対応するフリップフロップ5
8のクロック入力端子に入力されている。
ッタ部40に対応するフリップフロップ58およびマル
チプレクサ56の出力信号が、左側から3番目のトラン
スミッタ部40に対応するマルチプレクサ54,56の
一方の入力端子にそれぞれ入力されている。左側から3
番目のトランスミッタ部40に対応するマルチプレクサ
54,56の他方の入力端子には、左側から3番目のト
ランスミッタ部40から出力されるシリアルデータおよ
び同期クロックがそれぞれ入力されている。また、左側
から3番目のトランスミッタ部40に対応するマルチプ
レクサ56の出力信号が同フリップフロップ58のクロ
ック入力端子に入力されている。
40に対応するフリップフロップ58およびマルチプレ
クサ54,56についても同様である。また、図中右端
のトランスミッタ部40に対応するフリップフロップ5
8の出力信号がレシーバ部12に入力されている。
ドにおける動作は、図4に示すテスト回路30の通常動
作モードの場合と全く同じである。
ンスミッタ部40から出力される同期クロックclk
は、初段のトランスミッタ部40を除く各々のトランス
ミッタ部40に対応するマルチプレクサ56によりバッ
ファリングされて順次伝播される。このトランスミッタ
部40から出力されるシリアルデータdataは、左側
から2番目のトランスミッタ部40に対応するマルチプ
レクサ54を介して対応するフリップフロップ58に供
給される。そして、このシリアルデータは対応するマル
チプレクサ56によりバッファリングされた同期クロッ
クに同期して対応するフリップフロップ58にラッチさ
れる。データはこのフリップフロップによりリタイミン
グされて出力され、順次次段のマルチプレクサを介して
次段のフリップフロップにシフトされ、最終的にレシー
バ部12へ入力される。
のトランスミッタ部40から出力されるシリアルデータ
についても同様にシフトされ、最終的にレシーバ部12
へ入力される。
ランスミッタ部40から出力されるシリアルデータは、
同期クロックに同期して、初段のトランスミッタ部40
を除く各々のトランスミッタ部40に対応する各フリッ
プフロップ58により順次リタイミングされながらシフ
トされ、レシーバ部12へ入力される。従って、データ
は常に安定したタイミングで伝播して最終的にレシーバ
部12に供給されるため、たとえトランスミッタ部40
の個数が非常に多い場合等であってもタイミングエラー
を起こすことなくループバックテストを行うことができ
る。
も、テスト信号生成部を複数のトランスミッタ部40で
共用してもよい。さらに、本実施例では、各トランスミ
ッタ部40に対して1つのフリップフロップ58を設け
ているが、これに限らず、複数のトランスミッタ部40
に対して1つのフリップフロップ58を用いる構成でも
良い。
レシーバ部のみを搭載するもの、トランスミッタ部のみ
を搭載するもの、もしくはレシーバ部およびトランスミ
ッタ部の両方を搭載するもの(トランシーバ)のどの形
態の通信システムに対しても適用可能である。なお、上
記全ての実施例では、テスト信号生成部及びエラー検出
部をチップ内蔵としたが、これに限らず、チップ外部に
設置しても良い。この場合、さらにチップ面積が削減さ
れ、コストを抑えることができる。
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよい。
ト回路およびテスト方法は、テスト対象となる複数のレ
シーバ部または複数のトランスミッタ部に対して1つの
テスト用のトランスミッタ部またはレシーバ部を設け、
このテスト用のトランスミッタ部またはレシーバ部を用
いてテスト対象の複数のレシーバ部またはトランスミッ
タ部を自己テストするようにしたものである。本発明の
テスト回路およびテスト方法によれば、テスト用のトラ
ンスミッタ部またはレシーバ部が1つだけしか必要ない
ので、テスト回路に関わる部位のチップ面積を削減する
ことができ、その分のコストを削減することができる。
である。
す構成概略図である。
を表す構成概略図である。
図である。
す構成概略図である。
図である。
図である。
用いられるトランスミッタ部の一実施例の構成概略図で
ある。
0GBASE−XのPMAの一例の構成概略図である。
を表す一例の概念図である。
路 12,66,80 レシーバ部 14,74 エラー検出部 16,24,32,36,54,56,70,72 マ
ルチプレクサ 18,40,64,78 トランスミッタ部 20,68 テスト信号生成部 28,44 バッファ 42,50,58 フリップフロップ 46 PLL回路 48 シリアライザ 60 PMA 62 トランシーバ 76 ユーザロジック
Claims (19)
- 【請求項1】外部から入力されるシリアルデータを受信
してパラレルデータに変換する複数のレシーバ部を備え
る通信システムのためのテスト回路であって、 テスト用のシリアルデータを生成するテストデータ生成
手段と、 前記外部から各々対応するレシーバ部へ入力されるシリ
アルデータまたは前記テストデータ生成手段から出力さ
れるシリアルデータを選択的に出力して各々対応するレ
シーバ部に供給する選択供給部とを備え、 前記テストデータ生成手段から出力されるシリアルデー
タは、前記選択供給部を介して前記複数のレシーバ部に
共通に供給されるテスト回路。 - 【請求項2】前記テストデータ生成手段は、テスト用の
パラレルデータを前記テスト用のシリアルデータに変換
して出力するパラレル・シリアルデータ変換手段または
トランスミッタ部を備える請求項1に記載のテスト回
路。 - 【請求項3】前記テストデータ生成手段は、前記パラレ
ル・シリアルデータ変換手段または前記トランスミッタ
部に入力される前記テスト用のパラレルデータを生成す
るテスト信号生成部をさらに備える請求項2に記載のテ
スト回路。 - 【請求項4】前記複数のレシーバ部のそれぞれから出力
されるパラレルデータのエラーの有無を検出するエラー
検出部をさらに備える請求項1〜3のいずれかに記載の
テスト回路。 - 【請求項5】前記テストデータ生成手段から出力される
シリアルデータの信号線上には、少なくとも1つのレシ
ーバ部を含むグループのそれぞれに対して1つずつ設け
られたバッファが挿入され、これらそれぞれのバッファ
の出力信号が前記選択供給部に接続される請求項1〜4
のいずれかに記載のテスト回路。 - 【請求項6】前記テストデータ生成手段から出力される
シリアルデータの信号線上には、前記複数のレシーバ部
のそれぞれに対応して1つずつ設けられ、同期クロック
に同期して前記テストデータ生成部から出力されるシリ
アルデータを順次シフトするフリップフロップが挿入さ
れ、これらそれぞれのフリップフロップの出力信号が前
記選択供給部に接続される請求項1〜4のいずれかに記
載のテスト回路。 - 【請求項7】パラレルデータをシリアルデータに変換し
て送信する複数のトランスミッタ部を備える通信システ
ムのためのテスト回路であって、 各々対応する前記トランスミッタ部へ入力される前記パ
ラレルデータまたはテスト用のパラレルデータを選択的
に出力して各々対応するトランスミッタ部に供給する第
1の選択供給部と、 前記複数のトランスミッタ部から出力されるそれぞれの
シリアルデータの内の1つを選択的に出力する第2の選
択供給部と、 この第2の選択供給部から出力されるシリアルデータの
エラーの有無を検出するエラー検出手段を備えるテスト
回路。 - 【請求項8】前記エラー検出手段は、前記第2の選択供
給部から出力されるシリアルデータをパラレルデータに
変換するシリアル・パラレルデータ変換手段またはレシ
ーバ部を備える請求項7に記載のテスト回路。 - 【請求項9】前記エラー検出手段は、前記シリアル・パ
ラレルデータ変換手段または前記レシーバ部から出力さ
れるパラレルデータのエラーの有無を検出するエラー検
出部をさらに備える請求項8に記載のテスト回路。 - 【請求項10】前記テスト用のパラレルデータを生成し
て前記複数のトランスミッタ部に供給するテスト信号生
成部をさらに備える請求項7〜9のいずれかに記載のテ
スト回路。 - 【請求項11】前記第2の選択供給部は、前記複数のト
ランスミッタ部のそれぞれから出力されるシリアルデー
タの信号線上に、少なくとも1つのトランスミッタ部を
含むグループのそれぞれに対して1つずつ設けられた選
択器を備え、 前段の選択器の出力信号が次段の選択器の一方の入力端
子に順次入力されるよう全ての前記選択器が接続され、
前記選択器の残りの入力端子にはそれぞれ対応するトラ
ンスミッタ部から出力されるシリアルデータが入力さ
れ、最終段の選択器の出力信号が前記エラー検出手段へ
入力される請求項7〜10のいずれかに記載のテスト回
路。 - 【請求項12】前記第2の選択供給部は、前記複数のト
ランスミッタ部のそれぞれから出力されるシリアルデー
タの信号線上に、初段のトランスミッタ部を除く残りの
トランスミッタ部のそれぞれに対応して設けられた選択
器、および、同期クロックに同期して対応する選択器の
出力信号をラッチするフリップフロップを備え、 前段のフリップフロップの出力信号が次段の選択器の一
方の入力端子に順次入力され、全ての前記選択器および
前記フリップフロップが交互に並べられて接続され、前
記選択器の残りの入力端子にはそれぞれ対応するトラン
スミッタ部から出力されるシリアルデータが入力され、
最終段のフリップフロップの出力信号が前記エラー検出
手段へ入力される請求項7〜10のいずれかに記載のテ
スト回路。 - 【請求項13】外部から入力されるシリアルデータを受
信してパラレルデータに変換する複数のレシーバ部を備
える通信システムのためのテスト方法であって、 テスト用のシリアルデータを生成するステップと、 前記テスト用のシリアルデータを前記複数のレシーバ部
に共通に供給するステップとを含むテスト方法。 - 【請求項14】テスト用のパラレルデータを前記テスト
用のシリアルデータに変換するステップをさらに含む請
求項13に記載のテスト方法。 - 【請求項15】前記テスト用のパラレルデータを生成す
るステップをさらに含む請求項14に記載のテスト方
法。 - 【請求項16】前記複数のレシーバ部のそれぞれから出
力されるパラレルデータのエラーの有無を検出するステ
ップをさらに含む請求項13〜15のいずれかに記載の
テスト方法。 - 【請求項17】前記テスト用のシリアルデータは、少な
くとも1つのレシーバ部を含むグループ毎にバッファリ
ングされた後選択されるステップを含む請求項13〜1
6のいずれかに記載のテスト方法。 - 【請求項18】パラレルデータをシリアルデータに変換
して送信する複数のトランスミッタ部を備える通信シス
テムのためのテスト方法であって、 各々対応する前記トランスミッタ部へ入力される前記パ
ラレルデータまたはテスト用のパラレルデータを選択的
に出力して各々対応するトランスミッタ部に供給するス
テップと、 前記複数のトランスミッタ部から出力されるそれぞれの
シリアルデータの内の1つを選択的に出力するステップ
と、 前記選択的に出力されたシリアルデータのエラーの有無
を検出するステップとを含むテスト方法。 - 【請求項19】前記テスト用のパラレルデータを生成し
て前記複数のトランスミッタ部に供給するステップと、
前記選択的に出力されたシリアルデータをパラレルデー
タに変換した後、エラーの有無を検出するステップとの
いずれか一方または両方をさらに含む請求項18に記載
のテスト方法。
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Publication Number | Publication Date |
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JP2003324499A true JP2003324499A (ja) | 2003-11-14 |
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---|---|---|---|---|
KR100853137B1 (ko) | 2005-08-24 | 2008-08-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
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-
2003
- 2003-01-28 JP JP2003018248A patent/JP4201610B2/ja not_active Expired - Fee Related
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