JP2003324499A - 通信システムのテスト回路及びテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】チップ面積を増大させることなく安価に、高速
な通信スピードで送受信を行う通信システムを、実動作
スピードで自己テストすることができるようにする。 【解決手段】テスト信号生成部によりテスト用のパラレ
ルデータが生成され、このパラレルデータは、テスト用
のトランスミッタ部によりシリアルデータに変換され
る。トランスミッタ部から出力されるシリアルデータ
は、テスト動作時に選択供給部を介して選択的にレシー
バ部に供給され、レシーバ部によりパラレルデータに変
換される。その後、エラー検出部により、レシーバ部か
ら出力されるパラレルデータのエラーの有無が検出され
る。ここで、トランスミッタ部は複数のレシーバ部に対
してただ１つだ設けられ、トランスミッタ部から出力さ
れるシリアルデータは、選択供給部を介して全てのレシ
ーバ部に共通に供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非常に高速な通信
スピードでシリアルデータを送信および受信する通信シ
ステムのためのテスト回路およびテスト方法に関する。

【０００２】

【従来の技術】高速データ通信を行うシステムを実現す
る上で欠かせない技術にトランシーバがある。トランシ
ーバは、低速のパラレルデータを高速のシリアルデータ
に変換して光ファイバ等の伝送路を介して送信する機能
と、高速のシリアルデータを受信し、このシリアルデー
タの変化点を検出してリカバリクロックを生成し、この
リカバリクロックに同期してシリアルデータを低速のパ
ラレルデータに変換する機能の両方を備える。

【０００３】図９は、ＩＥＥＥ Ｐ８０２．３ａｅで定
義された１０ＧＢＡＳＥ−ＸのＰＭＡ（Physical Media
Attachment ）の一例の構成概略図である。このＰＭＡ
６０には４つのトランシーバ６２が含まれており、各ト
ランシーバ６２は、パラレルデータをシリアルデータに
変換して送信するトランスミッタ部６４と、シリアルデ
ータを受信してパラレルデータに変換するレシーバ部６
６とから構成されている。

【０００４】各トランシーバ６２において、トランスミ
ッタ部６４は、１０ビット幅、３１２．５Ｍｂｐｓ（メ
ガビット／秒）のパラレルデータ（parallel in ）を１
ビット幅、３．１２５Ｇｂｐｓ（ギガビット／秒）ディ
ファレンシャルのシリアルデータ（3.125Gbps data out
put ）に変換し送信する。一方、レシーバ部６６は、１
ビット幅、３．１２５Ｇｂｐｓディファレンシャルのシ
リアルデータ（3.125Gbps data input）を受信し、この
シリアルデータから生成されるリカバリクロックに同期
して１０ビット幅、３１２．５Ｍｂｐｓのパラレルデー
タ（parallel out）に変換する。

【０００５】ところで、上記トランシーバ６２を半導体
チップ上で実現する場合に最も問題となるのはテストで
ある。その理由は、従来のＬＳＩテストのような低速で
のファンクションテストでは実動作スピードでの動作が
確認できないため、半導体チップが正常に製造されたか
どうかを確認することができないからである。また、
３．１２５Ｇｂｐｓの高速で送受信されるデータ信号を
扱うことができるテスタは非常に高価であり、テストコ
ストが非常に高くなる。

【０００６】このため、トランシーバ６２を設計する際
には、一般的にループバックテストと呼ばれる、実動作
スピードで自己テストを行うためのＢＩＳＴ（Build In
Self Test）回路が組み込まれる。

【０００７】図９に示すＰＭＡ６０の場合、各トランシ
ーバ６２のトランスミッタ部６４のパラレルデータの入
力側には、テスト用のパラレルデータを生成するテスト
信号生成部６８が設けられている。通常動作時には、チ
ップ外部から入力されるパラレルデータが、また、テス
ト動作時には、テスト信号生成部６８により生成される
テスト用のパラレルデータが、それぞれマルチプレクサ
７０を介してトランスミッタ部６４へ入力され、シリア
ルデータに変換されて送信される。

【０００８】また、通常動作時には、チップ外部から入
力されるシリアルデータが、また、テスト動作時には、
各々対応するトランスミッタ部６４から出力されるシリ
アルデータが、それぞれマルチプレクサ７２を介してレ
シーバ部６６へ入力される。レシーバ部６６のパラレル
データの出力側にはエラー検出部７４が設けられ、テス
ト動作時に、レシーバ部６６によって変換されたパラレ
ルデータのエラーの有無を検出する。

【０００９】すなわち、テスト動作時には、テスト信号
生成部６８によってテスト用のパラレルデータが生成さ
れ、このテスト用のパラレルデータは、トランスミッタ
部６４によりシリアルデータに変換されて送信される。
また、トランスミッタ部６４から出力されたシリアルデ
ータは、マルチプレクサ７２を介してレシーバ部６６へ
入力され、レシーバ部によりパラレルデータに変換さ
れ、エラー検出部７４により、変換後のパラレルデータ
にエラーがあるかどうかが検出される。

【００１０】このようなＢＩＳＴ回路を用いることによ
り、実動作スピードでのトランスミッタ部６４とレシー
バ部６６のテストを同時に行うことが可能となる。

【００１１】

【発明が解決しようとする課題】ところで、複数のトラ
ンシーバ６２を１つの半導体チップに集積する場合、図
１０に示すように、例えばチップの図中左辺にレシーバ
部６６、同右辺にトランスミッタ部６４を配置し、レシ
ーバ部６６で受信した信号をユーザロジック７６を介し
てトランスミッタ部６４側へ出力する構成にすることが
ある。その理由は、例えば、トランシーバ６２のチップ
を複数搭載するシステムを構築する場合、ボード設計時
のデータ信号線の引き回しを考慮すると、このような構
成が最も無駄がないからである。

【００１２】図１０に示すような構成を実現するために
は、レシーバ部６６とトランスミッタ部６４を分けて別
々に配置する必要がある。このため、図９に示すような
従来方式のＢＩＳＴ回路を組み込む場合、各レシーバ部
６６毎にテスト用のダミーのトランスミッタ部７８を設
け、かつ各トランスミッタ部６４毎にテスト用のダミー
のレシーバ部８０をそれぞれ設ける必要がある。従っ
て、チップ面積が増大しコスト高になるという問題があ
った。

【００１３】本発明の目的は、上述した従来技術に基づ
く問題点を解消し、チップ面積を増大させることなく安
価に、高速な通信スピードで送受信を行う通信システム
を、実動作スピードで自己テストすることができるテス
ト回路およびテスト方法を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、外部から入力されるシリアルデータを受
信してパラレルデータに変換する複数のレシーバ部を備
える通信システムのためのテスト回路であって、テスト
用のシリアルデータを生成するテストデータ生成手段
と、外部から各々対応するレシーバ部へ入力されるシリ
アルデータまたはテストデータ生成手段から出力される
シリアルデータを選択的に出力して各々対応するレシー
バ部に供給する選択供給部とを備え、テストデータ生成
手段から出力されるシリアルデータは、選択供給部を介
して複数のレシーバ部に共通に供給されるテスト回路を
提供する。

【００１５】ここで、テストデータ生成手段は、テスト
用のパラレルデータをテスト用のシリアルデータに変換
して出力するパラレル・シリアルデータ変換手段または
トランスミッタ部を備えるのが好ましい。

【００１６】また、テストデータ生成手段は、パラレル
・シリアルデータ変換手段またはトランスミッタ部に入
力されるテスト用のパラレルデータを生成するテスト信
号生成部をさらに備えるのが好ましい。

【００１７】また、本テスト回路は、複数のレシーバ部
のそれぞれから出力されるパラレルデータのエラーの有
無を検出するエラー検出部をさらに備えるのが好まし
い。

【００１８】また、テストデータ生成手段から出力され
るシリアルデータの信号線上には、少なくとも１つのレ
シーバ部を含むグループのそれぞれに対して１つずつ設
けられたバッファが挿入され、これらそれぞれのバッフ
ァの出力信号が選択供給部に接続されるのが好ましい。

【００１９】また、テストデータ生成手段から出力され
るシリアルデータの信号線上には、複数のレシーバ部の
それぞれに対応して１つずつ設けられ、同期クロックに
同期してテストデータ生成部から出力されるシリアルデ
ータを順次シフトするフリップフロップが挿入され、こ
れらそれぞれのフリップフロップの出力信号が選択供給
部に接続されるのが好ましい。

【００２０】また、本発明は、パラレルデータをシリア
ルデータに変換して送信する複数のトランスミッタ部を
備える通信システムのためのテスト回路であって、各々
対応するトランスミッタ部へ入力されるパラレルデータ
またはテスト用のパラレルデータを選択的に出力して各
々対応するトランスミッタ部に供給する第１の選択供給
部と、複数のトランスミッタ部から出力されるそれぞれ
のシリアルデータの内の１つを選択的に出力する第２の
選択供給部と、この第２の選択供給部から出力されるシ
リアルデータのエラーの有無を検出するエラー検出手段
を備えるテスト回路を提供する。

【００２１】ここで、エラー検出手段は、第２の選択供
給部から出力されるシリアルデータをパラレルデータに
変換するシリアル・パラレルデータ変換手段またはレシ
ーバ部を備えるのが好ましい。

【００２２】また、エラー検出手段は、シリアル・パラ
レルデータ変換手段またはレシーバ部から出力されるパ
ラレルデータのエラーの有無を検出するエラー検出部を
さらに備えるのが好ましい。

【００２３】また、テスト用のパラレルデータを生成し
て複数のトランスミッタ部に供給するテスト信号生成部
をさらに備えるのが好ましい。

【００２４】また、第２の選択供給部は、複数のトラン
スミッタ部のそれぞれから出力されるシリアルデータの
信号線上に、少なくとも１つのトランスミッタ部を含む
グループのそれぞれに対して１つずつ設けられた選択器
を備え、前段の選択器の出力信号が次段の選択器の一方
の入力端子に順次入力されるよう全ての選択器が接続さ
れ、選択器の残りの入力端子にはそれぞれ対応するトラ
ンスミッタ部から出力されるシリアルデータが入力さ
れ、最終段の選択器の出力信号がエラー検出手段へ入力
されるのが好ましい。

【００２５】また、第２の選択供給部は、複数のトラン
スミッタ部のそれぞれから出力されるシリアルデータの
信号線上に、初段のトランスミッタ部を除く残りのトラ
ンスミッタ部のそれぞれに対応して設けられた選択器、
および、同期クロックに同期して対応する選択器の出力
信号をラッチするフリップフロップを備え、前段のフリ
ップフロップの出力信号が次段の選択器の一方の入力端
子に順次入力され、全ての選択器およびフリップフロッ
プが交互に並べられて接続され、選択器の残りの入力端
子にはそれぞれ対応するトランスミッタ部から出力され
るシリアルデータが入力され、最終段のフリップフロッ
プの出力信号がエラー検出手段へ入力されるのが好まし
い。

【００２６】さらに本発明は、外部から入力されるシリ
アルデータを受信してパラレルデータに変換する複数の
レシーバ部を備える通信システムのためのテスト方法で
あって、テスト用のシリアルデータを生成するステップ
と、テスト用のシリアルデータを複数のレシーバ部に共
通に供給するステップとを含むテスト方法を提供する。

【００２７】ここで、テスト用のパラレルデータをテス
ト用のシリアルデータに変換するステップをさらに含む
のが好ましい。

【００２８】また、テスト用のパラレルデータを生成す
るステップをさらに含むのが好ましい。

【００２９】また、複数のレシーバ部のそれぞれから出
力されるパラレルデータのエラーの有無を検出するステ
ップをさらに含むのが好ましい。

【００３０】また、テスト用のシリアルデータは、少な
くとも１つのレシーバ部を含むグループ毎にバッファリ
ングされた後選択されるステップを含むことが好まし
い。

【００３１】さらに本発明は、パラレルデータをシリア
ルデータに変換して送信する複数のトランスミッタ部を
備える通信システムのためのテスト方法であって、各々
対応するトランスミッタ部へ入力されるパラレルデータ
またはテスト用のパラレルデータを選択的に出力して各
々対応するトランスミッタ部に供給するステップと、複
数のトランスミッタ部から出力されるそれぞれのシリア
ルデータの内の１つを選択的に出力するステップと、選
択的に出力されたシリアルデータのエラーの有無を検出
するステップとを含むテスト方法を提供する。

【００３２】ここで、テスト用のパラレルデータを生成
して複数のトランスミッタ部に供給するステップと、選
択的に出力されたシリアルデータをパラレルデータに変
換した後、エラーの有無を検出するステップとのいずれ
か一方または両方をさらに含むことが好ましい。

【００３３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のテスト回路およびテスト方法
を詳細に説明する。

【００３４】図１は、本発明のテスト回路の一実施例の
構成概略図である。同図に示すテスト回路１０は、本発
明を、レシーバ部を備える通信システムに適用したもの
であり、テスト対象となる４個のレシーバ部１２と、こ
れら４個のレシーバ部１２のそれぞれに対応して４個設
けられたエラー検出部１４およびループバック用のマル
チプレクサ（選択供給部）１６と、テスト用のダミーの
トランスミッタ部１８と、テスト信号生成部２０とを備
えている。

【００３５】ここで、トランスミッタ部１８と、テスト
信号生成部２０が本発明におけるテストデータ生成手段
に相当し、各レシーバ部１２にテスト用のシリアルデー
タを供給する。

【００３６】図示例のテスト回路１０において、テスト
信号生成部２０は、図中トランスミッタ部１８の下部に
配置され、テスト用のパラレルデータを生成する。テス
ト信号生成部２０から出力されるパラレルデータはトラ
ンスミッタ部１８へ入力される。

【００３７】トランスミッタ部１８は、図中左端のレシ
ーバ部１２の左側に隣接して配置され、パラレルデータ
をシリアルデータに変換して送信する。トランスミッタ
部１８から出力されるシリアルデータは、４個のマルチ
プレクサ１６の一方の入力端子に共通に入力される。４
個のマルチプレクサ１６の他方の入力端子には、例えば
チップ外部から入力される通常動作時のシリアルデータ
が入力される。

【００３８】マルチプレクサ１６は、通常動作モードと
テスト動作モードを切り替えるテスト信号（図示せず）
により、通常動作モードでは、チップ外部や内部回路等
から供給されるシリアルデータを選択的に出力し、テス
ト動作モードでは、トランスミッタ部１８から出力され
るシリアルデータを選択的に出力する。４個のマルチプ
レクサ１６から出力されるシリアルデータは、それぞれ
対応するレシーバ部１２へ入力される。

【００３９】レシーバ部１２は、シリアルデータを受信
してパラレルデータに変換する。図中４個のレシーバ部
１２は、各々対応するマルチプレクサ１６の下部に、互
いに隣接して一列に配置されている。レシーバ部１２か
ら出力されるパラレルデータは、例えばチップの内部回
路へ供給されると共に、それぞれ対応するエラー検出部
１４へ入力される。

【００４０】エラー検出部１４は、それぞれ対応するレ
シーバ部１２から出力されるパラレルデータのエラーの
有無を検出する。図中４個のエラー検出部は各々対応す
るレシーバ部１２の下部に、互いに隣接して一列に配置
されている。エラー検出部１４は、例えばテスト信号生
成部２０により生成されたパラレルデータとレシーバ部
１２から出力されるパラレルデータとを比較し、両者が
同一であるかどうか、すなわちレシーバ部１２が実動作
スピードで正常に機能しているかどうかを判定する。

【００４１】テスト回路１０では、通常動作モードにお
いて、チップ外部等から供給されるシリアルデータが４
個のマルチプレクサ１６を介してそれぞれ対応するレシ
ーバ部１２へ入力される。それぞれのレシーバ部１２で
は、受信したシリアルデータがパラレルデータに変換さ
れ、チップの内部回路等へ供給される。

【００４２】一方、テスト動作モードでは、テスト信号
生成部２０により生成されるテスト用のパラレルデータ
がトランスミッタ部１８によりシリアルデータに変換さ
れ、４個のマルチプレクサ１６を介して各々対応するレ
シーバ部１２へ同時に入力される。それぞれのレシーバ
部１２では、入力されるシリアルデータがパラレルデー
タに変換され、それぞれ対応するエラー検出部１４によ
り、それぞれのレシーバ部１２から出力されるパラレル
データのエラーの有無の検出が同時に行われる。

【００４３】図１に示すテスト回路１０では、複数のレ
シーバ部１２に対してトランスミッタ部１８を１個だけ
使用して複数のレシーバ部１２の自己テストを行うこと
ができる。このため、例えば図１０に示すように、トラ
ンスミッタ部とレシーバ部とを別々の箇所に配置した場
合であっても、レシーバ部１２の個数に相当する多数の
ダミーのトランスミッタ部は不要であり、チップ面積を
削減することができるのでコストを安く抑えることがで
きる。

【００４４】なお、図１に示すトランスミッタ部１８は
ダミーのトランスミッタ部を使用してもよいし、通常動
作モードで実際に使用するトランスミッタ部の１つを使
用してもよい。また、ダミーのトランスミッタ部を使用
する場合、通常動作モードで実際に使用するトランスミ
ッタ部と同一構成のものを使用してもよいし、テスト用
に簡略化した構成のものを使用してもよい。例えば、テ
スト信号生成部で生成したテスト用のパラレルデータを
シリアルデータに変換する機能を有するものであればよ
い。このように簡略化した構成のものを使用すれば、チ
ップ面積をさらに削減することができる。

【００４５】さらに、テストデータ生成手段は、必ずし
も図示例で示すトランスミッタ部およびテスト信号生成
部で構成される必要はなく、各レシーバに供給するテス
ト用のシリアルデータを生成するものであれば、どのよ
うな構成であってもよい。

【００４６】また、図示例は、４個のレシーバ部１２を
備える場合であるが、レシーバ部１２の個数は２個以上
何個であってもよいことは言うまでもない。また、図示
例では、ダミーのトランスミッタ部１８を図中左端のレ
シーバ部１２の左側に隣接して配置しているが、例えば
右端のレシーバ部１２の右側に隣接して配置してもよい
し、あるいはレシーバ部１２同士の間のどこかに配置し
てもよいし、その配置場所は何ら限定されない。

【００４７】また、図１に示す例では、４個のレシーバ
部１２のそれぞれに対応して４個のエラー検出部１４を
設けているが、これも限定されない。例えば図２に示す
テスト回路２２のように、４個のレシーバ部１２のそれ
ぞれから出力される４つのパラレルデータを１つのマル
チプレクサ２４に入力し、このマルチプレクサ２４から
選択的に出力される１つのパラレルデータを１つのエラ
ー検出部１４に入力する構成としてもよい。

【００４８】この場合、４個のレシーバ部１２のテスト
を順番に１つずつ行うことになり、テスト時間は４倍に
なるが、さらにチップ面積を削減することができ、コス
トをさらに抑えることができるという利点がある。

【００４９】なお、図２では、４個のレシーバ部１２に
対して１個のエラー検出部１４を設ける例を示したが、
これも限定されない。レシーバ部１２の個数が非常に多
い場合には、複数のレシーバ部１２を複数のグループに
分け、グループのそれぞれに対してエラー検出部１４を
１つずつ設けるようにしてもよい。この場合、各々のエ
ラー検出部１４により、各々対応するグループに含まれ
るレシーバ部１２のそれぞれから出力されるパラレルデ
ータのエラーの有無が検出される。

【００５０】ここで、各レシーバ部１２の図中横方向の
幅をＷとすると、トランスミッタ部１８は、シリアルデ
ータを各レシーバ部１２へ供給するために、Ｗ×ｎの長
さのループバック用の信号線を駆動する必要がある。シ
ステムによっては、この信号線が数ｍｍに及ぶ場合もあ
り得るため、３．１２５Ｇｂｐｓ等の非常に高速なデー
タ信号を数ｍｍに渡ってスキューやジッターを抑えなが
ら伝播させるのは非常に困難なことである。

【００５１】従って、図３に示すテスト回路２６のよう
に、トランスミッタ部１８から出力されるシリアルデー
タの信号線上にバッファ２８を直列に挿入するのが好ま
しい。これにより、トランスミッタ部１８から出力され
るシリアルデータを適宜増幅しつつ信号線を駆動するこ
とができるため、レシーバ部１２の個数が非常に多く、
したがって信号線の配線長が長く、しかも非常に高速な
データ通信であっても確実にシリアルデータを伝播させ
ることができる。

【００５２】なお、図３に示すテスト回路２６では、そ
れぞれのマルチプレクサ１６の手前にそれぞれ１つずつ
バッファ２８を挿入し、全てのバッファ２８を直列に接
続しているが、これに限定されない。例えば、レシーバ
部１２の個数が非常に多い場合、複数のレシーバ部１２
を複数のグループに分け、グループのそれぞれに対して
１つずつバッファ２８を設けるようにしてもよい。ま
た、各グループに含まれるレシーバ部１２の個数もそれ
ぞれ異なっていてもよい。

【００５３】次に、本発明のテスト回路の別の例を挙げ
て説明する。

【００５４】図４は、本発明のテスト回路の別の実施例
の構成概略図である。同図に示すテスト回路３０は、本
発明を、トランスミッタ部を備える通信システムに適用
したものであり、テスト対象である４個のトランスミッ
タ部１８と、これら４個のトランスミッタ部１８のそれ
ぞれに対応して設けられた４個のテスト信号生成部２０
と、ループバック用のマルチプレクサ（第２の選択供給
部）３２と、テスト用のレシーバ部１２と、エラー検出
部１４とを備えている。ここで、レシーバ部１２とエラ
ー検出部１４が本発明におけるエラー検出手段に相当
し、各トランスミッタ１８から供給されるシリアルデー
タのエラーの有無を検出する。

【００５５】図示例のテスト回路３０において、ループ
バック用のマルチプレクサ３２を除く、トランスミッタ
部１８、テスト信号生成部２０、レシーバ部１２および
エラー検出部１４の各部位は、図１に示すテスト回路１
０の各部位と同じである。なお、本実施例の場合、テス
ト用のレシーバ部１２はダミーのレシーバ部ではなく、
通常動作モードで、実際に使用されるレシーバ部をテス
ト用のレシーバ部１２として兼用して用いている。

【００５６】４個のテスト信号生成部２０は互いに隣接
して一列に配置されており、その出力信号であるテスト
用のパラレルデータは、それぞれ対応するトランスミッ
タ部１８へ入力される。

【００５７】なお、図面の煩雑さを避け、説明を容易化
するために図示を省略しているが、テスト信号生成部２
０とトランスミッタ部１８の間には、例えば図９のマル
チプレクサ７０と同等なマルチプレクサ（第１の選択供
給部）がそれぞれ設けられている。このマルチプレクサ
からは、通常動作モードで、チップ外部等から供給され
るパラレルデータが選択的に出力され、テスト動作モー
ドでは、テスト信号生成部２０から出力されるパラレル
データが選択的に出力される。

【００５８】４個のトランスミッタ部１８は、各々対応
するテスト信号生成部２０の上部に、互いに隣接して一
列に配置されており、その出力信号であるシリアルデー
タは、それぞれチップ外部等へ供給されると共に、全て
マルチプレクサ３２の入力端子に入力される。

【００５９】なお、前述の通り、本実施例では、レシー
バ部１２は通常動作モードで実際にレシーバ部として使
用されるので、マルチプレクサ３２には、通常動作モー
ドで、チップ外部等から供給されるシリアルデータも入
力される。なお、レシーバ部１２として、ダミーのレシ
ーバ部を使用する場合、マルチプレクサ３２には、通常
動作モードでチップ外部等から供給されるシリアルデー
タを入力する必要はない。

【００６０】ここで、マルチプレクサ３２において、通
常動作モードとテスト動作モードを切り替えるテスト信
号（図示せず）により、通常動作モードでは、チップ外
部等から入力されるシリアルデータが選択的に出力さ
れ、テスト動作モードでは、４個のトランスミッタ部１
８から出力される４つのシリアルデータの内の１つが選
択的に出力される。マルチプレクサ３２から出力される
シリアルデータはレシーバ部１２へ入力される。

【００６１】レシーバ部１２から出力されるパラレルデ
ータは、内部回路等へ供給されると共に、エラー検出部
１４へ入力される。なお、ダミーのレシーバ部１２を使
用する場合、レシーバ部１２から出力されるパラレルデ
ータは内部回路等へ供給する必要はなく、エラー検出部
１４のみに入力する構成とすればよい。

【００６２】図示例のテスト回路３０において、まず、
通常動作モードでは、チップ外部等から供給される４つ
のパラレルデータが、それぞれ対応するマルチプレクサ
（図示省略）を介してトランスミッタ部１８へ入力され
る。それぞれのトランスミッタ部１８では、入力された
パラレルデータがシリアルデータに変換され、チップ外
部等へ送信される。

【００６３】一方、テスト動作モードでは、例えば図中
左端のテスト信号生成部２０により生成されるテスト用
のパラレルデータが対応するトランスミッタ部１８によ
りシリアルデータに変換され、マルチプレクサ３２を介
してレシーバ部１２へ入力される。レシーバ部１２で
は、マルチプレクサ３２を介して入力されるシリアルデ
ータがパラレルデータに変換され、エラー検出部１４に
より、レシーバ部１２から出力されるパラレルデータの
エラーの有無の検出が行われる。

【００６４】以後、例えば図中左から２番目、３番目お
よび４番目の順で、同様の動作が繰り返し行われる。

【００６５】図４に示すテスト回路３０では、複数のト
ランスミッタ部１８に対してレシーバ部１２を１個だけ
使用して複数のトランスミッタ部１８の自己テストを行
うことができる。このため、例えば図１０に示すよう
に、トランスミッタ部とレシーバ部とを別々の箇所に配
置した場合であっても、トランスミッタ部１８の個数に
相当する多数のダミーのレシーバ部１２は不要であり、
チップ面積を削減することができるのでコストを抑える
ことができる。

【００６６】なお、図４に示すレシーバ部１２はダミー
のレシーバ部を使用してもよいし、通常動作モードで実
際に使用するレシーバ部の１つを使用してもよい。ま
た、ダミーのレシーバ部１２を使用する場合、通常動作
モードで実際に使用するレシーバ部と同一構成のものを
使用してもよいし、テスト用に簡略化した構成のものを
使用してもよい。例えば、トランスミッタ部からのシリ
アルデータをパラレルデータに変換する機能を有するも
のであればよい。このように簡略化した構成のものを使
用すれば、チップ面積をさらに削減することができるの
で好ましい。

【００６７】さらに、エラー検出手段は、必ずしも図示
例で示すレシーバ部１２およびエラー検出部１４で構成
される必要はなく、トランスミッタ部からのシリアルデ
ータのエラーの有無を検出できるものであれば、どのよ
うな構成であってもよい。例えば、トランスミッタ部か
らのシリアルデータをパラレルデータに変換することな
くエラーの検出を行うことも可能である。

【００６８】また、図４は、４個のトランスミッタ部１
８を備えるテスト回路の例であるが、トランスミッタ部
１８の個数は１個以上何個であってもよい。また、図示
例では、レシーバ部１２を図中右端のトランスミッタ部
１８の右側に隣接して配置しているが、例えば左端のト
ランスミッタ部１８の左側に隣接して配置してもよい
し、あるいはトランスミッタ部１８同士の間のどこかに
配置してもよいし、その配置場所は何ら限定されない。

【００６９】また、図４に示す例では、４個のトランス
ミッタ部１８のそれぞれに対応して４個のテスト信号生
成部２０を設けているが、これも限定されない。１個の
テスト信号生成部２０を４個のトランスミッタ部１８で
共用する構成としてもよい。この場合、さらにチップ面
積を削減することができ、コストをさらに抑えることが
できるという利点がある。

【００７０】ここで、図４に示すテスト回路３０の場
合、図１に示すテスト回路１０の場合と同様に、トラン
スミッタ部１８の個数が非常に多い場合等には、ループ
バック用のマルチプレクサ３２から最も遠い図中左端の
トランスミッタ部１８が駆動するループバック用の信号
線は数ｍｍに及ぶ場合もあり得る。

【００７１】従って、図５に示すテスト回路３４のよう
に、トランスミッタ部１８から出力されるシリアルデー
タの信号線上に信号をバッファリング出力可能なマルチ
プレクサ３６を直列に挿入するのが好ましい。これによ
り、それぞれのトランスミッタ部１８が駆動する信号線
の配線長が短縮され、信号線の駆動が容易になるため、
トランスミッタ部１８の個数が非常に多く、しかも非常
に高速なデータ通信であっても確実にシリアルデータを
伝播させることができる。

【００７２】なお、図５に示すテスト回路３４では、図
中右側の３個のトランスミッタ部１８のそれぞれに対応
してマルチプレクサ３６を挿入し、全てのマルチプレク
サ３６を直列に接続しているが、これに限定されない。
例えばトランスミッタ部１８の個数が非常に多い場合、
複数のトランスミッタ部１８を複数のグループに分け、
グループのそれぞれに対して１つずつマルチプレクサ３
６を設けるようにしてもよい。また、各グループに含ま
れるトランスミッタ部１８の個数もそれぞれ異なってい
てもよい。

【００７３】次に、本発明のテスト回路のさらに別の例
を挙げて説明する。

【００７４】図６は、本発明のテスト回路の別の実施例
の構成概略図である。同図に示すテスト回路３８は、本
発明を、レシーバ部を備える通信システムに適用した別
の例であり、テスト対象である４個のレシーバ部１２
と、これら４個のレシーバ部１２のそれぞれに対応して
それぞれ４個ずつ設けられたエラー検出部１４、ループ
バック用のマルチプレクサ１６およびフリップフロップ
４２ならびにバッファ（選択供給部）４４と、テスト用
のトランスミッタ部４０と、テスト信号生成部２０とを
備えている。

【００７５】ここで、図６に示すテスト回路３８で用い
られるトランスミッタ部４０について説明する。

【００７６】図８は、図６に示す本発明のテスト回路で
用いられるトランスミッタ部の一実施例の構成概略図で
ある。同図に示すトランスミッタ部４０は、同期クロッ
クを発生するＰＬＬ（位相同期ループ）回路４６と、こ
のＰＬＬ回路４６によって発生される同期クロックに同
期して、パラレルデータをシリアルデータに変換するシ
リアライザ４８、および、このシリアライザ４８から出
力されるシリアルデータの出力リタイミング用のフリッ
プフロップ５０とを備えている。

【００７７】このトランスミッタ部４０では、ＰＬＬ回
路４６によって同期クロックが発生され、この同期クロ
ックに同期して、シリアライザ４８によりパラレルデー
タがシリアルデータに変換される。その後、シリアライ
ザ４８から出力されるシリアルデータは、同期クロック
に同期して、フリップフロップ５０によりリタイミング
され信号ｄａｔａとして出力される。また、ＰＬＬ回路
４６によって発生される同期クロックは信号ｃｌｋとし
て出力される。

【００７８】図６に示すテスト回路３８において、ルー
プバック用のフリップフロップ４２およびバッファ４
４、ならびに上述するトランスミッタ部４０を除いて、
テスト信号生成部２０、レシーバ部１２およびエラー検
出部１４の各部位は、図１に示すテスト回路１０の各部
位と同じである。

【００７９】トランスミッタ部４０から出力されるシリ
アルデータｄａｔａおよび同期クロックｃｌｋは、図中
左端のレシーバ部１２に対応して設けられたフリップフ
ロップ４２およびバッファ４４にそれぞれ入力されてい
る。また、左端のレシーバ部１２に対応して設けられた
バッファ４４の出力信号が左端のフリップフロップ４２
のクロック入力端子に入力され、そのフリップフロップ
４２の出力信号が左端のマルチプレクサ１６の一方の入
力端子に入力されている。

【００８０】以下同様に、図中左端のレシーバ部１２に
対応して設けられたフリップフロップ４２およびバッフ
ァ４４の出力信号が、左側から２番目のレシーバ部１２
に対応して設けられたフリップフロップ４２およびバッ
ファ４４にそれぞれ入力されている。また、左側から２
番目のレシーバ部１２に対応して設けられたバッファ４
４の出力信号が対応するフリップフロップ４２のクロッ
ク入力端子に入力され、そのフリップフロップ４２の出
力信号が対応するマルチプレクサ１６の一方の入力端子
に入力されている。

【００８１】また、図中左側から３番目のレシーバ部１
２に対応して設けられたフリップフロップ４２およびバ
ッファ４４についても同様の構成をとる。また、図中右
端のレシーバ部１２に対応して設けられたフリップフロ
ップ４２の出力信号は対応する右端のマルチプレクサ１
６の一方の入力端子に入力されている。

【００８２】図６に示すテスト回路３８の通常動作モー
ドにおける動作は、図１に示すテスト回路１０の場合と
全く同じである。

【００８３】一方、テスト動作モードでは、トランスミ
ッタ部４０から出力される同期クロックｃｌｋは、各々
のレシーバ部１２に対応して設けられたバッファ４４に
よりバッファリングされて伝播される。また、トランス
ミッタ部４０から出力されるシリアルデータｄａｔａ
は、前述のバッファ４４によりバッファリングされた同
期クロックに同期して、フリップフロップ４２によりラ
ッチされる。ラッチされたデータはリタイミングされて
フリップフロップから出力され、順次次段のフリップフ
ロップにシフトされる。

【００８４】これにより、テスト動作モードでは、トラ
ンスミッタ部４０から出力されるシリアルデータｄａｔ
ａは、同期クロックｃｌｋに同期して、各々のレシーバ
部に対応して設けられたフリップフロップ４２により順
次リタイミングされながらシフトされる。従って、シリ
アルデータは常に安定したタイミングで各レシーバ部に
供給されるため、たとえレシーバ部１２の個数が非常に
多い場合であってもタイミングエラーを起こすことなく
ループバックテストを行うことができる。

【００８５】なお、図６に示すテスト回路３８において
も、図２のテスト回路２２のように、エラー検出部１４
を複数のレシーバ部１２で共用してもよい。また、同期
クロックｃｌｋをバッファリングするバッファ４４は、
この同期クロックｃｌｋのスキュー調整の目的でも用い
られる。従って、図示例のように、各々のレシーバ部１
２に対応してバッファを１つずつ設けてもよいし、ある
いは複数のレシーバ部を複数のグループに分け、グルー
プのそれぞれに対応して１個ずつバッファを設けるよう
にしてもよい。さらに、本実施例では各レシーバ部１２
に対応してフリップフロップ４２が設けられているが、
これに限らず、複数のレシーバ部１２に１つのフリップ
フロップ４２を設ける構成にしても良い。

【００８６】また、図８に示すトランスミッタ部４０で
は、同期クロックｃｌｋを発生するＰＬＬ回路４６を内
蔵しているが、これに限定されない。例えば、外部から
同期クロックｃｌｋが供給される構成としてもよいし、
フリップフロップ５０を用いずに、シリアライザ４８の
出力を直接信号ｄａｔａとしても良い。

【００８７】次に、図８に示すトランスミッタ部４０を
用いる本発明のテスト回路の別の例を挙げて説明する。

【００８８】図７は、本発明のテスト回路の別の実施例
の構成概略図である。同図に示すテスト回路５２は、本
発明を、トランスミッタ部を含む通信システムに適用し
た別の例であり、テスト対象となる４個のトランスミッ
タ部４０と、４個のテスト信号生成部２０と、右側の３
個のトランスミッタ部４０のそれぞれに対応するループ
バック用のマルチプレクサ５４，５６およびフリップフ
ロップ５８と、テスト用のレシーバ部１２と、エラー検
出部１４とを備えている。

【００８９】図示例のテスト回路５２において、ループ
バック用のマルチプレクサ５４，５６およびフリップフ
ロップ５８、ならびにトランスミッタ部４０を除く、テ
スト信号生成部２０、レシーバ部１２およびエラー検出
部１４の各部位は、図４に示すテスト回路３０の各部位
と同じである。なお、トランスミッタ部４０は、図８に
示すトランスミッタ部と同じ構成のものである。

【００９０】左端のトランスミッタ部４０から出力され
るシリアルデータｄａｔａおよび同期クロックｃｌｋ
は、左側から２番目のトランスミッタ部４０に対応する
マルチプレクサ５４，５６の一方の入力端子にそれぞれ
入力されている。左側から２番目のトランスミッタ部４
０に対応するマルチプレクサ５４，５６の他方の入力端
子には、そのトランスミッタ部４０から出力されるシリ
アルデータおよび同期クロックがそれぞれ入力されてい
る。また、このトランスミッタ部４０に対応するマルチ
プレクサ５６の出力信号が対応するフリップフロップ５
８のクロック入力端子に入力されている。

【００９１】以下同様に、左側から２番目のトランスミ
ッタ部４０に対応するフリップフロップ５８およびマル
チプレクサ５６の出力信号が、左側から３番目のトラン
スミッタ部４０に対応するマルチプレクサ５４，５６の
一方の入力端子にそれぞれ入力されている。左側から３
番目のトランスミッタ部４０に対応するマルチプレクサ
５４，５６の他方の入力端子には、左側から３番目のト
ランスミッタ部４０から出力されるシリアルデータおよ
び同期クロックがそれぞれ入力されている。また、左側
から３番目のトランスミッタ部４０に対応するマルチプ
レクサ５６の出力信号が同フリップフロップ５８のクロ
ック入力端子に入力されている。

【００９２】また、左側から４番目のトランスミッタ部
４０に対応するフリップフロップ５８およびマルチプレ
クサ５４，５６についても同様である。また、図中右端
のトランスミッタ部４０に対応するフリップフロップ５
８の出力信号がレシーバ部１２に入力されている。

【００９３】図７に示すテスト回路５２の通常動作モー
ドにおける動作は、図４に示すテスト回路３０の通常動
作モードの場合と全く同じである。

【００９４】一方、テスト動作モードでは、左端のトラ
ンスミッタ部４０から出力される同期クロックｃｌｋ
は、初段のトランスミッタ部４０を除く各々のトランス
ミッタ部４０に対応するマルチプレクサ５６によりバッ
ファリングされて順次伝播される。このトランスミッタ
部４０から出力されるシリアルデータｄａｔａは、左側
から２番目のトランスミッタ部４０に対応するマルチプ
レクサ５４を介して対応するフリップフロップ５８に供
給される。そして、このシリアルデータは対応するマル
チプレクサ５６によりバッファリングされた同期クロッ
クに同期して対応するフリップフロップ５８にラッチさ
れる。データはこのフリップフロップによりリタイミン
グされて出力され、順次次段のマルチプレクサを介して
次段のフリップフロップにシフトされ、最終的にレシー
バ部１２へ入力される。

【００９５】また、左側から２番目、３番目および右端
のトランスミッタ部４０から出力されるシリアルデータ
についても同様にシフトされ、最終的にレシーバ部１２
へ入力される。

【００９６】これにより、テスト動作モードでは、各ト
ランスミッタ部４０から出力されるシリアルデータは、
同期クロックに同期して、初段のトランスミッタ部４０
を除く各々のトランスミッタ部４０に対応する各フリッ
プフロップ５８により順次リタイミングされながらシフ
トされ、レシーバ部１２へ入力される。従って、データ
は常に安定したタイミングで伝播して最終的にレシーバ
部１２に供給されるため、たとえトランスミッタ部４０
の個数が非常に多い場合等であってもタイミングエラー
を起こすことなくループバックテストを行うことができ
る。

【００９７】なお、図７に示すテスト回路５２において
も、テスト信号生成部を複数のトランスミッタ部４０で
共用してもよい。さらに、本実施例では、各トランスミ
ッタ部４０に対して１つのフリップフロップ５８を設け
ているが、これに限らず、複数のトランスミッタ部４０
に対して１つのフリップフロップ５８を用いる構成でも
良い。

【００９８】また、本発明のテスト回路は、チップ上に
レシーバ部のみを搭載するもの、トランスミッタ部のみ
を搭載するもの、もしくはレシーバ部およびトランスミ
ッタ部の両方を搭載するもの（トランシーバ）のどの形
態の通信システムに対しても適用可能である。なお、上
記全ての実施例では、テスト信号生成部及びエラー検出
部をチップ内蔵としたが、これに限らず、チップ外部に
設置しても良い。この場合、さらにチップ面積が削減さ
れ、コストを抑えることができる。

【００９９】なお、本発明は上記実施例に限定されず、
本発明の主旨を逸脱しない範囲において、種々の改良や
変更をしてもよい。

【０１００】

【発明の効果】以上詳細に説明した様に、本発明のテス
ト回路およびテスト方法は、テスト対象となる複数のレ
シーバ部または複数のトランスミッタ部に対して１つの
テスト用のトランスミッタ部またはレシーバ部を設け、
このテスト用のトランスミッタ部またはレシーバ部を用
いてテスト対象の複数のレシーバ部またはトランスミッ
タ部を自己テストするようにしたものである。本発明の
テスト回路およびテスト方法によれば、テスト用のトラ
ンスミッタ部またはレシーバ部が１つだけしか必要ない
ので、テスト回路に関わる部位のチップ面積を削減する
ことができ、その分のコストを削減することができる。

【図面の簡単な説明】

【図１】 本発明のテスト回路の一実施例の構成概略図
である。

【図２】 図１に示す本発明のテスト回路の変形例を表
す構成概略図である。

【図３】 図１に示す本発明のテスト回路の別の変形例
を表す構成概略図である。

【図４】 本発明のテスト回路の別の実施例の構成概略
図である。

【図５】 図４に示す本発明のテスト回路の変形例を表
す構成概略図である。

【図６】 本発明のテスト回路の別の実施例の構成概略
図である。

【図７】 本発明のテスト回路の別の実施例の構成概略
図である。

【図８】 図６および図７に示す本発明のテスト回路で
用いられるトランスミッタ部の一実施例の構成概略図で
ある。

【図９】 ＩＥＥＥ Ｐ８０２．３ａｅで定義された１
０ＧＢＡＳＥ−ＸのＰＭＡの一例の構成概略図である。

【図１０】 レシーバ部およびトランスミッタ部の配置
を表す一例の概念図である。

【符号の説明】

１０，２２，２６，３０，３４，３８，５２ テスト回
路 １２，６６，８０ レシーバ部 １４，７４ エラー検出部 １６，２４，３２，３６，５４，５６，７０，７２ マ
ルチプレクサ １８，４０，６４，７８ トランスミッタ部 ２０，６８ テスト信号生成部 ２８，４４ バッファ ４２，５０，５８ フリップフロップ ４６ ＰＬＬ回路 ４８ シリアライザ ６０ ＰＭＡ ６２ トランシーバ ７６ ユーザロジック

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA01 AB01 AD06 AK07 AK22 AK29 AL00 5F038 DT02 DT03 DT07 DT08 DT15 EZ20 5K029 AA01 DD04 KK03 KK12 KK27 5K035 AA04 EE04 GG02 GG07 JJ05

Claims (19)

【特許請求の範囲】
1. 【請求項１】外部から入力されるシリアルデータを受信
   してパラレルデータに変換する複数のレシーバ部を備え
   る通信システムのためのテスト回路であって、 テスト用のシリアルデータを生成するテストデータ生成
   手段と、 前記外部から各々対応するレシーバ部へ入力されるシリ
   アルデータまたは前記テストデータ生成手段から出力さ
   れるシリアルデータを選択的に出力して各々対応するレ
   シーバ部に供給する選択供給部とを備え、 前記テストデータ生成手段から出力されるシリアルデー
   タは、前記選択供給部を介して前記複数のレシーバ部に
   共通に供給されるテスト回路。
2. 【請求項２】前記テストデータ生成手段は、テスト用の
   パラレルデータを前記テスト用のシリアルデータに変換
   して出力するパラレル・シリアルデータ変換手段または
   トランスミッタ部を備える請求項１に記載のテスト回
   路。
3. 【請求項３】前記テストデータ生成手段は、前記パラレ
   ル・シリアルデータ変換手段または前記トランスミッタ
   部に入力される前記テスト用のパラレルデータを生成す
   るテスト信号生成部をさらに備える請求項２に記載のテ
   スト回路。
4. 【請求項４】前記複数のレシーバ部のそれぞれから出力
   されるパラレルデータのエラーの有無を検出するエラー
   検出部をさらに備える請求項１〜３のいずれかに記載の
   テスト回路。
5. 【請求項５】前記テストデータ生成手段から出力される
   シリアルデータの信号線上には、少なくとも１つのレシ
   ーバ部を含むグループのそれぞれに対して１つずつ設け
   られたバッファが挿入され、これらそれぞれのバッファ
   の出力信号が前記選択供給部に接続される請求項１〜４
   のいずれかに記載のテスト回路。
6. 【請求項６】前記テストデータ生成手段から出力される
   シリアルデータの信号線上には、前記複数のレシーバ部
   のそれぞれに対応して１つずつ設けられ、同期クロック
   に同期して前記テストデータ生成部から出力されるシリ
   アルデータを順次シフトするフリップフロップが挿入さ
   れ、これらそれぞれのフリップフロップの出力信号が前
   記選択供給部に接続される請求項１〜４のいずれかに記
   載のテスト回路。
7. 【請求項７】パラレルデータをシリアルデータに変換し
   て送信する複数のトランスミッタ部を備える通信システ
   ムのためのテスト回路であって、 各々対応する前記トランスミッタ部へ入力される前記パ
   ラレルデータまたはテスト用のパラレルデータを選択的
   に出力して各々対応するトランスミッタ部に供給する第
   １の選択供給部と、 前記複数のトランスミッタ部から出力されるそれぞれの
   シリアルデータの内の１つを選択的に出力する第２の選
   択供給部と、 この第２の選択供給部から出力されるシリアルデータの
   エラーの有無を検出するエラー検出手段を備えるテスト
   回路。
8. 【請求項８】前記エラー検出手段は、前記第２の選択供
   給部から出力されるシリアルデータをパラレルデータに
   変換するシリアル・パラレルデータ変換手段またはレシ
   ーバ部を備える請求項７に記載のテスト回路。
9. 【請求項９】前記エラー検出手段は、前記シリアル・パ
   ラレルデータ変換手段または前記レシーバ部から出力さ
   れるパラレルデータのエラーの有無を検出するエラー検
   出部をさらに備える請求項８に記載のテスト回路。
10. 【請求項１０】前記テスト用のパラレルデータを生成し
    て前記複数のトランスミッタ部に供給するテスト信号生
    成部をさらに備える請求項７〜９のいずれかに記載のテ
    スト回路。
11. 【請求項１１】前記第２の選択供給部は、前記複数のト
    ランスミッタ部のそれぞれから出力されるシリアルデー
    タの信号線上に、少なくとも１つのトランスミッタ部を
    含むグループのそれぞれに対して１つずつ設けられた選
    択器を備え、 前段の選択器の出力信号が次段の選択器の一方の入力端
    子に順次入力されるよう全ての前記選択器が接続され、
    前記選択器の残りの入力端子にはそれぞれ対応するトラ
    ンスミッタ部から出力されるシリアルデータが入力さ
    れ、最終段の選択器の出力信号が前記エラー検出手段へ
    入力される請求項７〜１０のいずれかに記載のテスト回
    路。
12. 【請求項１２】前記第２の選択供給部は、前記複数のト
    ランスミッタ部のそれぞれから出力されるシリアルデー
    タの信号線上に、初段のトランスミッタ部を除く残りの
    トランスミッタ部のそれぞれに対応して設けられた選択
    器、および、同期クロックに同期して対応する選択器の
    出力信号をラッチするフリップフロップを備え、 前段のフリップフロップの出力信号が次段の選択器の一
    方の入力端子に順次入力され、全ての前記選択器および
    前記フリップフロップが交互に並べられて接続され、前
    記選択器の残りの入力端子にはそれぞれ対応するトラン
    スミッタ部から出力されるシリアルデータが入力され、
    最終段のフリップフロップの出力信号が前記エラー検出
    手段へ入力される請求項７〜１０のいずれかに記載のテ
    スト回路。
13. 【請求項１３】外部から入力されるシリアルデータを受
    信してパラレルデータに変換する複数のレシーバ部を備
    える通信システムのためのテスト方法であって、 テスト用のシリアルデータを生成するステップと、 前記テスト用のシリアルデータを前記複数のレシーバ部
    に共通に供給するステップとを含むテスト方法。
14. 【請求項１４】テスト用のパラレルデータを前記テスト
    用のシリアルデータに変換するステップをさらに含む請
    求項１３に記載のテスト方法。
15. 【請求項１５】前記テスト用のパラレルデータを生成す
    るステップをさらに含む請求項１４に記載のテスト方
    法。
16. 【請求項１６】前記複数のレシーバ部のそれぞれから出
    力されるパラレルデータのエラーの有無を検出するステ
    ップをさらに含む請求項１３〜１５のいずれかに記載の
    テスト方法。
17. 【請求項１７】前記テスト用のシリアルデータは、少な
    くとも１つのレシーバ部を含むグループ毎にバッファリ
    ングされた後選択されるステップを含む請求項１３〜１
    ６のいずれかに記載のテスト方法。
18. 【請求項１８】パラレルデータをシリアルデータに変換
    して送信する複数のトランスミッタ部を備える通信シス
    テムのためのテスト方法であって、 各々対応する前記トランスミッタ部へ入力される前記パ
    ラレルデータまたはテスト用のパラレルデータを選択的
    に出力して各々対応するトランスミッタ部に供給するス
    テップと、 前記複数のトランスミッタ部から出力されるそれぞれの
    シリアルデータの内の１つを選択的に出力するステップ
    と、 前記選択的に出力されたシリアルデータのエラーの有無
    を検出するステップとを含むテスト方法。
19. 【請求項１９】前記テスト用のパラレルデータを生成し
    て前記複数のトランスミッタ部に供給するステップと、
    前記選択的に出力されたシリアルデータをパラレルデー
    タに変換した後、エラーの有無を検出するステップとの
    いずれか一方または両方をさらに含む請求項１８に記載
    のテスト方法。