KR100648057B1 - 기준 신호를 이용하여 동기 전송을 하는 장치 및 방법 - Google Patents

기준 신호를 이용하여 동기 전송을 하는 장치 및 방법 Download PDF

Info

Publication number
KR100648057B1
KR100648057B1 KR1020050000395A KR20050000395A KR100648057B1 KR 100648057 B1 KR100648057 B1 KR 100648057B1 KR 1020050000395 A KR1020050000395 A KR 1020050000395A KR 20050000395 A KR20050000395 A KR 20050000395A KR 100648057 B1 KR100648057 B1 KR 100648057B1
Authority
KR
South Korea
Prior art keywords
data
signal
clock signal
bit
pattern
Prior art date
Application number
KR1020050000395A
Other languages
English (en)
Other versions
KR20060012241A (ko
Inventor
가토신야
교노다카요시
니시야마류이치
다카하시진
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20060012241A publication Critical patent/KR20060012241A/ko
Application granted granted Critical
Publication of KR100648057B1 publication Critical patent/KR100648057B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
    • H04Q9/04—Arrangements for synchronous operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4273—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a clocked protocol
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B21/00—Alarms responsive to a single specified undesired or abnormal condition and not otherwise provided for
    • G08B21/18—Status alarms
    • G08B21/24—Reminder alarms, e.g. anti-loss alarms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/005—Correction by an elastic buffer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/422—Input-only peripherals, i.e. input devices connected to specially adapted client devices, e.g. global positioning system [GPS]
    • H04N21/42204—User interfaces specially adapted for controlling a client device through a remote control device; Remote control devices therefor
    • H04N21/42206—User interfaces specially adapted for controlling a client device through a remote control device; Remote control devices therefor characterized by hardware details
    • H04N21/42222—Additional components integrated in the remote control device, e.g. timer, speaker, sensors for detecting position, direction or movement of the remote control, microphone or battery charging device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2209/00—Arrangements in telecontrol or telemetry systems
    • H04Q2209/40—Arrangements in telecontrol or telemetry systems using a wireless architecture

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Business, Economics & Management (AREA)
  • Emergency Management (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

송신 장치와 수신 장치 사이에서 복수 비트의 패럴렐 데이터를 전송할 때, 비트 사이의 데이터 신호의 편차를 억제하면서 고속 전송을 실현한다.
송신측 칩(701) 및 수신측 칩(702)은, 공통의 기준 신호로부터 동기 신호를 생성한다. 패턴 발생기(711)는, 동기 신호를 트리거로서 트레이닝 패턴을 발생시키고, 출력 회로(714)는 트레이닝 패턴 및 통상 데이터를 송신한다. 입력 회로(721)는, 클록 신호의 위상을 조정하여, 조정 후의 클록 신호와 수신한 데이터 신호를 출력한다. 패턴 검출기(722)는 데이터 신호열로부터 트레이닝 패턴을 검출하여 라이트 포인터(WP)를 초기화하여, 리드 포인터(RP)는 동기 신호에 의해 초기화된다. 링 버퍼(724)에서는 라이트 포인터가 나타내는 버퍼에 데이터 신호가 저장되고, 리드 포인터가 나타내는 버퍼로부터 데이터가 출력된다.
트레이닝 패턴, 클록 신호, 동기 신호, 패리티, 롱 텀 지터

Description

기준 신호를 이용하여 동기 전송을 하는 장치 및 방법{DEVICE AND METHOD FOR SYNCHRONOUS DATA TRANSMISSION USING REFERENCE SIGNAL}
도 1은 본 발명의 데이터 송신 장치 및 데이터 수신 장치의 원리도.
도 2는 기준 신호의 분배를 도시한 도면.
도 3은 동기 신호 작성 회로의 구성도.
도 4는 동기 신호 작성 회로의 타이밍 차트.
도 5는 복수 칩간의 동기 전송을 도시한 도면.
도 6은 복수 칩간의 동기 관계를 도시한 도면.
도 7은 칩간의 디스큐의 구성을 도시한 도면.
도 8은 패턴 발생기의 구성도.
도 9는 2배 주파수의 칩간 전송을 도시한 도면.
도 10은 2배 주파수의 칩간 전송의 타이밍 차트.
도 11은 패리티 체크의 구성을 도시한 도면.
도 12는 패리티를 부가한 전송 데이터를 도시한 도면.
도 13은 클록 신호의 전송을 도시한 도면.
도 14는 출력 회로의 구성도.
도 15는 2:1 선택 신호 생성 회로의 구성도.
도 16은 1/2 분주(分周) 회로의 구성도.
도 17은 2배속 전송 모드 설정 시의 타이밍 차트.
도 18은 등속 전송 모드 설정시의 타이밍 차트.
도 19는 입력 회로의 구성도.
도 20은 튜닝의 구성을 도시한 도면.
도 21은 튜닝 처리의 플로차트.
도 22는 제 1 튜닝 처리를 도시한 도면.
도 23은 제 2 튜닝 처리를 도시한 도면.
도 24는 캘리브레이션(calibration) 시퀀스를 도시한 도면.
도 25는 시험 시의 구성을 도시한 도면.
도 26은 종래의 소스 동기 방식의 구성도.
도 27은 소스 동기 방식에 의한 스트로브 포인트를 도시한 도면.
도 28은 롱 텀 지터(Long term Jitter)를 도시한 도면.
도 29는 클록 주파수의 변동을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1l, 701 송신측 칩
12, 702 수신측 칩
21 지연회로
22-1, 22-2, 22-N, 27-1, 27-2, 27-N, 307, 805, 902, 1405, 1406, 1414, 1415, 1416, 1501, 1503, 1602 플립플롭(flip-flop) 회로
23, 24-1, 24-2, 24-N, 501-1, 501-2, 501-p, 502-1, 502-2, 502-p, 714 출력 회로
25, 26-1, 26-2, 26-N, 503-1, 503-2 , 503-p, 504-1, 504-2, 504-p, 721, 721-1, 721-p 입력 회로
101 데이터 송신 장치
102 데이터 수신 장치
1l1, 121 동기 신호 작성 수단
112 패턴 발생 수단
113 출력 수단
122 패턴 검출 수단
123 클록 조정 수단
l24 데이터 버퍼 수단
125 리드 수단
126 라이트 수단
201∼207 보드
21l∼221 칩
231∼241 동기 신호 작성 회로
30l PLL
302, 304, 306 시프트 레지스터
303, 305, 1407, 1408, 1409, l502, 160l AND 회로
505-l, 505-2, 505-p, 506-1, 506-2, 506-p, 724 링 버퍼
507, 725 리드 포인터 회로
711, 2501 패턴 발생기
712, 713, 1403, 1901 선택 회로
722, 722-1, 722-p 패턴 검출기
723 라이트 포인터 회로
801 카운터
802 디코더
803 선택 회로
804, 1404, 1410 OR 회로
901 멀티 플렉서(multiplexer)
1101 패리티 검출 회로
1302 클록 드라이버 전용 회로
1312 클록 리시버 전용 회로
1301, 1311 PLL
1401 2:1 선택 신호 생성 회로
1402, 1902 1/2 분주 회로
141l EXNOR 회로
1412 EXOR 회로
1413 NAND 회로
1417, 1418, 1419 버퍼
1504, 1603 인버터
1903 위상 조정 회로
1904 업/다운 카운터
1905 스트로브 신호 발생 회로
1906 위상 검출기
1907 분주 회로
1908 초퍼 회로
1909 래치 회로
2001, 2002 레지스터
본 발명은 고속 인터페이스를 갖는 반도체칩과 같은 장치 사이에서의 데이터 전송에 관한 것이다.
컴퓨터의 프로세서 LSI(Large Scale Integration)와 칩 세트 LSI 사이의 데이터 전송에서 볼 수 있듯이, 반도체칩 사이에서 데이터 전송을 할 때는 데이터 신호의 셋업 타임 및 홀드 타임을 확보할 필요가 있다. 종래의 전송 방식에서는 송신 칩의 클록 신호를 수신 칩으로 전송하고, 수신 칩에서 전송되어 온 클록 신호를 지연시킴으로써 셋업 타임 및 홀드 타임을 확보하고 있었다(예를 들어, 일본국 특 개평8-102729호 공보 참조).
도 26은 종래의 소스 동기(Source Synchronous)방식으로 복수 비트의 패럴렐 데이터를 전송하는 구성을 나타내고 있다. 송신측 칩(11)은, 지연 회로(21), 플립플롭(FF) 회로(22-i) 및 출력 회로(23), (24-i)(i=1, 2, …, N) 을 구비하고, 수신측 칩(12)은, 입력 회로(25), (26-i) 및 플립플롭 회로(27-i)(i=1, 2, …, N)을 구비한다.
소스 동기 방식은, 이러한 칩 사이에서 데이터 전송을 할 때, 송신측 칩(l1)(내지 수신측 칩(12))에서 사용하는 클록 신호에 고정 지연을 부여하고, 데이터 신호와 함께 전송하고, 수신측 칩(12)에서는 전송되어 온 클록 신호에서 데이터 신호를 스트로브(Strobe)하는 방식이다(도 27 참조).
클록 신호에 부여하는 고정 지연은, 각종 지연량(보드 배선, LSI내 배선, 드라이버/리시버) 및 프로세스 편차를 고려한 뒤, 수신측 플립플롭 회로(27-i)의 셋업 타임 및 홀드 타임을 보증하는 범위를 구해서 설정된다. 칩간의 배선은, 전송로의 편차를 억제하기 위하여 원칙적으로 등장 배선(等長 配線)으로 한다.
소스 동기 방식의 이점은, 클록 신호만을 조정하기 때문에 조정용 회로를 비교적 용이하게 작성할 수 있다는 점이다. 단, 동일 클록 신호에서 스트로브하는 비트간의 편차 범위가 전송하는 클록 신호의 주기보다 좁을 필요가 있고, 고속 전송을 실현하는 데는 이하와 같은 결점도 있다.
(1) 칩 사이를 등장 배선해야 한다.
(2) 1개의 클록 신호에서 스트로브하는 데이터의 수(N)를 적게 해야 한다.
(3) 상기 (1) 및 (2)의 양쪽 조건을 만족했다고 하더라도 프로세스나 전송 열화에 의존하는 편차를 고려하면 전송 불가능이 될 경우가 있다.
특허문헌 1 내지 16은, 패럴렐/시리얼 데이터 전송, 클록 신호 조정, 스큐(skew) 조정, 클록 신호 발생, 타이밍 제어 등에 관한 것이다.
[특허 문헌 1] 일본국 공개특허공보 특개평8-102729호 공보
[특허 문헌 2] 일본국 공개특허공보 특개2000-285144호 공보
[특허 문헌 3] 일본국 공개특허공보 특개평8-044667호 공보
[특허 문헌 4] 일본국 공개특허공보 특개평10-164037호 공보
[특허 문헌 5] 일본국 공개특허공보 특개2002-044061호 공보
[특허 문헌 6] 일본국 공개특허공보 특개평6-177940호 공보
[특허 문헌 7] 일본국 공개특허공보 특개평8-054955호 공보
[특허 문헌 8] 일본국 공개특허공보 특개2002-108642호 공보
[특허 문헌 9] 일본국 공개특허공보 특개2000-134189호 공보
[특허 문헌 10] 일본국 공개특허공보 특개평11-163846호 공보
[특허 문헌 11] 일본국 공개특허공보 특개평5-336091호 공보
[특허 문헌 12] 일본국 공개특허공보 특개2000-341135호 공보
[특허 문헌 13] 일본국 공개특허공보 특개2002-223208호 공보
[특허 문헌 14] 일본국 공개특허공보 특개2003-273852호 공보
[특허 문헌 15] 일본국 공개특허공보 특개평5-225079호 공보
[특허 문헌 16] 일본국 공개특허공보 특개평5-336210호 공보
전술한 바와 같은 송신측 칩으로부터 클록 신호와 패럴렐 데이터 신호를 병주(竝走)해서 전송하는 방식에서는, 동일 클록 신호에 대한 비트간의 편차 범위가 1사이클 이내로 제한되기 때문에 높은 전송 레이트의 실현은 곤란하다. 또한 비트간의 편차를 억제하기 위해서, 칩 사이를 등장(等長)으로 배선하는 등의 제약이 엄격해지고 패키지의 배선 난이도가 높아진다.
또한 클록 신호를 전송하는 기능을 갖지 않고, 수신측 칩의 페이스 록 루프(PLL:phase-locked loop)에서 작성된 로컬 클록의 위상을 조정하는 기능만을 갖는 방식에서는, 송신측 칩의 PLL과 수신측 칩의 PLL에서의 롱 텀 지터(Long Term jitter)의 영향에 의해 셋업 타임 및 홀드 타임의 조건을 만족할 수 없는 것이 염려된다.
도 28은 지터가 없는 이상적인 클록 신호와 극단적인 롱 텀 지터를 갖는 클록 신호를 나타내고 있고, 도 29는 시간의 경과에 따른 클록 주파수의 변동을 나타내고 있다. 예를 들면, 송신측 칩의 PLL의 클록 신호가 고주파대가 되고, 수신측 칩의 PLL의 클록 신호가 저주파대가 되었을 경우, 로컬 클록의 위상 조정을 실시해도 셋업 타임 및 홀드 타임의 조건을 만족할 수 없게 되는 것을 상정한다.
본 발명의 과제는, 송신 장치와 수신 장치의 사이에서 복수 비트의 패럴렐 데이터를 전송할 때, 비트간의 데이터 신호의 편차를 억제하면서 고속 전송을 실현하는 것이다. 본 발명의 또 하나의 과제는, 송신 장치와 수신 장치의 사이에서 복수 비트의 패럴렐 데이터를 전송할 때, 수신 장치에서 데이터 신호의 셋업 타임 및 홀드 타임을 확보하는 것이다.
도 1은 본 발명의 데이터 송신 장치 및 데이터 수신 장치의 원리도이다.
본 발명의 제 1 국면에서, 데이터 송신 장치(101)는 동기 신호 작성 수단(111), 패턴 발생 수단(112) 및 출력 수단(113)을 구비하고, 복수 비트의 패럴렐 데이터를 데이터 수신 장치(102)로 송신한다. 또한 데이터 수신 장치(102)는, 동기 신호 작성 수단(121), 패턴 검출 수단(122), 클록 조정 수단(123), 데이터 버퍼 수단(124) 및 리드 수단(125)을 구비하고 데이터 송신 장치(101)로부터 송신된 패럴렐 데이터를 수신한다.
데이터 송신 장치(101)에서, 동기 신호 작성 수단(111)은 기준 신호를 이용하여 송신측 동기 신호를 생성하고, 패턴 발생 수단(112)은 송신측 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하고, 출력 수단(113)은 트레이닝 패턴 및 패럴렐 데이터를 비트마다 데이터 수신 장치(102)에 송신한다.
데이터 수신 장치(102)에서, 동기 신호 작성 수단(121)은 기준 신호를 이용하여 수신측 동기 신호를 생성하고, 패턴 검출 수단(l22)은 트레이닝 패턴을 검출한다. 클록 조정 수단(123)은 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성한다. 데이터 버퍼 수단(124)은, 조정 클록 신호를 따라서 비트마다 데이터 신호를 수용하여, 시계열로 일정수의 데이터를 비트마다 유지하고, 데이터 버퍼 수단(124)의 저장 위치는 트레이 닝 패턴이 검출되었을 때에 초기화된다. 리드 수단(125)은, 데이터 버퍼 수단(124) 내의 복수 비트의 데이터를 제 2 클록 신호를 따라 수신측 동기 신호에 동기해서 시계열로 선택하여 패럴렐 데이터로서 판독한다.
이러한 데이터 송신 장치(101) 및 데이터 수신 장치(102)에 의하면, 송신측과 수신측에 공통인 기준 신호로부터 생성된 동기 신호와, 그 동기 신호에 동기해서 생성된 트레이닝 패턴을 이용하여, 데이터 송신 장치(101)와 데이터 수신 장치(102)의 논리적 동기가 보장된다. 따라서, 장치 사이를 등장으로 배선하지 않아도 비트간의 데이터 신호의 편차를 제압할 수 있어 고속 전송을 행할 수 있게 된다. 또한 데이터 수신 장치(102)에서, 비트마다 데이터 신호를 이용하여 클록 신호의 위상을 조정함으로써 데이터 신호의 셋업 타임 및 홀드 타임이 확보된다.
본 발명의 제 2 국면에서, 제 1 국면의 데이터 수신 장치(102)는 라이트 수단(126)을 또한 구비한다. 데이터 버퍼 수단(124)은 일정수의 데이터를 시계열로 유지하는 일정수의 버퍼 수단을 포함하고, 라이트 수단(126)은 그들의 버퍼 수단 중, 다음에 데이터가 저장되는 버퍼 수단을 나타내는 라이트 포인터 정보를 유지하고, 라이트 포인터 정보에 의해 나타나는 버퍼 수단에 데이터 신호를 입력한다. 패턴 검출 수단(122)은, 트레이닝 패턴을 검출했을 때 라이트 포인터 정보를 초기화한다.
이러한 데이터 수신 장치(102)에 의하면, 송신측 동기 신호에 동기해서 생성된 트레이닝 패턴을 이용하여 데이터 버퍼 수단(124)의 기입 위치를 초기화하는 타이밍이 결정된다. 따라서, 송신측 동기 신호와 데이터 버퍼 수단(124)의 기입 타 이밍의 논리적 동기가 보장된다.
본 발명의 제 3 국면에서, 제 1 국면에서의 데이터 수신 장치(102)의 데이터 버퍼 수단(124)은, 일정수의 데이터를 시계열로 유지하는 일정수의 버퍼 수단을 포함한다. 리드 수단(125)은, 그들의 버퍼 수단 중, 다음에 판독되는 데이터가 유지되어 있는 버퍼 수단을 나타내는 리드 포인터 정보를 유지하고, 수신측 동기 신호를 따라서 리드 포인터 정보를 초기화한다.
이러한 데이터 수신 장치(102)에 의하면, 데이터 버퍼 수단(124)의 판독 위치를 초기화하는 타이밍이 수신측 동기 신호에 의해 결정된다. 따라서, 수신측 동기 신호와 데이터 버퍼 수단(124)의 판독 타이밍의 논리적 동기가 보장된다.
데이터 송신 장치(101) 및 데이터 수신 장치(102)는, 예를 들면 후술하는 도 2의 칩(211∼221)과, 후술하는 도 7의 송신측 칩(701) 및 수신측 칩(702)에 대응한다. 동기 신호 작성 수단(111) 및 동기 신호 작성 수단(421)은, 예를 들면 도 2의 동기 신호 작성 회로(231∼241)에 대응한다.
패턴 발생 수단(112), 출력 수단(113), 패턴 검출 수단(122), 클록 조정 수단(123) 및 데이터 버퍼 수단(124)은, 예를 들면 도 7의 패턴 발생기(711), 출력 회로(714), 패턴 검출기(722), 입력 회로(721) 및 링 버퍼(724)에 각각 대응한다. 리드 수단(125)은, 예를 들면 도 7의 링 버퍼(724) 및 리드 포인터 회로(725)에 대응하고, 라이트 수단(126)은, 예를 들면 도 7의 링 버퍼(724) 및 라이트 포인터 회로(723)에 대응한다.
이하, 도면을 참조하면서 본 발명을 실시하기 위한 최선의 형태를 상세하게 설명한다.
본 실시예의 송신측 칩 및 수신측 칩의 주된 특징은 아래와 같다.
(1) 수신측 칩에 있어서, 비트마다 데이터의 변화점으로부터 최적인 샘플링 포인트(클록의 상승)를 작성한다. 데이터의 송수신을 행하는 전체 칩에 기준 신호를 분배하고, 기준 신호에 의해 n사이클에 1회 하이 레벨 ‘H’가 되는 동기 신호를 작성하고, 그 동기 신호를 기준으로 하여 작성한 트레이닝 패턴을 이용하여 송신측 칩과 수신측 칩의 논리적 동기를 보장하고 동기 전송을 실현한다. 이에 따라 칩 사이를 등장으로 배선할 필요가 없어지고, 비트 사이의 스큐(skew)를 흡수할 수 있다.
(2) 송신측 칩의 클록 신호를 수신측 칩으로 전송하고, 수신측 칩에서는 송신측 칩으로부터 전송된 클록 신호를 조정한다. 이에 따라 송신측 칩의 PLL과 수신측 칩의 PLL 사이의 롱 텀 지터에 의한 영향이 삭감된다.
(3) 칩간 전송의 튜닝(트레이닝) 시에 사용하는 트레이닝 패턴에 패리티를 부가해서 송신하고, 수신측 칩에서 패리티를 체크하는 기구를 설치한다. 이에 따라 트레이닝 패턴을 정상적으로 전송하고, 트레이닝 패턴의 오류 검출을 회피할 수 있다.
(4) 송신측 칩의 최종단에 멀티 플렉서를 설치하고, 수신측 칩에 클록 신호를 분주(分走)하는 기능을 설치한다. 이에 따라 칩의 내부 클록 신호의 2배의 속도로 전송하는 것이 가능해진다. 2배속 전송을 적용한 장소에 대해서는, 칩간의 배선수를 반 정도로 삭감할 수 있기 때문에, 1칩당의 단자수를 삭감할 수 있다. 또한 단자수 부족을 해소하여 1칩에 설치 가능한 기능을 확대할 수 있고, 다기능 칩 실현에 의한 비용 삭감 효과를 얻을 수 있다.
(5) 수신측 칩의 클록 조정을 튜닝 기간 동안만 실행했을 경우, 튜닝 종료 후의 전원 전압ㆍ온도 변동에 의해 타이밍이 변동하는 것을 생각할 수 있다. 그래서, 튜닝 기간 동안 뿐만아니라 시스템 운용 시에도 수신측 칩의 클록 조정 기능을 유효하게 한다. 이에 따라 시스템 운용 기간의 전원 전압ㆍ온도 변동에 의한 타이밍 변동에 추종할 수 있다.
(6) 복수 칩간의 전송에서의 튜닝 기동 설정을 시스템에 존재하는 칩 마다 실행했을 경우, 초기 설정 시퀀스가 길어지거나, 초기 설정 시퀀스가 복잡해지는 문제가 생긴다. 그래서, 시스템 구성 마다 1개의 기준이 되는 칩을 결정하고, 기준칩에 대하여 기동을 걸어 기준칩에 속하는 모든 칩간 인터페이스의 튜닝을 실행하는 시퀀서를 각 칩에 내장한다. 이에 따라 초기 설정 시퀀스가 길어지거나, 초기 설정 시퀀스가 복잡해지는 문제를 해결할 수 있다.
(7) 개개의 칩에 시험용의 트레이닝 패턴 생성 회로를 설치하고, 트레이닝 패턴 생성 회로의 출력을 수신측 칩의 클록 조정 회로의 테스트 신호로서 사용한다. 이것에 의해, 칩간 전송의 진단을 실시할 때, 송신측 기능과 수신측 기능이 정상적으로 동작하는 것을 칩 단체에서 시험할 수 있게 된다.
도 2는, 각 칩으로의 기준 신호의 분배 방법을 나타내고 있다. 도 2의 시스템은, 보드(201∼207)로 이루어지고, 보드(201∼204)에는 각각 칩(211∼214)이 설치되어 있고, 보드(206 및 207)에는 각각 칩(220 및 221)이 실장되어 있다. 또한 보드(205)에는 칩(215∼219)이 실장되어 있다. 칩(211∼221)은 각각 동기 신호 작성 회로(231∼241)를 구비한다. 각 칩의 동기 신호 작성 회로에는, 각각 2종류의 기준 신호(S1 및 S2)가 분배된다.
도 3은 각 동기 신호 작성 회로의 구성을 나타내고 있고, 도 4는 도 3의 동기 신호 작성 회로 내의 신호의 타이밍 차트다. 도 3의 동기 신호 작성 회로는, PLL(301), 시프트 레지스터(302, 304, 306), AND 회로(303, 305) 및 FF 회로(307)를 구비한다. 시프트 레지스터(302, 304 및 306)는, 각각 1단, m단 및 n단의 FF 회로로 이루어진다.
기준 신호(S1)는, PLL(301)의 레퍼런스(reference) 클록 신호로서 사용되고, 기준 신호(S2)는, 기준 신호(S1)의 2배의 주기를 갖는 신호다. PLL(301)은 기준 신호(S1)을 레퍼런스 클록 신호로서 클록 신호 클록(VCO) 및 페이스 신호를 생성한다. 페이스 신호는 레퍼런스 클록 신호와 같은 주기를 갖는다.
페이스 신호의 미분 검출을 위해서, 시프트 레지스터(302)는 클록 신호 클록(VCO)을 이용하여 페이스 신호를 1단 시프트시키고, AND 회로(303)은 시프트 도중의 FF 회로의 출력과, 시프트 최종단의 FF 회로의 출력의 논리적(論理積)을 신호(X1)로서 출력한다. 시프트 레지스터(306)는, 비동기 신호인 기준 신호(S2)를 동기화하기 위해서, 클록 신호 클록(VCO)을 이용하여 기준 신호(S2)를 n단 시프트시켜서 신호(X3)로서 출력한다.
시프트 레지스터(304)는, 신호(X1)의 펄스를 신호(X3)의 ‘H’구간의 중앙부근에 이동시키기 위해서, 클록 신호 클록(VCO)을 이용하여 신호(X1)를 m단 시프트 시켜 신호(X2)로서 출력한다. AND 회로(305)는, 신호(X2)과 신호(X3)의 논리적을 신호(X4)로서 출력하고, FF 회로(307)는 클록 신호 클록(VCO)을 따라서 신호(X4)를 래치하고, 칩간 공통인 동기 신호로서 출력한다.
이 동기 신호는, 동기 신호의 생성에 사용할 수 있었던 클록 신호 클록(VCO)에 동기하고, 기준 신호(S1 및 S2)의 타이밍을 유지하고 있어 클록(VCO) 의 n사이클에 1회 ‘H’가 된다. 도 4의 예에서는 n=16이다.
다음으로 도 5 및 6을 참조하면서, 복수 칩간의 동기 전송에 관하여 설명한다. 목적은 복수 칩간(다(多):1, 1:다(多))의 동기 관계를 실현하는 것과, 칩 내부의 2배의 주파수에서 칩간 전송을 실현하는 것이다.
도 5는, 복수의 송신측 칩(A, …, A’)으로부터 수신측 칩(B)에 대하여, 칩 내부의 2배의 속도로 데이터를 전송하는 구성을 나타내고 있다. 송신측 칩(A)은 출력 회로(501-i)(i=1, 2, …, p)를 구비하고, 송신측 칩(A’)은 출력 회로(502-i)(i=1, 2, …, p)를 구비한다. 또한 수신측 칩(B)은, 입력 회로(503-i, 504-i), 링 버퍼(505-i, 506-i)(i=1, 2, …, p) 및 리드 포인터 회로(507)를 구비한다.
출력 회로(50l-i 및 502-i)는, 각각 2비트의 패럴렐 데이터를 시분할 다중 방식에 의해 전송로의 1개의 신호선에 출력하고, 입력 회로(503-i 및 504-i)는, 신호선으로부터 입력되는 데이터를 링 버퍼(505-i 및 506-i)로 전송한다.
링 버퍼(505-i 및 506-i)는, 복수단의 버퍼로 구성되고, 시계열로 단수(段數) 만큼의 데이터를 유지한다. 링 버퍼의 단수는, 상기한 동기 신호가 ‘H’로 되는 주기의 사이클수(n)와 일치한다.
각 링 버퍼는, 라이트 포인터(WP)의 값이 나타내는 버퍼에 수취한 데이터의 값을 저장하고, 그 밖의 버퍼는 이미 저장되어 있는 값을 유지한다. 이 라이트 포인터는, 다음 클록에서 기입해야 할 버퍼를 나타내고 있고, 링 버퍼의 단수 만큼의 값을 순회(巡回)한다.
리드 포인터 회로(507)는 링 버퍼(505-i 및 506-i)로부터 데이터를 판독하기 위해서, 다음 클록에서 읽어 내야 할 버퍼를 나타내는 값을 리드 포인터(RP)로 하여 유지한다. 리드 포인터는, 동기 신호를 트리거(trigger)로서 초기화되고, 라이트 포인터와 마찬가지로 링 버퍼의 단수 만큼의 값을 순회한다. 버퍼의 판독은 기입과는 관계없이 행하여지고, 링 버퍼(505-i 및 506-i)로부터 리드 포인터의 값이 나타내는 버퍼의 데이터가 선택되어서 일제히 판독된다. 이 때, 각 링 버퍼로부터 인접한 2비트분의 데이터가 동시에 판독된다.
임의의 시간에 송신측 칩(A)으로부터 전송한 데이터(Al,A2, …, Am, An)가 전송로를 경유해서 수신측 칩(B)의 링 버퍼(505-i)로부터 판독되는 동시에, 송신측 칩(A’)으로부터 전송한 데이터(A’1, A’2, …, A’m, A’n)도 링 버퍼(506-i)로부터 판독되었을 때, 칩(A, …, A’) 과 칩(B) 사이에서 동기가 확립되게 된다.
도 6은 복수 칩간의 동기를 확립할 때까지의 데이터의 상태를 모식적으로 나타내고 있다. 도면 중 왼쪽의 “입력 회로의 출력”은, 입력 회로(503-i 및 504-i)의 안에서 클록 신호를 조정한 결과, 비트마다 위상이 어긋나 있는 모양을 나타내고 있다. 중앙의 “링 버퍼:라이트”는, 칩(A)으로부터의 데이터와 칩(A’)으로부터의 데이터를, 칩(B)의 링 버퍼(505-i 및 506-i)에 기입한 모양을 나타내고 있 다. 이 시점에서는 칩간 동기는 확립되어 있지 않다.
또한 오른쪽의 “링 버퍼:리드”는 링 버퍼(505-i 및 506―i)에 뿔뿔이 기입된 데이터를, 동기 신호를 트리거로 한 타이밍에서 판독함으로써 칩간 동기가 확립되어 있는 모양을 나타내고 있다.
도 7은 링 버퍼를 사용한 칩간 디스큐(De-skew)의 구성을 나타내고 있다. 송신측 칩(701)은, 패턴 발생기(711), 선택 회로(712, 713) 및 출력 회로(714)을 구비하고, 수신측 칩(702)은 입력 회로(721), 패턴 검출기(722), 라이트 포인터 회로(723), 링 버퍼(724) 및 리드 포인터 회로(725)를 구비한다. 또한 송신측 칩(701) 및 수신측 칩(702)의 구성 요소는, 도 2에 나타낸 각 칩의 구성 요소의 일부에 대응하고 있어, 실제로는 모든 칩이 양쪽의 구성 요소를 갖는다.
송신측 칩(701)의 패턴 발생기(711)는, 도 3 및 4에 나타낸 동기 신호를 트리거로서 트레이닝 패턴을 발생하고, 선택 회로(712 및 713)는 데이터 전환 신호를 따르고, 보통 데이터 신호와 패턴 발생기(711)의 출력 신호 중 어느 하나를 선택해서 출력한다. 출력 회로(714)는, 전송 데이터의 구동 능력을 높이는 기능을 갖는다.
수신측 칩(702)의 입력 회로(721)는, 클록 신호의 위상을 조정하는 기능을 갖고, 조정 후의 클록 신호와 수신한 데이터 신호를 출력한다. 패턴 검출기(722)는, 수신한 데이터 신호열로부터 트레이닝 패턴을 검출하고, 라이트 포인터를 초기화하는 클리어런스 신호를 출력한다. 라이트 포인터 회로(723) 및 리드 포인터 회로(725)는 상기한 라이트 포인터 및 리드 포인터를 유지한다. 링 버퍼(724)는, 입 력 회로(721)로부터 출력된 데이터 신호를 라이트 포인터가 나타내는 버퍼에 저장하고, 리드 포인터가 나타내는 버퍼로부터 데이터를 출력한다.
송신측 칩(701) 및 수신측 칩(702)의 이하의 동작에 의해, 데이터 신호의 스큐가 흡수되고, 칩간의 동기가 확립된다.
(1) 송신측 칩(701)의 동기 신호를 기준으로 트레이닝 패턴을 생성한다.
(2) 수신측 칩(702)에서는, 입력 회로(721)에 의한 위상 조정 후에 패턴 검출기(722)에서 트레이닝 패턴을 검출하고, 클리어런스 신호에 의해, 라이트 포인터 회로(723)의 라이트 포인터를 초기화하는 타이밍을 결정한다. 트레이닝 패턴의 검출 후, 클리어런스 신호는 마스크된다.
(3) 수신측 칩(702)의 동기 신호에 의해, 리드 포인터를 초기화하는 타이밍을 결정한다.
(4) 라이트 포인터와 리드 포인터를 따라, 링 버퍼(724)의 라이트/리드를 행한다. 라이트 포인터 및 리드 포인터의 초기값은 설정에 의해 가변으로 한다.
입력 회로(721)에 의한 위상 조정 기간 및 스큐 조정 기간은, 송신측 칩(701)에서 선택 회로(712 및 713)에 의해 패턴 발생기(711)의 출력이 출력 회로(714)에 공급된다. 스큐 조정에 사용되는 트레이닝 패턴은 동기 신호를 트리거로서 생성되며, 예를 들면 소정 사이클의 반복 패턴이다.
도 8은 도 7의 패턴 발생기(711)의 구성도이다. 도 8의 패턴 발생기(711)는 카운터(801), 디코더(802), 선택 회로(803), OR 회로(804) 및 FF 회로(805)를 구비한다. 카운터(801)는 동기 신호가 로(low) 레벨 ‘L’일 때는 카운트 동작을 행하 여 카운터 값을 출력하고, 동기 신호가 ‘H’가 되면 클리어된다.
디코더(802)는 카운터(801)로부터의 카운터 값을 디코딩(decoding)하여 위상 조정용의 트레이닝 패턴(위상 조정 패턴) 및 스큐 조정용의 트레이닝 패턴(스큐 조정 패턴)을 출력하고, 선택 회로(803)는 패턴 선택 신호를 따르고, 위상 조정 패턴 및 스큐 조정 패턴 중 어느 하나를 선택해서 출력한다. OR 회로(804)는 선택 회로(803)의 출력과 종료 패턴 선택 신호의 논리합을 출력하고, FF 회로(805)는 OR 회로(804)의 출력을 래치하여 출력 패턴으로서 출력한다.
도 9는 칩 내부의 2배의 주파수에서 칩간 전송을 행하는 구성을 나타내고 있고, 도 10은 이 구성에 의한 칩간 전송의 타이밍 차트이다.
도 7의 송신측 칩(701)의 출력 회로(714)는, 멀티 플렉서(901) 및 FF 회로(902)를 포함하고, 칩 내부의 인접하는 2비트의 데이터 신호를 칩 내부의 클록 신호(내부 클록 신호)의 2배속의 클록 신호(2배 클록 신호)에서 다중화하고, 전송로로 출력한다. 수신측 칩(702)의 입력 회로(721)는, 수신측 칩(702)의 내부 클록 신호의 2배속의 클록 신호의 위상을 조정해서 출력한다. 이에 따라 출력 회로(714)로부터 링 버퍼(724)의 기입까지는 2배속으로 동작한다.
리드 포인터 회로(725)는 내부 클록 신호에서 리드 포인터를 갱신하고, 리드 포인터가 나타내는 링 버퍼(724) 내의 2개의 버퍼로부터, 2비트 동시에 데이터가 판독된다. 이에 따라 칩 내부의 2배의 주파수에서의 칩간 전송이 실현된다.
이 경우, 2배 클록 신호는 도 3의 클록 신호 클록(VCO)에 상당하고, 내부 클록 신호는 예를 들면 칩 내부에서 2배 클록 신호를 분주함으로써 생성된다.
도 1l은 튜닝 시의 트레이닝 패턴에 대하여 패리티를 부가해서 전송하고, 패리티 체크를 행하는 구성을 나타내고 있다. 이 경우, 송신측 칩(701)의 출력 회로(714) 내에 패리티 생성 회로가 설치되고, 수신측 칩(702)에는 패리티 검출 회로(1101)가 설치된다.
도 12에 나타내는 바와 같이, 송신측 칩(701)의 패리티 생성 회로는, 튜닝 기간 동안에, 소정 비트 수의 시리얼 데이터에 대하여 1비트의 패리티 비트를 부가한다. 수신측 칩(702)의 패리티 검출 회로(110l)는 수신한 데이터 신호열로부터 패리티 비트를 검출하고 패리티 체크를 행한다. 이에 따라 신호선 1개 단위로 전송 데이터의 정당성을 확인할 수 있다.
도 13은 송신측 칩(701)으로부터 수신측 칩(702)으로 클록 신호를 전송하는 구성을 나타내고 있다. 이 경우, 송신측 칩(701)에는 클록 드라이버 전용 회로(1302)가 설치되고, 수신측 칩(702)에는 클록 리시버 전용 회로(1312)가 설치된다.
클록 드라이버 전용 회로(1302)는 PLL(1301)로부터 출력되는 2배 클록 신호를 수신측 칩(702)으로 소스 클록(Source C1ock) 신호로서 송신하고, 클록 리시버 전용 회로(1312)는, 수신한 소스 클록 신호를 입력 회로(721)에 전송한다.
입력 회로(721)는 클록 선택 신호(CLKSEL)를 따라, 소스 클록 신호 및 PLL(1311)로부터 출력되는 2배 클록 신호 중 어느 하나를, 위상 조정의 대상으로 삼아서 선택한다. 소스 클록 신호를 선택했을 경우, PLL(1311)로부터의 클록 신호를 선택했을 경우와 비교하여 이하와 같은 메리트를 얻을 수 있다.
ㆍ 전원 투입 직후의 전압ㆍ온도 변동에 의한 위상 편차가 삭감된다.
ㆍ PLL의 롱 텀 지터의 영향이 삭감된다.
도 14는 출력 회로(714)의 구성을 나타내고 있다. 도 14의 출력 회로(714)는 2:1 선택 신호 생성 회로(1401), 1/2 분주 회로(1402), 선택 회로(1403), OR 회로(1404, 1410), FF 회로(1405, 1406, 1414, 1415, 1416), AND 회로(1407, 1408, 1409), EXNOR 회로(1411), EXOR 회로(1412), NAND 회로(l413) 및 버퍼(1417, 1418, 1419)를 구비한다.
이 중, 2:1 선택 신호 생성 회로(1401), 1/2 분주 회로(1402), 선택 회로(1403), OR 회로(1404, 1410), FF 회로(1405, 1406), AND 회로(1407, 1408, 1409)는 모드 설정 신호를 따라서 전송 모드를 바꾸는 동작을 행한다. 모드 설정 신호가 ‘H’일 때 등속 전송 모드가 선택되고, 모드 설정 신호가 ‘L’일 때 2배속전송 모드가 선택된다.
등속 전송 모드에서는, 출력 회로(714) 및 입력 회로(721)가 비트마다 설치되고, 2배 클록 신호의 반 정도의 주파수에서 데이터 전송이 행하여진다. 또한 링 버퍼(724)로부터는 데이터가 1비트씩 판독된다.
2:1 선택 신호 생성 회로(1401)는 도 l5에 나타내는 바와 같이, FF 회로(1501, 1503), AND 회로(1502) 및 인버터(1504)를 포함하고, 동기 신호와 2배 클록신호로부터 2:1 선택 신호를 생성한다. 1/2 분주 회로(1402)는, 도 16에 나타내는 바와 같이, AND 회로(1601), FF 회로(1602) 및 인버터(1603)를 포함하고, 2 배 클록 신호를 분주하고, 주파수가 반 정도의 등속 클록 신호를 생성한다.
선택 회로(1403)는, 모드 설정 신호가 ‘H’일 때, 1/2 분주 회로(1402)로부 터 출력되는 클록 신호를 선택해서 출력하고, 모드 설정 신호가 ‘L’일 때, 2배 클록 신호를 선택해서 출력한다. 선택 회로(1403)로부터 출력된 클록 신호는, FF 회로(1405, 1406, 1414, 1415 및 1416)의 클록 단자에 입력된다.
OR 회로(1404)는 2:1 선택 신호 생성 회로(1401)의 출력과 선택 회로(1403)의 출력의 논리합을, 입력 데이터 래치 제어 신호로서 FF 회로(1405 및 1406)에 출력하고, AND 회로(1407)는 모드 설정 신호의 부정(否定)과 2:1 선택 신호 생성 회로(1401)의 출력의 논리적을, 패스 선택 신호로서 AND 회로(1408 및 1409)에 출력한다.
FF 회로(1405 및 1406)는 OR 회로(1404)로부터의 입력 데이터 래치 제어 신호와 선택 회로(1403)로부터의 클록 신호를 따라, 각각 데이터 입력 단자(A 및 B)로부터 입력되는 데이터 신호를 래치해서 출력한다. AND 회로(1408, 1409) 및 OR 회로(1410)는 2:1 패스 선택 회로로서 동작하고, AND 회로(1407)로부터의 패스 선택 신호가 ‘L’일 때, FF 회로(1405)로부터의 데이터 신호를 선택해서 출력하고, 패스 선택 신호가 ‘H’일 때, FF 회로(1406)로부터의 데이터 신호를 선택해서 출력한다.
또한 EXNOR 회로(1411), EXOR 회로(1412), NAND 회로(1413), FF 회로(1414, 1415, 1416) 및 버퍼(1417, 1418, 1419)는 출력 데이터 신호의 엣지를 강조하는 피킹(peaking) 동작을 행한다.
도 17 및 18은, 각각 2배속 전송 모드 설정 시 및 등속 전송 모드 설정 시의 타이밍 차트이다.
2 배속 전송 모드에서는, 2:1 선택 신호 생성 회로(l401)로부터 출력되는 2:1 선택 신호가 그대로 입력 데이터 래치 제어 신호 및 패스 선택 신호로서 사용된다. 이 경우, 도 17에 나타내는 바와 같이, 2:1 선택 신호 생성 회로(1401) 내의 FF 회로(1501)에 의해 동기 신호가 1사이클 시프트되고, 시프트된 동기 신호의 하강에 의해 2:1 선택 신호는 ‘L’로 클리어된다(1701). 그 후에 2:1 선택 신호는 2배 클록 신호의 주기로 반전(토글)된다. 최초의 동기 신호가 입력될 때까지는 2:1 선택 신호의 상태(‘H’또는‘L’)는 불분명하다(1702).
FF 회로(1405 및 1406)는, 입력 데이터 래치 제어 신호의 하강에 의해 각각 데이터 입력 단자(A 및 B)의 데이터 신호를 래치한다(1703∼1706). 2:1 패스 선택 회로는, 패스 선택 신호의 하강에 의해 FF 회로(1405)로부터의 데이터 신호를 선택하고(1707), 패스 선택 신호의 상승에 의해 FF 회로(1406)로부터의 데이터 신호를 선택한다.
등속 전송 모드에서는, 2:1 선택 신호 생성 회로(1401)로부터 출력되는 2:1 선택 신호는 사용되지 않고, 입력 데이터 래치 제어 신호는 ‘H’로 고정되고, 패스 선택 신호는 ‘L’에 고정된다. 이 경우, 도 18에 나타내는 바와 같이, 1/2 분주 회로(1402)로부터 출력되는 클록 신호는 동기 신호의 하강에 의해 ‘L’로 클리어되고(1801), 2배 클록 신호의 주기로 반전(토글)된다.
FF 회로(1405 및 1406)는, 이 클록 신호를 따라 각각 데이터 입력 단자(A 및 B)의 데이터 신호를 래치하고, 2:1 패스 선택 회로는 패스 선택 신호를 따라 항상 FF 회로(1405)로부터의 데이터 신호를 선택한다.
도 l9는 입력 회로(721)의 구성을 나타내고 있다.
도 19의 입력 회로(721)는, 선택 회로(1901), 1/2 분주 회로(1902), 위상 조정 회로(1903), 업/다운 카운터(1904), 스트로브 신호 발생 회로(1905), 위상 검출기(1906), 분주 회로(1907), 초퍼 회로(1908) 및 래치 회로(1909)를 구비한다. 입력 회로(721)는 데이터 신호의 변화점에서 입력 클록 신호의 레벨(‘H’/‘L’)을 검출하고, 셋업/폴드에 충분한 타이밍으로 데이터를 수신할 수 있도록 클록 신호의 위상을 조정한다.
스트로브 신호 발생 회로(1905)는 데이터 신호의 변화점을 검출하고, 위상 검출기(1906)는 데이터 신호의 변화점에서 위상 조정 후의 클록 신호를 수신하고, 클록 신호의 레벨을 검출하고, 업/다운 카운터(1904)의 카운트 방향(시프트 방향)을 지정하는 제어 신호를 출력한다.
분주 회로(1907)는 데이터 신호의 변화점으로부터, 업/다운 카운터(1904)용의 시프트 클록 신호를 생성한다. 분주 회로(1907)의 분주 비율은, 신호DIV[1:0]에 의해 설정된다. 업/다운 카운터(1904)는 분주 회로(1907)로부터의 시프트 클록 신호를 따라, 위상 검출기(1906)에 의해 지정된 카운트 방향으로 카운트 동작을 행한다.
선택 회로(1901)는 클록 선택 신호(CLKSEL)가 ‘H’일 때, 송신측 칩(701)으로부터 수신한 소스 클록 신호를 조정 대상으로 삼아서 선택하고, CLKSEL이 ‘L’일 때, PLL(1311)에서 출력된 2배 클록 신호를 조정 대상으로 하여 선택한다. 1/2 분주 회로(1902)는 모드 설정 신호가 ‘H’(등속 전송 모드)일 때, 선택 회로 (1901)로부터의 클록 신호를 분주하고, 주파수가 반 정도의 등속 클록 신호를 생성하고, 모드 설정 신호가 ‘L’(2배속 전송 모드)일 때 선택 회로(1901)로부터의 클록 신호를 그대로 출력한다.
위상 조정 회로(1903)는 업/다운 카운터(1904)의 상태를 참조하여, 1/2 분주 회로(1902)로부터 출력되는 클록 신호의 위상을 진행시키거나 늦추거나 한다. 위상 조정 회로(1903)에 의해 조정된 클록 신호는, 조정 후 클록 신호로서 입력 회로(721)에서 출력되는 동시에 초퍼 회로(1908)에 입력된다. 래치 회로(1909)는 초퍼 회로(1908)로부터의 클록 신호에 따라, 데이터 신호를 래치해서 출력한다. 여기에서는, 셀 지연을 억제하기 위해서 초퍼 회로(1908)와 래치 회로(1909)의 조합을 사용하고 있지만, 그 대신에 FF 회로를 이용하여도 상관없다.
도 20은 트레이닝 패턴을 사용한 튜닝의 구성을 나타내고 있고, 도 21은 이 구성에 의한 튜닝 처리의 플로차트이다. 도 20의 송신측 칩(701) 및 수신측 칩(702)은 각각 레지스터(2001 및 2002)를 구비한다.
튜닝은 위상 조정과 스큐 조정의 2단계로 분할해서 행하여지고, 각각 전송되는 트레이닝 패턴이 다르다. 튜닝이 개시되면, 우선 송신측 칩(701)의 패턴 발생기(711)는 위상 조정 패턴을 출력하고, 출력 회로(714)는 그 패턴을 수신측 칩(702)에 송신한다(스텝 2101). 예를 들면 튜닝 시작 전은, all‘0’이 송출되고, 위상 조정 기간은 “11101000”(위상 조정 패턴)의 반복 패턴이 송출된다. 수신측 칩(702)의 입력 회로(721)는 수신한 위상 조정 패턴의 데이터 신호에 맞춰서 클록 신호의 위상을 조정한다(스텝 2102).
패턴 발생기(711)는, 위상 조정 패턴 송출 후, 일정 시간(△T1)이 경과하는 것을 기다려(스텝 2103), △T1이 경과하면 위상 조정 패턴을 스큐 조정 패턴으로 전환한다(스텝 2104). 스큐 조정 패턴으로는, 예를 들면 “1OO111O1”이 송출된다. 수신측 칩(702)의 패턴 검출기(722)는 스큐 조정 패턴을 검출하면 링 버퍼의 라이트 포인터를 초기화한다(스텝 2105).
패턴 발생기(711)는, 스큐 조정 패턴 송출 후, 일정 시간(△T2)이 경과하는 것을 기다려(스텝 2l06), △T2가 경과하면 종료 패턴을 출력하고 송신 완료 통지를 레지스터(2001)에 기입한다(스텝 2107). 이 때, 도 8의 종료 패턴 선택 신호가 ‘H’가 되고, all‘1’의 종료 패턴이 송출된다. 송신측 칩(701)은 종료 패턴 송출 중에 송출 데이터를 보통 데이터로 바꾼다. 수신측 칩(702)의 패턴 검출기(722)는 종료 패턴을 검출하면(스텝 2108), 수신 완료 통지를 레지스터(2002)에 기입한다(스텝 2109).
도 21의 플로는, 시스템 구성이나 인터페이스에 의존하지 않고 동작 가능하며, 위상 조정은 스텝(2l04)의 스큐 조정 패턴 송신 후도 속행된다. 레지스터(2001 및 2002)에 기입된 송신/수신 완료 통지를 클리어함으로써, 두 번째 튜닝을 행할 수 있게 된다.
또한, 수신측 칩(702)에서는 종료 패턴 검출 시에 입력 회로(721)에 대하여 위상 조정 기능을 정지하는 지시를 보낼 수도 있다. 이 경우, 튜닝 동작을 설정하는 튜닝 선택 신호가 패턴 검출기(722)에 입력된다.
튜닝 선택 신호에 의해 튜닝 기간만 위상 조정을 행하는 모드가 설정된 경우 는, 도 22에 나타내는 바와 같이, 패턴 검출기(722)는 종료 패턴을 검출하면, 위상 조정 오프의 지시를 입력 회로(721)에 출력하고 위상 조정을 정지한다.
튜닝 선택 신호에 의해 항상 위상 조정을 행하는 모드가 설정된 경우에는, 도 23에 나타내는 바와 같이, 패턴 검출기(722)는 항상 위상 조정 온(On)의 지시를 입력 회로(721)에 출력하고, 종료 패턴을 검출해도 위상 조정을 정지하지 않는다. 따라서, 보통 데이터 수신 중에도 위상 조정이 속행된다.
도 24는 도 2의 시스템 내의 복수 칩간에서, 칩(215)을 기준칩으로서 튜닝(캘리브레이션(calibration))을 행하는 시퀀스를 나타내고 있다. 칩(215)에 대하여 기동 지시를 하면, 도 21의 순서로 트레이닝 패턴이 전송되고, 각 칩이 자율적으로 송신 완료ㆍ수신 완료를 판단하고 다음 스텝의 처리를 실행한다. 이 예에서는, (1), (2), (3), (4)의 순서로 튜닝이 실행된다.
도 25는 수신측 칩(702)에서의 입력 회로(712)의 시험 시의 구성을 나타내고 있다. 도 25의 수신측 칩(702)은, p비트의 패럴렐 데이터를 수신하기 위해서 p개의 입력 회로(721-i) 및 p개의 패턴 검출기(722-i)(i=1, 2, …. p)를 구비하고, 시험용의 트레이닝 패턴(시험용 패턴)을 생성하기 위해서 패턴 발생기(2501)를 구비한다. 패턴 발생기(2501)의 출력은, 각 인력 회로(721-i)의 테스트용 입력 단자에 접속된다.
입력 회로(721-i)는, 송신측 칩(701)으로부터 전송되는 위상 조정 패턴 대신에 시험용 패턴을 이용하여 위상 조정을 행하고, 조정된 클록 신호를 따라서 시험용 패턴의 데이터 신호열을 출력한다. 패턴 검출기(722-i)는, 출력되는 데이터 신 호열로부터 시험용 패턴을 검출함으로써, 입력 회로(721-i)가 갖는 위상 조정 기능을 시험한다. 시험 결과는 비트마다 판단되고, 시험용 패턴이 검출된 경우에는 OK가 출력되고, 시험용 패턴의 검출 후에 검출 실패가 발생했을 경우나 시험용 패턴이 검출되지 않는 경우에는 NG가 출력된다.
(부기 1) 복수 비트의 패럴렐 데이터를 수신처로 송신하는 데이터 송신 장치로서, 기준 신호를 이용하여 송신측 동기 신호를 생성하는 동기 신호 작성 수단과,
상기 송신측 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하는 패턴 발생 수단과,
상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 상기 수신처에 송신하는 출력 수단을 구비하고,
상기 수신처에서 상기 기준 신호를 이용하여 수신측 동기 신호가 생성되고, 상기 트레이닝 패턴이 검출되었을 때에 데이터 버퍼 수단의 저장 위치가 초기화되고, 상기 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호가 생성되고, 상기 조정 클록 신호를 따라서 상기 비트마다 데이터 신호가 상기 데이터 버퍼 수단에 수용되고, 상기 데이터 버퍼 수단에 시계열로 일정수의 데이터가 비트마다 유지되고, 상기 데이터 버퍼 수단 내의 복수 비트의 데이터가, 제 2 클록 신호를 따라 상기 수신측 동기 신호에 동기해서 시계열로 선택되어서, 패럴렐 데이터로서 판독되는 것을 특징으로 하는 데이터 송신 장 치.
(부기 2) 상기 출력 수단은, 상기 제 2 클록 신호와 동일한 주파수의 클록 신호와 상기 제 2 클록 신호의 2배의 주파수의 클록 신호의 한쪽을 선택하는 선택 수단을 포함하고, 상기 동일한 주파수의 클록 신호가 선택되었을 때, 상기 패럴렐 데이터를 선택된 클록 신호를 이용하여 송신하고, 상기 2배의 주파수의 클록 신호가 선택되었을 때, 상기 패럴렐 데이터를 선택된 클록 신호를 이용하여 2비트씩 시분할 다중해서 송신하는 것을 특징으로 하는 부기 1 기재의 데이터 송신 장치.
(부기 3) 상기 패턴 발생 수단은, 상기 트레이닝 패턴을 위상 조정 패턴, 스큐 조정 패턴 및 종료 패턴으로 분할해서 출력하는 것을 특징으로 하는 부기 1 기재의 데이터 송신 장치.
(부기 4) 송신지로부터 송신된 복수 비트의 패럴렐 데이터를 수신하는 데이터 수신 장치로서,
기준 신호를 이용하여 수신측 동기 신호를 생성하는 동기 신호 작성 수단과,
상기 송신지에서 상기 기준 신호를 이용하여 생성된 송신측 동기 신호에 동기해서 송신되는 트레이닝 패턴을 검출하는 패턴 검출 수단과, 상기 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하는 클록 조정 수단과,
상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 수용하고, 시계열로 일정수의 데이터를 비트마다 유지하고, 상기 트레이닝 패턴이 검출되었을 때 에 저장 위치가 초기화되는 데이터 버퍼 수단과,
상기 데이터 버퍼 수단 내의 복수 비트의 데이터를, 제 2 클록 신호에 따라 상기 수신측 동기 신호에 동기해서 시계열로 선택하고, 패럴렐 데이터로서 판독하는 리드 수단을 구비하는 것을 특징으로 하는 데이터 수신 장치.
(부기 5) 라이트 수단을 더 구비하고, 상기 데이터 버퍼 수단은, 상기 일정수의 데이터를 시계열로 유지하는 상기 일정수의 버퍼 수단을 포함하고, 상기 라이트 수단은, 상기 일정수의 버퍼 수단 중, 다음에 데이터가 저장되는 버퍼 수단을 나타내는 라이트 포인터 정보를 유지하고, 상기 라이트 포인터 정보에 의해 나타나는 버퍼 수단에 데이터 신호를 입력하고, 상기 패턴 검출 수단은 상기 트레이닝 패턴을 검출했을 때, 상기 라이트 포인터 정보를 초기화하는 것을 특징으로 하는 부기 4 기재의 데이터 수신 장치.
(부기 6) 상기 데이터 버퍼 수단은, 상기 일정수의 데이터를 시계열로 유지하는 상기 일정수의 버퍼 수단을 포함하고, 상기 리드 수단은 상기 일정수의 버퍼 수단 중, 다음에 판독되는 데이터가 유지되어 있는 버퍼 수단을 나타내는 리드 포인터 정보를 유지하고, 상기 수신측 동기 신호에 따라서 상기 리드 포인터 정보를 초기화하는 것을 특징으로 하는 부기 4 기재의 데이터 수신 장치.
(부기 7) 상기 데이터 버퍼 수단은, 상기 일정수의 데이터를 시계열로 유지하는 n개의 버퍼 수단을 포함하고, 상기 송신측 동기 신호 및 수신측 동기 신호는, n사이클에 1회 하이 레벨이 되는 신호인 것을 특징으로 하는 부기 4 기재의 데이터 수신 장치.
(부기 8) 클록 신호를 생성하는 클록 생성 수단과, 생성된 클록 신호와 상기 송신지로부터 송신된 소스 클록 신호 중 한쪽을 상기 제 1 클록 신호로서 선택하는 선택 수단을 더 구비하는 것을 특징으로 하는 부기 4, 5, 6 또는 7 기재의 데이터 수신 장치.
(부기 9) 상기 트레이닝 패턴의 데이터 신호열에 패리티 비트가 부가되어 있을 때, 수신한 데이터 신호열로부터 패리티 비트를 검출해서 패리티 체크를 행하는 패리티 검출 수단을 더 구비하는 것을 특징으로 하는 부기 4, 5, 6 또는 7 기재의 데이터 수신 장치.
(부기 10) 상기 클록 조정 수단은, 상기 패럴렐 데이터가 상기 제 2 클록 신호와 동일한 주파수의 클록 신호를 이용하여 송신되고, 상기 제 1 클록 신호가 상기 제 2 클록 신호의 2배의 주파수를 가질 때, 상기 제 1 클록 신호를 분주하여 반 정도의 주파수의 클록 신호를 생성하고, 상기 패럴렐 데이터가 상기 제 2 클록 신호의 2배의 주파수의 클록 신호를 이용하여 2비트씩 시분할 다중되어서 송신되었을 때, 상기 제 1 클록 신호를 그대로 출력하는 분주 수단을 포함하고, 상기 분주 수단으로부터 출력된 클록 신호의 위상을 조정하는 것을 특징으로 하는 부기 4, 5, 6 또는 7 기재의 데이터 수신 장치.
(부기 11) 상기 패턴 검출 수단은, 튜닝 기간만 위상 조정을 행하는 모드가 설정되어 있을 때, 검출된 트레이닝 패턴이 종료 패턴이면, 상기 클록 조정 수단에 대하여 위상 조정을 정지하는 신호를 출력하고, 항상 위상 조정을 행하는 모드가 설정되어 있을 때, 검출된 트레이닝 패턴이 상기 종료 패턴이라고 하더라도, 상기 클록 조정 수단에 대하여 위상 조정을 계속하는 신호를 출력하는 것을 특징으로 하는 부기 4, 5, 6 또는 7 기재의 데이터 수신 장치.
(부기 12) 시험용의 트레이닝 패턴을 생성하는 패턴 발생 수단을 더 구비하고, 상기 패턴 검출 수단은 상기 클록 조정 수단이 상기 시험용의 트레이닝 패턴을 이용하여 상기 제 1 클록 신호의 위상을 조정했을 때, 조정 클록 신호를 따라서 전송되는 데이터 신호열로부터 상기 시험용의 트레이닝 패턴을 검출함으로써 상기 클록 조정 수단의 위상 조정 기능을 시험하는 것을 특징으로 하는 부기 4, 5, 6 또는 7 기재의 데이터 수신 장치.
(부기 13) 복수 비트의 패럴렐 데이터를 서로 송수신하는 복수의 데이터 송수신 장치를 갖는 시스템으로서, 각 데이터 송수신 장치는, 상기 복수의 데이터 송수신 장치에 분배된 기준 신호를 이용하고, 동기 신호를 생성하는 동기 신호 작성 수단과, 상기 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하는 패턴 발생 수단과, 상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 수신처의 데이터 송수신 장치로 송신하는 출력 수단과, 송신지의 데이터 송수신 장치에서 상기 기준 신호를 이용하여 생성된 동기 신호에 동기해서 송신되는 트레이닝 패턴을 검출하는 패턴 검출 수단과, 상기 송신지의 데이터 송수신 장치로부터 송신되는 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 l 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하는 클록 조정 수단과, 상기 조정 클록 신호를 따라서 상기 비트마다 데이터 신호를 수용하고, 시계열로 일정수의 데이터를 비트마다 유지하고, 상기 트레 이닝 패턴이 검출되었을 때에 저장 위치가 초기화되는 데이터 버퍼 수단과, 상기 데이터 버퍼 수단 내의 복수 비트의 데이터를, 제 2 클록 신호에 따라서 상기 동기 신호 작성 수단에 의해 생성된 동기 신호에 동기해서 시계열로 선택하고, 패럴렐 데이터로서 판독하는 리드 수단을 구비하는 것을 특징으로 하는 시스템.
(부기 14) 복수 비트의 패럴렐 데이터를 서로 송수신하는 복수의 데이터 송수신 장치를 갖는 시스템으로서,
각 데이터 송수신 장치는,
상기 복수의 데이터 송수신 장치에 분배된 기준 신호를 이용하여 동기 신호를 생성하는 동기 신호 작성 수단과,
상기 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하는 패턴 발생 수단과,
상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 수신처의 데이터 송수신 장치에 송신하는 출력 수단과,
송신지의 데이터 송수신 장치에서 상기 기준 신호를 이용하여 생성된 동기 신호에 동기해서 송신되는 트레이닝 패턴을 검출하는 패턴 검출 수단과,
상기 송신지의 데이터 송수신 장치로부터 송신되는 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하는 클록 조정 수단과,
상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 수용하고, 시계 열로 일정수의 데이터를 비트마다 유지하는 데이터 버퍼 수단과,
상기 데이터 버퍼 수단내의 복수 비트의 데이터를, 제 2 클록 신호에 따라서 시계열로 선택하고, 패럴렐 데이터로서 판독하는 리드 수단과를 구비하고,
상기 복수의 데이터 송수신 장치는, 상기 동기 신호 작성 수단에 의해 생성된 동기 신호와 상기 트레이닝 패턴을 이용하여 상기 패럴렐 데이터의 동기 전송을 행하는 것을 특징으로 하는 시스템.
(부기 15) 상기 복수의 데이터 송수신 장치 중 하나에 대하여 튜닝의 기동 지시가 주어졌을 때, 기동 지시를 받은 데이터 송수신 장치를 기점으로 하여, 상기복수의 데이터 송수신 장치의 사이에서 상기 트레이닝 패턴을 사용한 튜닝이 순차적으로 실행되는 것을 특징으로 하는 부기 13 또는 14 기재의 시스템.
(부기 16) 복수 비트의 패럴렐 데이터를 송신지로부터 수신처로 전송하는 데이터 전송 방법으로서,
상기 송신지에서, 기준 신호를 이용하여 송신측 동기 신호를 생성하고,
상기 송신측 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하고, 상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 상기 수신처로 송신하고,
상기 수신처에 있어서, 상기 기준 신호를 이용하여 수신측 동기 신호를 생성하고,
상기 트레이닝 패턴이 검출되었을 때에 데이터 버퍼 수단의 저장 위치를 초기화 하고,
상기 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확 보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하고, 상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 상기 데이터 버퍼 수단으로 수용하고, 상기 데이터 버퍼 수단에 시계열로 일정수의 데이터를 비트마다 유지하고,
상기 데이터 버퍼 수단 내의 복수 비트의 데이터를, 제 2 클록 신호에 따라서 상기 수신측 동기 신호에 동기해서 시계열로 선택하고, 패럴렐 데이터로서 판독하는 것을 특징으로 하는 데이터 전송 방법.
본 발명에 의하면, 데이터 송신 장치와 데이터 수신 장치의 논리적 동기가 보장되고, 장치 사이를 등장으로 배선하지 않아도, 패럴렐 데이터의 비트간의 편차를 억제하면서 고속 전송을 행하는 것이 가능하게 된다. 또한 데이터 수신 장치에 있어서, 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보된다.

Claims (15)

  1. 복수 비트의 패럴렐 데이터(parallel data)를 수신처에 송신하는 데이터 송신 장치로서,
    기준 신호를 이용하여 송신측 동기(同期) 신호를 생성하는 동기 신호 작성 수단과,
    상기 송신측 동기 신호에 동기해서 트레이닝 패턴(training pattern)을 비트마다 생성하는 패턴 발생 수단과,
    상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 상기 수신처로 송신하는 출력 수단을 구비하고,
    상기 수신처에 있어서, 상기 기준 신호를 이용하여 수신측 동기 신호가 생성되고, 상기 트레이닝 패턴이 검출되었을 때에 데이터 버퍼 수단의 저장 위치가 초기화되고, 상기 패럴렐 데이터의 비트마다 데이터 신호의 셋업(setup) 타임 및 홀드(hold) 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록(clock) 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호가 생성되고, 상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호가 상기 데이터 버퍼 수단에 수용되고, 상기 데이터 버퍼 수단에 시계열(時係列)로 일정수의 데이터가 비트마다 유지되고, 상기 데이터 버퍼 수단 내의 복수 비트의 데이터가, 제 2 클록 신호에 따라 상기 수신측 동기 신호에 동기해서 시계열로 선택되어 패럴렐 데이터로서 판독되는 것을 특징으로 하는 데이터 송신 장치.
  2. 제 1 항에 있어서,
    상기 출력 수단은, 상기 제 2 클록 신호와 동일한 주파수의 클록 신호와 상기 제 2 클록 신호의 2배의 주파수의 클록 신호의 한쪽을 선택하는 선택 수단을 포함하고, 상기 동일한 주파수의 클록 신호가 선택되었을 때, 상기 패럴렐 데이터를 선택된 클록 신호를 이용하여 송신하고, 상기 2배의 주파수의 클록 신호가 선택되었을 때, 상기 패럴렐 데이터를 선택된 클록 신호를 이용하여 2비트씩 시분할 다중(多重)해서 송신하는 것을 특징으로 하는 데이터 송신 장치.
  3. 송신지(送信元)로부터 송신된 복수 비트의 패럴렐 데이터를 수신하는 데이터 수신 장치로서,
    기준 신호를 이용하여 수신측 동기 신호를 생성하는 동기 신호 작성 수단과,
    상기 송신지에 있어서 상기 기준 신호를 이용하여 생성된 송신측 동기 신호에 동기해서 송신되는 트레이닝 패턴을 검출하는 패턴 검출 수단과,
    상기 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하는 클록 조정 수단과,
    상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 수용하여, 시계열로 일정수의 데이터를 비트마다 유지하고, 상기 트레이닝 패턴이 검출되었을 때에 저장 위치가 초기화되는 데이터 버퍼 수단과,
    상기 데이터 버퍼 수단내의 복수 비트의 데이터를, 제 2 클록 신호에 따라 상기 수신측 동기 신호에 동기해서 시계열로 선택하고, 패럴렐 데이터로서 판독하는 리드(read) 수단을 구비하는 것을 특징으로 하는 데이터 수신 장치.
  4. 제 3 항에 있어서,
    라이트(write) 수단을 더 구비하고, 상기 데이터 버퍼 수단은 상기 일정수의 데이터를 시계열로 유지하는 상기 일정수의 버퍼 수단을 포함하고, 상기 라이트 수단은, 상기 일정수의 버퍼 수단 중 다음에 데이터가 저장된 버퍼 수단을 나타내는 라이트 포인터 정보를 유지하고, 상기 라이트 포인터(write pointer) 정보에 의해 나타나는 버퍼 수단에 데이터 신호를 입력하고, 상기 패턴 검출 수단은 상기 트레이닝 패턴을 검출했을 때, 상기 라이트 포인터 정보를 초기화하는 것을 특징으로 하는 데이터 수신 장치.
  5. 제 3 항에 있어서,
    상기 데이터 버퍼 수단은, 상기 일정수의 데이터를 시계열로 유지하는 상기 일정수의 버퍼 수단을 포함하고, 상기 리드 수단은 상기 일정수의 버퍼 수단 중 다음에 판독되는 데이터가 보관 유지 되어있는 버퍼 수단을 나타내는 리드 포인터 정보를 유지하고, 상기 수신측 동기 신호를 따라서 상기 리드 포인터 정보를 초기화하는 것을 특징으로 하는 데이터 수신 장치.
  6. 제 3 항에 있어서,
    상기 데이터 버퍼 수단은, 상기 일정수의 데이터를 시계열로 유지하는 n개의 버퍼 수단을 포함하고, 상기 송신측 동기 신호 및 수신측 동기 신호는, n사이클에 1회 하이 레벨이 되는 신호인 것을 특징으로 하는 데이터 수신 장치.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    클록 신호를 생성하는 클록 생성 수단과, 생성된 클록 신호와 상기 송신지로부터 송신된 소스 클록 신호 중 한쪽을 상기 제 1 클록 신호로서 선택하는 선택 수단을 더 구비하는 것을 특징으로 하는 데이터 수신 장치.
  8. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 트레이닝 패턴의 데이터 신호열에 패리티 비트(parity bit)가 부가되어 있을 때, 수신한 데이터 신호열로부터 패리티 비트를 검출해서 패리티 체크를 하는 패리티 검출 수단을 더 구비하는 것을 특징으로 하는 데이터 수신 장치.
  9. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 클록 조정 수단은, 상기 패럴렐 데이터가 상기 제 2 클록 신호와 동일한 주파수의 클록 신호를 이용하여 송신되고, 상기 제 1 클록 신호가 상기 제 2 클록 신호의 2배의 주파수를 가질 때, 상기 제 1 클록 신호를 분주(分周)하여 반 정도의 주파수의 클록 신호를 생성하고, 상기 패럴렐 데이터가 상기 제 2 클록 신호 의 2배의 주파수의 클록 신호를 이용하여 2비트씩 시분할 다중되어서 송신되었을 때, 상기 제 1 클록 신호를 그대로 출력하는 분주 수단을 포함하고, 상기 분주 수단으로부터 출력된 클록 신호의 위상을 조정하는 것을 특징으로 하는 데이터 수신 장치.
  10. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 패턴 검출 수단은, 튜닝 기간만 위상 조정을 하는 모드가 설정되어 있을 때, 검출된 트레이닝 패턴이 종료 패턴이면, 상기 클록 조정 수단에 대하여 위상 조정을 정지하는 신호를 출력하고, 상시(常時) 위상 조정을 행하는 모드가 설정되어 있을 때, 검출된 트레이닝 패턴이 상기 종료 패턴이라도, 상기 클록 조정 수단에 대하여 위상 조정을 계속하는 신호를 출력하는 것을 특징으로 하는 데이터 수신 장치.
  11. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    시험용의 트레이닝 패턴을 생성하는 패턴 발생 수단을 더 구비하고, 상기 패턴 검출 수단은 상기 클록 조정 수단이 상기 시험용의 트레이닝 패턴을 이용하여 상기 제 1 클록 신호의 위상을 조정했을 때, 조정 클록 신호를 따라서 전송되는 데이터 신호열로부터 상기 시험용의 트레이닝 패턴을 검출함으로써 상기 클록 조정 수단의 위상 조정 기능을 시험하는 것을 특징으로 하는 데이터 수신 장치.
  12. 복수 비트의 패럴렐 데이터를 서로 송수신하는 복수의 데이터 송수신 장치를 갖는 시스템으로서,
    각 데이터 송수신 장치는,
    상기 복수의 데이터 송수신 장치에 분배된 기준 신호를 이용하여 동기 신호를 생성하는 동기 신호 작성 수단과,
    상기 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하는 패턴 발생 수단과,
    상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 수신처의 데이터 송수신 장치로 송신하는 출력 수단과,
    상기 송신지의 데이터 송수신 장치에 있어서, 상기 기준 신호를 이용하여 생성된 동기 신호에 동기해서 송신되는 트레이닝 패턴을 검출하는 패턴 검출 수단과,
    상기 송신지의 데이터 송수신 장치로부터 송신되는 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하는 클록 조정 수단과,
    상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 수용하여, 시계열로 일정수의 데이터를 비트마다 유지하고, 상기 트레이닝 패턴이 검출되었을 때에 저장 위치가 초기화되는 데이터 버퍼 수단과,
    상기 데이터 버퍼 수단내의 복수 비트의 데이터를, 제 2 클록 신호에 따라, 상기 동기 신호 작성 수단에 의해 생성된 동기 신호에 동기해서 시계열로 선택하여 패럴렐 데이터로서 판독하는 리드 수단을 구비하는 것을 특징으로 하는 시스템.
  13. 복수 비트의 패럴렐 데이터를 서로 송수신하는 복수의 데이터 송수신 장치를 갖는 시스템으로서,
    각 데이터 송수신 장치는,
    상기 복수의 데이터 송수신 장치에 분배된 기준 신호를 이용하여, 동기 신호를 생성하는 동기 신호 작성 수단과,
    상기 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하는 패턴 발생 수단과,
    상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 수신처의 데이터 송수신 장치로 송신하는 출력 수단과,
    송신지의 데이터 송수신 장치에 있어서 상기 기준 신호를 이용하여 생성된 동기 신호에 동기해서 송신되는 트레이닝 패턴을 검출하는 패턴 검출 수단과,
    상기 송신지의 데이터 송수신 장치로부터 송신되는 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하는 클록 조정 수단과,
    상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 수용하고, 시계열로 일정수의 데이터를 비트마다 유지하는 데이터 버퍼 수단과,
    상기 데이터 버퍼 수단내의 복수 비트의 데이터를, 제 2 클록 신호에 따라서 시계열로 선택하고, 패럴렐로서 판독하는 리드 수단을 구비하고,
    상기 복수의 데이터 송수신 장치는, 상기 동기 신호 작성 수단에 의해 생성된 동기 신호와 상기 트레이닝 패턴을 이용하여 상기 패럴렐 데이터의 동기 전송을 하는 것을 특징으로 하는 시스템.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 복수의 데이터 송수신 장치 중 하나에 대하여 튜닝의 기동 지시가 주어졌을 때, 기동 지시를 받은 데이터 송수신 장치를 기점으로 하여, 상기 복수의 데이터 송수신 장치의 사이에서 상기 트레이닝 패턴을 사용한 튜닝이 순차적으로 실행되는 것을 특징으로 하는 시스템.
  15. 복수 비트의 패럴렐 데이터를 송신지로부터 수신처에 전송하는 데이터 전송 방법으로서,
    상기 송신지에 있어서, 기준 신호를 이용하여 송신측 동기 신호를 생성하고,
    상기 송신측 동기 신호에 동기해서 트레이닝 패턴을 비트마다 생성하고,
    상기 트레이닝 패턴 및 패럴렐 데이터를 비트마다 상기 수신처로 송신하고,
    상기 수신처에 있어서, 상기 기준 신호를 이용하여 수신측 동기 신호를 생성하고,
    상기 트레이닝 패턴이 검출되었을 때에 데이터 버퍼 수단의 저장 위치를 초기화하여 상기 패럴렐 데이터의 비트마다 데이터 신호의 셋업 타임 및 홀드 타임이 확보되도록, 비트마다 데이터 신호를 이용하여 제 1 클록 신호의 위상을 조정하고, 비트 수만큼의 조정 클록 신호를 생성하고,
    상기 조정 클록 신호에 따라서 상기 비트마다 데이터 신호를 상기 데이터 버퍼 수단에 수용하고, 상기 데이터 버퍼 수단에 시계열로 일정수의 데이터를 비트마다 유지하고,
    상기 데이터 버퍼 수단내의 복수 비트의 데이터를, 제 2 클록 신호에 따라 상기 수신측 동기 신호에 동기해서 시계열로 선택하고, 패럴렐 데이터로서 판독하는 것을 특징으로 하는 데이터 전송 방법.
KR1020050000395A 2004-08-02 2005-01-04 기준 신호를 이용하여 동기 전송을 하는 장치 및 방법 KR100648057B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004225976A JP4456432B2 (ja) 2004-08-02 2004-08-02 基準信号を用いて同期伝送を行う装置および方法
JPJP-P-2004-00225976 2004-08-02

Publications (2)

Publication Number Publication Date
KR20060012241A KR20060012241A (ko) 2006-02-07
KR100648057B1 true KR100648057B1 (ko) 2006-11-23

Family

ID=35311701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050000395A KR100648057B1 (ko) 2004-08-02 2005-01-04 기준 신호를 이용하여 동기 전송을 하는 장치 및 방법

Country Status (5)

Country Link
US (1) US7460630B2 (ko)
EP (1) EP1624635B1 (ko)
JP (1) JP4456432B2 (ko)
KR (1) KR100648057B1 (ko)
CN (1) CN100518051C (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4291225B2 (ja) * 2004-06-30 2009-07-08 富士通株式会社 パラレルデータを受信する装置および方法
KR20060081522A (ko) * 2005-01-10 2006-07-13 삼성전자주식회사 피씨아이 익스프레스의 바이트 스큐 보상방법 및 이를위한 피씨아이 익스프레스 물리 계층 수신기
JP4643359B2 (ja) * 2005-05-17 2011-03-02 株式会社東芝 受信装置
US7573937B2 (en) * 2005-06-16 2009-08-11 International Business Machines Corporation Phase rotator control test scheme
US7590173B2 (en) * 2005-06-30 2009-09-15 Intel Corporation System and method for performing adaptive phase equalization
JP4841927B2 (ja) * 2005-10-20 2011-12-21 富士通株式会社 非同期伝送装置、非同期伝送方法
CN101300773A (zh) * 2005-11-03 2008-11-05 Nxp股份有限公司 数据接口及寻求同步的方法
US20070208980A1 (en) * 2006-01-30 2007-09-06 Peter Gregorius Method of transmitting data between different clock domains
JP4669039B2 (ja) 2006-02-24 2011-04-13 富士通株式会社 データ受信装置及びデータ伝送システム
JP4917341B2 (ja) * 2006-04-04 2012-04-18 ルネサスエレクトロニクス株式会社 インターフェース回路
KR100915387B1 (ko) 2006-06-22 2009-09-03 삼성전자주식회사 병렬 인터페이스의 데이터 신호와 클럭 신호 간의 스큐를보상하는 방법 및 장치
JP4917901B2 (ja) * 2007-01-15 2012-04-18 川崎マイクロエレクトロニクス株式会社 受信装置
KR101412071B1 (ko) * 2007-10-30 2014-06-26 삼성전자주식회사 Ｉｓｉ 제어 방법 및 그 방법을 이용하는 반도체 메모리장치
WO2009072038A2 (en) * 2007-12-05 2009-06-11 Nxp B.V. Source-synchronous data link for system-on-chip design
KR101401587B1 (ko) * 2008-01-29 2014-06-02 삼성전자주식회사 통신 시스템에서 방송 채널의 전송 방법 및 장치
US8427457B2 (en) * 2008-02-22 2013-04-23 Himax Technologies Limited Display driver and built-in-phase-calibration circuit thereof
JP5056524B2 (ja) 2008-03-25 2012-10-24 富士通株式会社 データ伝送システム、データ伝送方法、データ送信装置及びデータ受信装置
KR100942950B1 (ko) 2008-09-02 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
ES2394262T3 (es) 2008-11-05 2013-01-30 Thine Electronics, Inc. Dispositivo de transmisor, dispositivo de receptor y sistema de comunicación
JP5041070B2 (ja) 2008-12-11 2012-10-03 富士通株式会社 受信装置、伝送装置及び伝送方法
JP4681658B2 (ja) * 2009-01-30 2011-05-11 ザインエレクトロニクス株式会社 クロック制御回路及び送信機
JP5263386B2 (ja) 2009-03-04 2013-08-14 富士通株式会社 データ転送装置、データ送信装置、データ受信装置および制御方法
US20100325372A1 (en) * 2009-06-17 2010-12-23 Housty Oswin E Parallel training of dynamic random access memory channel controllers
US8284882B2 (en) * 2009-06-25 2012-10-09 Lsi Corporation Methods and apparatus for qualification of update of clock recovery and equalization
US9923711B2 (en) * 2010-04-30 2018-03-20 Rambus Inc. Low power edge and data sampling
JP5598551B2 (ja) * 2010-12-21 2014-10-01 富士通株式会社 データ受信回路、情報処理装置、データ受信プログラムおよびデータ受信方法
US8520428B2 (en) * 2011-03-25 2013-08-27 Intel Corporation Combined data level-shifter and DE-skewer
KR101733660B1 (ko) 2013-02-21 2017-05-10 퀄컴 인코포레이티드 10gbase―t 시스템에서 데이터 보조 타이밍 복원을 위한 방법 및 장치
JP5786976B2 (ja) * 2013-06-11 2015-09-30 オンキヨー株式会社 信号変調回路
US9479310B2 (en) * 2013-08-06 2016-10-25 Infineon Technologies Ag Method, apparatus and system to communicate with a device
JP6241156B2 (ja) 2013-09-11 2017-12-06 株式会社ソシオネクスト 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置
US9571308B1 (en) * 2013-12-27 2017-02-14 Clariphy Communications, Inc. High speed transceiver
JP6277031B2 (ja) * 2014-03-26 2018-02-07 株式会社メガチップス データ受信装置
ES2950382T3 (es) * 2015-06-19 2023-10-09 Gwf Ag Procedimiento y dispositivo para transmitir datos, así como unidad de contador
JP6373512B2 (ja) * 2015-11-09 2018-08-15 三菱電機株式会社 空気調和機の制御装置
CN107122325B (zh) * 2017-04-27 2020-01-03 成都理工大学 基于通用串行总线的数据传输系统及方法
CN112802440B (zh) * 2019-10-28 2022-10-28 海信视像科技股份有限公司 一种显示设备及声音低延迟处理方法
CN111124978B (zh) * 2019-10-30 2021-07-06 苏州浪潮智能科技有限公司 一种并行总线相位校正的方法及装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2733569B2 (ja) 1992-02-14 1998-03-30 シャープ株式会社 シリアル同期式通信方式
JPH05336210A (ja) 1992-05-29 1993-12-17 Toshiba Corp 通信機能確認方式
JPH05336091A (ja) 1992-06-03 1993-12-17 Nec Corp バス通信システム
JPH06177940A (ja) 1992-12-08 1994-06-24 Mitsubishi Electric Corp Ｕａｒｔおよびこれを用いたシステム
US5832047A (en) 1994-06-17 1998-11-03 International Business Machines Corporation Self timed interface
JP3468592B2 (ja) 1994-08-10 2003-11-17 富士通株式会社 クロック信号発生回路
JP3146117B2 (ja) 1994-10-03 2001-03-12 株式会社日立製作所 クロックタイミング自動調整方法およびクロックタイミング自動調整装置
JPH10164037A (ja) 1996-12-02 1998-06-19 Nec Corp データビット間スキュー調整回路
JPH11163846A (ja) 1997-12-01 1999-06-18 Hioki Ee Corp データ受信装置およびデータ伝送システム
JP2000134189A (ja) 1998-10-28 2000-05-12 Nec Corp クロック抽出回路およびクロック抽出方法
JP2000285144A (ja) 1999-03-29 2000-10-13 Agency Of Ind Science & Technol デジタル回路およびそのクロック信号調整方法
US6658581B1 (en) 1999-03-29 2003-12-02 Agency Of Industrial Science & Technology Timing adjustment of clock signals in a digital circuit
JP3409739B2 (ja) 1999-05-25 2003-05-26 日本電気株式会社 自動スキュー調整装置
US6611217B2 (en) * 1999-06-11 2003-08-26 International Business Machines Corporation Initialization system for recovering bits and group of bits from a communications channel
US6680636B1 (en) * 2000-03-31 2004-01-20 Silicon Graphics, Inc. Method and system for clock cycle measurement and delay offset
JP3758953B2 (ja) 2000-07-21 2006-03-22 富士通株式会社 スキュー補正装置
US7054331B1 (en) * 2000-09-13 2006-05-30 Intel Corporation Multi-lane receiver de-skewing
JP2002108642A (ja) 2000-09-27 2002-04-12 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのテスト方法
US6704890B1 (en) * 2000-12-22 2004-03-09 Nortel Networks Limited Skew compensating interface for operation with arbitrary data
JP2002223208A (ja) 2001-01-29 2002-08-09 Nec Corp 多チャネルデータ伝送方法および方式
JP2003273852A (ja) 2002-03-14 2003-09-26 Shinji Kimura 半導体集積回路装置

Also Published As

Publication number Publication date
JP2006050102A (ja) 2006-02-16
CN1735005A (zh) 2006-02-15
JP4456432B2 (ja) 2010-04-28
US20060023825A1 (en) 2006-02-02
EP1624635A3 (en) 2012-07-11
EP1624635A2 (en) 2006-02-08
CN100518051C (zh) 2009-07-22
US7460630B2 (en) 2008-12-02
KR20060012241A (ko) 2006-02-07
EP1624635B1 (en) 2014-09-24

Similar Documents

Publication Publication Date Title
KR100648057B1 (ko) 기준 신호를 이용하여 동기 전송을 하는 장치 및 방법
JP4113898B2 (ja) プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路
JP4878215B2 (ja) インタフェース回路及びメモリ制御装置
KR100311334B1 (ko) 복수의 메모리 모듈과 제어기를 구비한 데이터 고속 전송 시스템
US7539242B2 (en) Semiconductor integrated circuit device and method of testing the same
US20080126822A1 (en) Apparatus for aligning input data in semiconductor memory device
JP5532724B2 (ja) インタフェース回路及びそれを備えた半導体装置
EP3155529B1 (en) Independent synchronization of output data via distributed clock synchronization
US20020144189A1 (en) Method and system of automatic delay detection and receiver adjustment for synchronous bus interface
US6970521B2 (en) Circuit and system for extracting data
JP4672194B2 (ja) 受信回路
US6928528B1 (en) Guaranteed data synchronization
JP2008508834A (ja) データ伝送同期
US6724846B1 (en) Simple, high performance, bit-sliced mesochronous synchronizer for a source synchronous link
KR100817270B1 (ko) 인터페이스 장치 및 데이터 동기화 방법
JP6221857B2 (ja) 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法
KR100728556B1 (ko) 반도체 메모리 장치의 데이터 출력 회로
EP1150451A2 (en) Method and apparatus for initializing a synchronizer
JP2003324499A (ja) 通信システムのテスト回路及びテスト方法
CN115561612A (zh) 半导体装置与测试脉冲信号产生方法
JP2006180029A (ja) テスト回路
JPH08204687A (ja) 高速信号の伝送方法及び伝送装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131022

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 13