JP6277031B2 - データ受信装置 - Google Patents

Description

本発明は、データ送信装置から２系統以上の転送レーンを介して送信されてくる２以上の受信データを同時に受信し、順次混合して１系統化した受信データを生成するデータ受信装置に関するものである。

半導体集積回路（LSI）間で画像データを転送する場合に用いられるLVDS（低電圧差動信号）等のインターフェイス技術を利用したデータ転送回路では、近年、より大きな解像度（例えば、フルHD：１９２０×１０８０ピクセルの解像度、６０フレーム／秒のフレームレート）の画像の画像データを転送するために、２系統の転送レーンを使用して画像データの転送が行われる。

この場合、画像を偶数側および奇数側のピクセルに分け、偶数側のピクセルを転送レーン０、奇数側のピクセルを転送レーン１に割り当てることにより、その画像データを２系統の転送レーン０，１に分割して転送する。２系統の転送レーン０，１を使用して画像データを転送することにより、１系統の転送レーンを使用した場合と比べて、ピクセル周波数比で２倍の解像度までの画像データを同じ時間で転送することが可能となる。

図８に示すように、LVDSの１つの転送レーンは、通常、５チャンネルのデータラインData_A_ch, Data_B_ch, Data_C_ch, Data_D_ch, Data_E_chと１チャンネルのクロックラインCLK_chにより構成される。
データ転送装置では、送信データDATA_0および送信クロックCLK_0が、データ送信装置が備える送信回路８４から、転送レーンを構成する５チャンネルのデータラインData_A_ch, Data_B_ch, Data_C_ch, Data_D_ch, Data_E_chおよび１チャンネルのクロックラインCLK_chを介して、データ受信装置に送信され、その受信回路８６から受信データDATA_0'および受信クロックCLK_0'が出力される。

データ転送装置では、２系統の転送レーン０，１を介してデータを転送する場合、図９に示すように、データ送信装置８８の偶数側および奇数側の送信回路９０，９２から、それぞれ、偶数側の送信データDATA_0および偶数側の送信クロックCLK_0、奇数側の送信データDATA_1および奇数側の送信クロックCLK_1が、転送レーン０，１を介して、データ受信装置９８に送信される。

データ受信装置９８の偶数側および奇数側の受信装置１００，１０２では、それぞれ、偶数側の送信データDATA_0および偶数側の送信クロックCLK_0、奇数側の送信データDATA_1および奇数側の送信クロックCLK_1が受信され、各々対応する偶数側の受信データDATA_0'および偶数側の受信クロックCLK_0'、奇数側の受信データDATA_1'および奇数側の受信クロックCLK_1'が出力される。

そして、偶数側の受信データDATA_0'および偶数側の受信クロックCLK_0'、奇数側の受信データDATA_1'および奇数側の受信クロックCLK_1'は、それぞれ、偶数側および奇数側の受信クロックCLK_0', CLK_1'に同期して、偶数側および奇数側の保持回路１０４，１０６に保持され、続いて、１系統化回路１０８により、２逓倍クロックCLKに同期して偶数側および奇数側の受信データDATA_0', DATA_1'が混合されて１系統化され、１系統化された受信データに対して信号処理回路１１０により所望の信号処理が施される。

２系統の転送レーン０，１を介して受信した偶数側および奇数側の受信データに対してLSI内部で信号処理を行う場合、偶数側および奇数側の受信データを、再度、１系統化して元の画像データに戻すことが望ましい。通常、画像処理はピクセル順に行われ、フィルタ処理は、上下左右のピクセルを参照することが多いため、偶数側のピクセルと奇数側のピクセルが分割されたままでは、画像処理やフィルタ処理等の信号処理が行われる場合に不都合を生じることが多いからである。

続いて、転送レーン０に対応する偶数側の受信クロックCLK_0'と、転送レーン１に対応する奇数側の受信クロックCLK_1'と、受信側のLSI内部で発生される２逓倍クロックCLKとの関係に着目する。

通常、偶数側および奇数側の送信クロックCLK_0, CLK_1は、同図に示す位相同期（PLL）回路９４およびクロックツリー合成（CTS）回路９６等のように、同じクロック源を用いて発生されると考えられるが、データ送信装置８８からプリント回路基板（PCB）を経てデータ受信装置９８の偶数側および奇数側の受信回路１００，１０２に入力される。そのため、その通信経路や環境の違いにより、偶数側および奇数側の送信クロックCLK_0, CLK_1には、若干異なるディレイやスキュー、異なるジッターの影響が付加され得ると考えられる。

一方、データ受信装置９８において、偶数側および奇数側の受信回路１００，１０２内では、それぞれ、受信データDATA_0'と受信クロックCLK_0'との間のスキュー、受信データDATA_1'と受信クロックCLK_1'との間のスキューは、受信データと受信クロックの同期化機能により解決される。この同期化機能については、特許文献１や特許文献２により、クロックラインに遅延素子を挿入する同期化手法が示されている。

２逓倍クロックCLKは、図９に示すように、通常、PLL回路１１２により、偶数側の受信クロックCLK_0'または奇数側の受信クロックCLK_1'を２逓倍して発生される。しかしその後、２逓倍クロックCLKは、図９に示すCTS回路１１４を経てLSI内部のフリップフロップ（FF）に供給されるため、偶数側および奇数側の受信クロックCLK_0', CLK_1'とは、異なるディレイやスキュー、異なるジッターの影響が付加され得る。

このように、偶数側および奇数側の受信クロックCLK_0', CLK_1'と、２逓倍クロックCLKとは異なるジッター成分を含む。そのため、図１０に示すように、偶数側の受信クロックCLK_0'に同期した偶数側の受信データDATA_0'および奇数側の受信クロックCLK_１'に同期した奇数側の受信データDATA_1'を、２逓倍クロックCLKを２分周して発生された２分周クロックCLK_HFに同期して受け渡すと、受信データの取りこぼしが発生する場合がある。従って、図９に示すように、受信データを一度２逓倍クロックCLKに同期して受け渡す必要がある。

そのため、これらのクロックの間のディレイやスキューの調整を非常に緻密に行わなければならない必要が生じ、これを実現するためのCTS回路１１４の設計への負担が増大するとともに、CTS回路１１４の設計に様々な制約が生じるという問題があった。
また、クロック間のディレイやスキューを緻密に計算してCTS回路１１４の設計ができたとしても、突発的なジッターなどに対してマージンを確保することができず、安定性が充分とは言えない構成となっていた。

上記の問題を解決するため、図１１に示すように、それぞれ、偶数側および奇数側の受信クロックCLK_0', CLK_1'に同期して、偶数側および奇数側の受信データDATA_0', DATA_1'を書き込み、２逓倍クロックCLKに同期して、偶数側および奇数側の受信データDATA_0', DATA_1'を読み出す、１リード／１ライトタイプの偶数側および奇数側のデュアルポートSRAM（スタティックランダムアクセスメモリ）（DP-SRAM）１１６，１１８を用いて、非同期調停を行うタイプの解決方法がある。DP-SRAM１１６，１１８のアドレス数は、１ライン分、あるいは、ジッターを吸収するために充分な数を準備すればよい。

しかし、この方法は、LSIの設計においてレイアウト面積にインパクトのあるDP-SRAM１１６，１１８を用いなければならないため、より簡易な方法での解決方法が望ましい。

ここで、本発明に関連性のある先行技術文献として、特許文献３，４がある。

特許文献３には、多値データからなる入力信号から再生クロックを生成するものであって、入力信号の連続する３つのデータについて、最初のデータと最後のデータとが同じデータ値であり、かつ、中央のデータとは異なるデータ値である場合に、中央のデータの変化タイミングに基づいて再生クロックの位相を制御するクロック再生回路が記載されている。

特許文献４には、それぞれ対応するレーンを通じて送信された複数の分割データ列を受信するものであって、それぞれのレーンに対応して、受信した分割データ列に挿入された第１のシンボルの個数を１個以上に調整して処理済み分割データ列を生成し、処理済み分割データ列内の第１のシンボルの終了を検出したタイミングに基づいて処理済み分割データ列の間のスキュー調整を行う受信装置が記載されている。

特表平８−５０７６６８号公報 特開２０１１−２９７７９号公報 特開２００６−２７９４１７号公報 特開２００８−１７２６５７号公報

本発明の目的は、前記従来技術の問題点を解消し、２系統以上の転送レーンを介して送信されてくる受信データを、大幅に回路規模を増大させることなく、ジッター等の影響を受けず安定的に受信して１系統化することができるデータ受信装置を提供することにある。

上記目的を達成するために、本発明は、データ送信装置から第１〜第ｎ転送レーン（ｎは２以上の整数）を介して各々送信されてくる第１〜第ｎ送信データおよび第１〜第ｎ送信クロックを受信し、各々対応する第１〜第ｎ受信データおよび第１〜第ｎ受信クロックを出力する第１〜第ｎ受信回路と、
第ｉ受信回路（ｉは、１≦ｉ≦ｎの整数）により受信された第ｉ受信クロックをｎ逓倍したｎ逓倍クロック、および、前記ｎ逓倍クロックをｎ分周したｎ分周クロックを発生するクロック発生回路と、
前記ｎ逓倍クロックに同期して、前記第１〜第ｎ受信回路によりそれぞれ受信された第１〜第ｎ受信データを処理し、前記ｎ逓倍クロックに同期化された第１〜第ｎ受信データをそれぞれ出力する第１〜第ｎデータ処理回路と、
前記ｎ逓倍クロックに同期して、前記第１〜第ｎデータ処理回路により処理された第１〜第ｎ受信データを順次混合して出力するデータ混合回路とを備え、
第ｉデータ処理回路は、
前記第ｉ受信クロックに同期して、２^ｍ通り（ｍは２以上の整数）のグレイコードを順次出力するグレイコードカウンタと、
前記ｎ逓倍クロックに同期して前記グレイコードを保持し、前記ｎ逓倍クロックに同期化された同期化グレイコードを出力する同期化回路と、
前記ｎ逓倍クロックに同期して、前記同期化グレイコードのデータサイクル長を、前記ｎ逓倍クロックのｎサイクル分のデータサイクル長に調整した調整グレイコードを出力するデータサイクル長調整回路と、
前記第ｉ受信クロックに同期して、前記第ｉ受信回路により受信された第ｉ受信データを保持する保持回路と、
２^ｍ個のバッファ回路を有し、前記第ｉ受信クロックに同期して、前記保持回路により保持された第ｉ受信データを、前記グレイコードの値に対応するバッファ回路に順次バッファリングするバッファリング回路と、
前記調整グレイコードの値に対応するバッファ回路に保持された第ｉ受信データを順次出力する選択回路を備えることを特徴とするデータ受信装置を提供するものである。

ここで、前記クロック発生回路は、
前記第ｉ受信クロックをｎ逓倍したｎ逓倍クロックを発生するPLL回路と、
前記ｎ逓倍クロックをｎ分周したｎ分周クロックを発生するｎ分周回路と、
前記ｎ逓倍クロックと前記ｎ分周クロックとの間のスキューをなくして位相を揃え、前記ｎ逓倍クロックおよび前記ｎ分周クロックに同期して動作する回路に供給するクロックツリー合成回路とを備えることが好ましい。

また、前記クロック発生回路は、さらに、選択信号に応じて、前記第１〜第ｎ受信クロックの中の１つを前記第ｉ受信クロックとして選択するクロック選択回路を備えることが好ましい。

また、前記データサイクル長調整回路は、シフトレジスタと、第１比較回路と、第１マルチプレクサとを備え、
前記シフトレジスタは、ｎ段の第１フリップフロップを直列に接続して構成され、前記ｎ逓倍クロックに同期して、前記第１マルチプレクサの出力信号を順次シフトして、前記ｎ逓倍クロックのｎサイクル分の同期化グレイコードを保持し、１段目の前記第１フリップフロップに保持された同期化グレイコードを、前記調整グレイコードとして出力するものであり、
前記第１比較回路は、前記シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値を比較するものであり、
前記第１マルチプレクサは、前記第１比較回路による比較の結果、前記シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値が等しい場合に、前記同期化回路からの次の同期化グレイコードを出力し、前記シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値が異なる場合に、１段目の前記第１フリップフロップからの同期化グレイコードを出力するものであることが好ましい。

また、第ｊバッファ回路（ｊは、１≦ｊ≦ｎの整数）は、第２フリップフロップと、第２比較回路と、第２マルチプレクサとを備え、
前記第２フリップフロップは、前記第ｉ受信クロックに同期して、前記第２マルチプレクサの出力信号を保持するものであり、
前記第２比較回路は、前記グレイコードの値と自分自身に対応するグレイコードの値とを比較するものであり、
前記第２マルチプレクサは、前記第２比較回路による比較の結果、前記グレイコードの値が前記自分自身に対応するグレイコードの値である場合に、前記第ｉデータ処理回路の保持回路からの第ｉ受信データを出力し、前記グレイコードの値が前記自分自身に対応するグレイコードの値ではない場合に、前記第２フリップフロップの出力信号を出力するものであることが好ましい。

また、前記データ混合回路は、
前記ｎ逓倍クロックに同期して、０〜（ｎ−１）までのカウント値を繰り返し出力するカウンタと、
前記カウンタのカウント値に応じて、前記第１〜第ｎデータ処理回路により処理された第１〜第ｎ受信データを順次出力する第３マルチプレクサと、
前記ｎ逓倍クロックに同期して、前記第３マルチプレクサの出力信号を保持して出力する第３フリップフロップとを備えることが好ましい。

また、前記第ｉデータ処理回路は、さらに、前記ｎ分周クロックに同期して、前記選択回路からの第ｉ受信データを、第ｉ遅延設定信号の値に応じた、前記ｎ分周クロックのサイクル数分だけ遅延する遅延調整回路を備えることが好ましい。

本発明によれば、バッファリング回路およびその制御回路を設けることにより、ジッター等の影響を受けることなく、安定的にデータの受け渡しを行うことが可能となり、受信側のLSIのCTS回路の設計への負担や制約を軽減することができる。
また、２系統以上の転送レーンを介して送信されてくる受信クロック間のスキュー、ディレイ調整を必要とせず、かつ、突発的なジッター等に対するマージンが増加させることができるため、データ受信装置を安定的に動作させることができる。

本発明のデータ受信装置の構成を表す一実施形態のブロック図である。 図１に示すクロック発生回路の構成を表す一例の回路図である。 図１に示す、グレイコードカウンタ、同期化回路およびデータサイクル長調整回路の構成を表す一例の回路図である。 図１に示す保持回路、バッファリング回路および選択回路の構成を表す一例の回路図である。 図１に示す遅延調整回路の構成を表す一例の回路図である。 図１に示すデータ混合回路の構成を表す一例の回路図である。 図１に示すデータ受信装置の動作を表す一例のタイミングチャートである。 LVDSの転送レーンの構成を表す一例の概念図である。 従来のデータ転送回路の構成を表す一例のブロック図である。 偶数側の受信データおよび受信クロックと、奇数側の受信データおよび受信クロックと、LSI内部で発生された２逓倍クロックおよび２分周クロックとの関係を表す一例のタイミングチャートである。 従来のデータ転送回路の構成を表す別の例のブロック図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のデータ受信装置を詳細に説明する。

図１は、本発明のデータ受信装置の構成を表す一実施形態のブロック図である。同図に示すデータ受信装置１０は、データ送信装置から２系統の転送レーン０，１を介して送信されてくる偶数側および奇数側の受信データ（偶数側および奇数側のピクセルの画像データ）を同時に受信し、両者を交互に混合して１系統化した受信データを生成するものであり、偶数側および奇数側の受信回路１２，１４と、クロック発生回路１６と、偶数側および奇数側のデータ処理回路１８，２０と、データ混合回路２２とを備えている。

ここで、転送レーン０に対応する偶数側の受信回路１２および偶数側のデータ処理回路１８と、転送レーン１に対応する奇数側の受信回路１４および奇数側のデータ処理回路２０とは、入力される信号が異なるだけで同じ構成のものである。

つまり、偶数側の受信回路１２には、データ送信装置から転送レーン０を介して送信されてくる偶数側の送信データDATA_0および偶数側の送信クロックCLK_0が入力され、偶数側のデータ処理回路１８には、偶数側の受信回路１２から偶数側の受信データDATA_0'および偶数側の受信クロックCLK_0'が入力される。
一方、奇数側の受信回路１４には、データ送信装置から転送レーン１を介して送信されてくる奇数側の送信データDATA_1および奇数側の送信クロックCLK_1が入力され、奇数側のデータ処理回路２０には、奇数側の受信回路１４から奇数側の受信データDATA_1'および奇数側の受信クロックCLK_1'が入力される。

従って、以下代表的に、転送レーン０に対応する偶数側の受信回路１２および偶数側のデータ処理回路１８について説明する。

偶数側の受信回路１２は、データ送信装置から転送レーン０を介して送信されてくる偶数側の送信データDATA_0および偶数側の送信クロックCLK_0を受信し、各々対応する偶数側の受信データDATA_0'および偶数側の受信クロックCLK_0'を出力するものである。

クロック発生回路１６は、偶数側の受信クロックCLK_0'を２逓倍した２逓倍クロックCLK、および、２逓倍クロックCLKを２分周した２分周クロックCLK_HFを発生するものである。

本実施形態のクロック発生回路１６は、図２に示すように、PLL回路３８と、２分周回路４０と、CTS回路４２とを備えている。
クロック発生回路１６では、PLL回路３８により、偶数側の受信クロックCLK_0'を２逓倍した２逓倍クロックCLKが発生され、２分周回路４０により、２逓倍クロックCLKを２分周した２分周クロックCLK_HFが発生される。そして、CTS回路４２により、２逓倍クロックCLKと２分周クロックCLK_HFとの間のスキューをなくして位相が揃えられ、これらに同期して動作する回路に供給される。

なお、クロック発生回路１６は、奇数側の受信クロックCLK_1'を２逓倍して２逓倍クロックCLKを発生してもよい。また、クロック発生回路１６は、クロック選択回路を備え、選択信号に応じて、偶数側の受信クロックCLK_0'または奇数側の受信クロックCLK_1'を選択し、選択した偶数側の受信クロックCLK_0'または奇数側の受信クロックCLK_1'を２逓倍して２逓倍クロックCLKを発生してもよい。

続いて、図４に示すように、偶数側のデータ処理回路１８は、２逓倍クロックCLKに同期して偶数側の受信データDATA_0'を処理し、２逓倍クロックCLKに同期化された偶数側の受信データを出力するものである。

偶数側のデータ処理回路１８は、図１に示すように、グレイコードカウンタ２４と、同期化回路２６と、データサイクル長調整回路２８と、保持回路３０と、バッファリング回路３２と、選択回路３４と、遅延調整回路３６とを備えている。
グレイコードカウンタ２４、同期化回路２６およびデータサイクル長調整回路２８は、バッファリング回路３２の動作を制御する制御回路である。

図３に示すように、グレイコードカウンタ２４は、偶数側の受信クロックCLK_0'に同期して、それぞれ２ビットの値００，０１，１１，１０で表される、４通りのグレイコードを順次出力するものである。

同期化回路２６は、２逓倍クロックCLKに同期してグレイコードを保持し、２逓倍クロックCLKに同期化された同期化グレイコードを出力するものである。

本実施形態の同期化回路２６は、図３に示すように、公知の構成のものであり、直列に接続されたシフトレジスタ構成の２段のフリップフロップ（FF）４４，４６を備えている。
２段のFF４４，４６のクロック入力端子には２逓倍クロックCLKが入力され、１段目のFF４４のデータ入力端子Dには、グレイコードカウンタ２４からグレイコードが入力される。

同期化回路２６では、２逓倍クロックCLKに同期して、偶数側の受信クロックCLK_0'に同期したグレイコードが１段目のFF４４に順次保持されるとともに、１段目のFF４４に保持されたグレイコードが２段目のFF４６に順次保持される。
このように、グレイコードを２段以上のFFにより連続的にシフトすることにより、偶数側の受信クロックCLK_0'に同期したグレイコードを２逓倍クロックCLKに同期化させることができる。
ただし、同期化回路２６によりグレイコードを２逓倍クロックCLKに同期化した時のタイミングによっては、同期化グレイコードのデータサイクル長が、２逓倍クロックCLKの１サイクル分となる場合がある。

データサイクル長調整回路２８は、２逓倍クロックCLKに同期して、同期化グレイコードのデータサイクル長を、２逓倍クロックCLKの２サイクル分のデータサイクル長に調整した調整グレイコードを出力するものである。

本実施形態のデータサイクル長調整回路２８は、図３に示すように、２段のFF４８，５０を直列に接続して構成されたシフトレジスタ５２と、比較回路５４と、マルチプレクサ５６とを備えている。
シフトレジスタ５２を構成する２段のFF４８，５０のクロック入力端子には２逓倍クロックCLKが入力され、１段目のFF４８のデータ入力端子Dにはマルチプレクサ５６の出力信号が入力される。
比較回路５４には、FF４８，５０のデータ出力端子Qからの出力信号が入力される。
マルチプレクサ５６の入力端子T（True：真）には、同期化回路２６のFF４６のデータ出力端子Qからの出力信号が入力され、入力端子F（False：偽）には、１段目のFF４８のデータ出力端子Qからの出力信号が入力され、選択入力端子には、比較回路５４の出力信号（比較結果）が入力される。

データサイクル長調整回路２８では、シフトレジスタ５２により、２逓倍クロックCLKに同期して、マルチプレクサ５６の出力信号、つまり、同期化グレイコードが２段のFF４８，５０に順次シフトされる。これにより、２逓倍クロックCLKの２サイクル分の同期化グレイコードが２段のFF４８，５０に保持され、１段目のFF４８に保持された同期化グレイコードが調整グレイコードとして出力される。

続いて、比較回路５４により、２段のFF４８，５０に保持された２サイクル分の同期化グレイコードの値が比較される。

その結果、シフトレジスタ５２に保持された２サイクル分の同期化グレイコードの値が異なる場合（F）、つまり、１段目のFF４８から同じ値の調整グレイコードが１サイクル分だけしか出力されない場合、マルチプレクサ５６からは、１段目のFF４８からの同期化グレイコードが出力される。
続いて、シフトレジスタ５２により、次の２逓倍クロックCLKに同期して、マルチプレクサ５６の出力信号、つまり、１サイクル前に１段目のFF４８に保持されていた同期化グレイコードがシフトされ、１段目のFF４８に再度保持される。また、２段目のFF５０には、１サイクル前に１段目のFF４８に保持されていた同期化グレイコードがシフトされて保持される。
これにより、１段目のFF４８から同じ値の同期化グレイコードが２サイクル連続して出力される。つまり、１段目のFF４８から同じ値の調整グレイコードが２サイクル連続して出力される。このように、同期化回路２６により同期化グレイコードのデータサイクル長が１サイクル分となった場合でも、データサイクル長調整回路２８により同期化グレイコードのデータサイクル長を２サイクル分のデータサイクル長に調整することができる。

一方、シフトレジスタ５２に保持された２サイクル分の同期化グレイコードの値が等しい場合（T）、つまり、１段目のFF４８から同じ値の調整グレイコードが２サイクル連続して出力された場合、マルチプレクサ５６からは、同期化回路２６からの次の同期化グレイコードが出力される。
続いて、シフトレジスタ５２により、次の２逓倍クロックCLKに同期して、マルチプレクサ５６の出力信号、つまり、次の同期化グレイコードがシフトされ、１段目のFF４８に保持され、調整グレイコードとして出力される。同様に、２段目のFF５０には、１サイクル前に１段目のFF４８に保持されていた同期化グレイコードがシフトされて保持される。これ以後は、前述の動作が繰り返される。

続いて、保持回路３０は、偶数側の受信クロックCLK_0'に同期して、偶数側の受信データDATA_0'を保持するものである。

本実施形態の保持回路３０は、図４に示すように、FF５８を備えている。
FF５８のクロック入力端子には偶数側の受信クロックCLK_0'が入力され、データ入力端子Dには、偶数側の受信回路１２から偶数側の受信データDATA_0'が入力される。
偶数側の受信データDATA_0'は、偶数側の受信クロックCLK_0'に同期して、FF５８に保持される。
これにより、偶数側の受信データDATA_0'は、偶数側の受信クロックCLK_0'に同期化される。

バッファリング回路３２は、４個のバッファ回路を有し、偶数側の受信クロックCLK_0'に同期して、保持回路３０により保持された偶数側の受信データDATA_0'を、グレイコードの値に対応するバッファ回路に順次バッファリングするものである。
バッファリング回路３２は、転送レーン０を介して送信されてくる２以上の受信データDATA_0'をバッファリングして、各々の受信データのタイミングウィンドウを拡大させるための緩衝用バッファである。

本実施形態のバッファリング回路３２は、図４に示すように、４個のバッファ回路６０ａ、６０ｂ、６０ｃ、６０ｄを備えている。
例えば、バッファ回路６０ａは、マルチプレクサ６２と、比較回路６４と、FF６６とを備えている。
FF６６のクロック入力端子には偶数側の受信クロックCLK_0'が入力され、データ入力端子Dには、マルチプレクサ６２の出力信号が入力される。
比較回路６４には、グレイコードカウンタ２４からグレイコードが入力される。
マルチプレクサ６２の入力端子Tには、保持回路３０のFF５８のデータ出力端子Qからの出力信号が入力され、入力端子Fには、FF６６のデータ出力端子Qからの出力信号が入力され、選択入力端子には、比較回路６４からの出力信号（比較結果）が入力される。

バッファ回路６０ａでは、比較回路６４により、グレイコードの値と自分自身に対応するグレイコードの値００とが比較される。
その結果、マルチプレクサ６２からは、グレイコードの値が００である場合（T）に、保持回路３０からの偶数側の受信データDATA_0'が出力され、グレイコードの値が００ではない場合に、FF６６からの出力信号が出力される。
そして、マルチプレクサ６２の出力信号は、偶数側の受信クロックCLK_0'に同期して、FF６６に保持される。
これにより、バッファ回路６０ａには、グレイコードの値が００である場合に、偶数側の受信データDATA_0'が保持され、グレイコードの値が００ではない場合に、既に保持されている偶数側の受信データDATA_0'が保持（維持）される。

他のバッファ回路６０ｂ、６０ｃ、６０ｄも、対応するグレイコードの値が０１，１１，１０に変わるだけでバッファ回路６０ａと同様の構成のものであり、同様に動作する。
従って、バッファリング回路３２では、偶数側の受信データDATA_0'が、偶数側の受信クロックCLK_0'に同期して、グレイコードの値００，０１，１１，１０に応じて、その値に各々対応するバッファ回路６０ａ、６０ｂ、６０ｃ、６０ｄに順次バッファリングされる。その結果、受信データのタイミングウィンドウは、図７に示すように４倍に拡大される。

選択回路３４は、調整グレイコードの値００，０１，１１，１０に各々対応するバッファ回路６０ａ、６０ｂ、６０ｃ、６０ｄに保持された偶数側の受信データを順次出力するものである。

本実施形態の選択回路３４は、図４に示すように、マルチプレクサ６８を備えている。
マルチプレクサ６８の入力端子００，０１，１１，１０には、それぞれ、バッファリング回路３２の、グレイコードの値００，０１，１１，１０に対応する４つのバッファ回路６０ａ、６０ｂ、６０ｃ、６０ｄの出力信号が入力され、選択入力端子には、データサイクル長調整回路２８から調整グレイコードが入力される。

マルチプレクサ６８からは、調整グレイコードの値が００，０１，１１，１０の場合に、それぞれ、グレイコードの値００，０１，１１，１０に対応するバッファ回路６０ａ、６０ｂ、６０ｃ、６０ｄの出力信号が出力される。

遅延調整回路３６は、必須の構成要素ではないが、２分周クロックCLK_HFに同期して、選択回路３４からの偶数側の受信データを、偶数側の遅延設定信号の値に応じた、２分周クロックCLK_HFのサイクル数分だけ遅延するものである。

本実施形態の遅延調整回路３６は、図５に示すように、直列に接続されたシフトレジスタ構成の３段のFF７０，７２，７４と、マルチプレクサ７６とを備えている。
FF７０，７２，７４のクロック入力端子には２分周クロックCLK_HFが入力され、１段目のFF７０のデータ入力端子Dには、選択回路３４から出力される偶数側の受信データが入力される。
マルチプレクサの入力端子０，１，２には、それぞれ、FF７０，７２，７４のデータ出力端子Qからの出力信号が入力され、選択入力端子には、偶数側の遅延設定信号POS_SET0が入力される。

遅延調整回路３６では、選択回路３４から出力された偶数側の受信データが、２分周クロックCLK_HFに同期して、直列に接続された３段のFF７０，７２，７４に順次シフトされる。
そして、マルチプレクサ７６からは、偶数側の遅延設定信号POS_SET0の値が０，１，２の場合に、それぞれ、FF７０，７２，７４の出力信号、つまり、選択回路３４からの偶数側の受信データが、２分周クロックCLK_HFの１サイクル分、２サイクル分、３サイクル分遅延された偶数側の受信データが出力される。

偶数側および奇数側の遅延設定信号POS_SET0, POS_SET1には、通常、１が設定される。偶数側の受信クロックCLK_0'と奇数側の受信クロックCLK_1'との間に、２分周クロックCLK_HFの１サイクル分以上のスキューがある場合には、偶数側および奇数側の遅延設定信号POS_SET0, POS_SET1の値を適宜設定することにより、偶数側の受信クロックCLK_0'と奇数側の受信クロックCLK_1'との間で最大±２サイクルまでのスキューを吸収することができる。

遅延調整回路３６は、さらに、遅延設定レジスタを備え、遅延設定レジスタに設定された偶数側の遅延設定信号POS_SET0の値に応じて、選択回路３４から出力された偶数側の受信データを遅延してもよい。奇数側の遅延設定信号POS_SET1も同様である。

続いて、データ混合回路２２は、２逓倍クロックCLKに同期して、偶数側および奇数側のデータ処理回路１８，２０により処理された偶数側および奇数側の受信データを交互に混合して出力するものである。

データ混合回路２２は、図６に示すように、０／１カウンタ７８と、マルチプレクサ８０と、FF８２とを備えている。
０／１カウンタ７８には２逓倍クロックCLKが入力される。
マルチプレクサ８０の入力端子０，１には、それぞれ、偶数側および奇数側のデータ処理回路１８，２０の遅延調整回路３６により遅延が調整された偶数側および奇数側の受信データが入力され、選択入力端子には、０／１カウンタ７８の出力信号が入力される。
FF８２のクロック入力端子には２逓倍クロックCLKが入力され、データ入力端子Dには、マルチプレクサ８０の出力信号が入力される。

データ混合回路２２では、０／１カウンタ７８により、２逓倍クロックCLKに同期して、０および１のカウント値が繰り返し出力される。
マルチプレクサ８０からは、０／１カウンタ７８のカウント値が０の場合に、偶数側のデータ処理回路１８により処理された偶数側の受信データが出力され、０／１カウンタ７８のカウント値が１の場合に、奇数側のデータ処理回路２０により処理された奇数側の受信データが出力される。
そして、FF８２により、マルチプレクサ８０の出力信号が、２逓倍クロックCLKに同期して保持されて出力される。
これにより、偶数側および奇数側のデータ処理回路１８，２０により処理された偶数側および奇数側の受信データが交互に混合されて出力される。

次に、図７のタイミングチャートを参照しながら、データ受信装置１０の動作を説明する。

データ送信装置から転送レーン０を介して送信されてくる偶数側の送信データDATA_0および送信クロックCLK_0は、受信回路１２により受信され、図７に示すように、受信回路１２から各々対応する偶数側の受信データDATA_0'および偶数側の受信クロックCLK_0'が出力される。

グレイコードカウンタ２４により、図７に示すように、偶数側の受信クロックCLK_0'に同期して、値００，０１，１１，１０のグレイコードが順次出力される。
グレイコードカウンタ２４から出力されたグレイコードは、偶数側の同期化回路２６により、２逓倍クロックCLKに同期化され、同期化グレイコードが出力される。
続いて、データサイクル長調整回路２８により、２逓倍クロックCLKに同期して、同期化グレイコードのデータサイクル長が、２逓倍クロックCLKの２サイクル分のデータサイクル長に調整され、調整グレイコードが出力される。

一方、偶数側の受信データDATA_0'は、偶数側の受信クロックCLK_0'に同期して、保持回路３０に保持される。
保持回路３０により保持された偶数側の受信データは、偶数側の受信クロックCLK_0'に同期して、グレイコードの値００，０１，１１，１０に応じて、その値に各々対応する、バッファリング回路３２のバッファ回路６０ａ、６０ｂ、６０ｃ，６０ｄに順次バッファリングされ、図７に示すように、タイミングウィンドウが４倍に拡大される。

続いて、選択回路３４により、調整グレイコードの値００，０１，１１，１０に各々対応する、バッファリング回路３２のバッファ回路６０ａ、６０ｂ、６０ｃ，６０ｄにバッファリングされた偶数側の受信データが順次出力される。

続いて、遅延調整回路３６により、２分周クロックCLK_HFに同期して、選択回路３４の偶数側の受信データが、偶数側の遅延設定信号POS_SET0の値に応じた、２分周クロックCLK_HFのサイクル数分だけ遅延される。

同時に、データ送信装置から転送レーン１を介して送信されてくる奇数側の送信データDATA_1および送信クロックCLK_1は、奇数側の受信回路１２により受信され、奇数側のデータ処理回路２０により、図７に示すように、偶数側のデータ処理回路１８の場合と同様に処理された受信データが出力される。

そして、データ混合回路２２により、図７に示すように、２逓倍クロックCLKに同期して、偶数側および奇数側のデータ処理回路１８，２０により処理された偶数側および奇数側の受信データが交互に混合されて出力される。

データ受信装置１０では、偶数側の受信クロックCLK_0'と奇数側の受信クロックCLK_1'と受信側のLSI内部のクロックの関係がどのような位相関係にあっても、常に安全なタイミングウィンドウ領域でデータの受け渡しを行うことができる。そのため、偶数側の受信クロックCLK_0'と奇数側の受信クロックCLK_1'と受信側のLSI内部のクロックは、位相関係を考慮する必要のない非同期（フォルスパス：False Path）の扱いとすることができる。

一方、受信側のLSI内部のクロックは、CTS回路４２により、２逓倍クロックCLKと２分周クロックCLK_HFとの位相を揃える（トゥルーパス：True Path）必要はあるが、これはごく通常の設計で行われることであり、容易に実現できる。その結果、LVDSの受信クロックのような外部クロックが関わる緻密なクロックのディレイ、スキュー調整を必要とせず、簡単なクロックツリー設計が可能であり、かつ、突発的なジッター等に対してもマージンが増加し、データ受信装置１０を安定的に動作させることができる。

なお、本発明は、偶数側および奇数側に対応する２系統の転送レーンに限らず、ｎ系統（ｎは２以上の整数）の転送レーンを介して送信されてくる受信データを同時に受信する場合にも同様に適用可能である。

この場合、データ受信装置において、第１〜第ｎ受信回路は、データ送信装置から第１〜第ｎ転送レーン（ｎは２以上の整数）を介して各々送信されてくる第１〜第ｎ送信データおよび第１〜第ｎ送信クロックを受信し、各々対応する第１〜第ｎ受信データおよび第１〜第ｎ受信クロックを出力する。

クロック発生回路は、第ｉ受信回路（ｉは、１≦ｉ≦ｎの整数）により受信された第ｉ受信クロックをｎ逓倍したｎ逓倍クロック、および、ｎ逓倍クロックをｎ分周したｎ分周クロックを発生する。

また、クロック発生回路は、PLL回路と、ｎ分周回路と、クロックツリー合成回路とを備え、さらに、クロック選択回路を備えていてもよい。
クロック発生回路において、PLL回路は、第ｉ受信クロックに同期して、第ｉ受信クロックをｎ逓倍したｎ逓倍クロックを発生する。
ｎ分周回路は、ｎ逓倍クロックをｎ分周したｎ分周クロックを発生する。
クロックツリー合成回路は、ｎ逓倍クロックおよびｎ分周クロックのスキューをなくして位相を揃え、ｎ逓倍クロックおよびｎ分周クロックに同期して動作する回路に供給する。
クロック選択回路は、選択信号に応じて、第１〜第ｎ受信クロックの中の１つを第ｉ受信クロックとして選択する。

第１〜第ｎデータ処理回路は、ｎ逓倍クロックに同期して、第１〜第ｎ受信回路によりそれぞれ受信された第１〜第ｎ受信データを処理し、ｎ逓倍クロックに同期化された第１〜第ｎ受信データをそれぞれ出力する。

また、第ｉデータ処理回路は、グレイコードカウンタと、同期化回路と、データサイクル長調整回路と、保持回路と、バッファリング回路と、選択回路とを備え、さらに、遅延調整回路を備えていてもよい。
第ｉデータ処理回路において、グレイコードカウンタは、第ｉ受信クロックに同期して、２^ｍ通り（ｍは２以上の整数）のグレイコードを順次出力する。
同期化回路は、ｎ逓倍クロックに同期してグレイコードを保持し、ｎ逓倍クロックに同期化された同期化グレイコードを出力する。
データサイクル長調整回路は、ｎ逓倍クロックに同期して、同期化グレイコードのデータサイクル長を、ｎ逓倍クロックのｎサイクル分のデータサイクル長に調整した調整グレイコードを出力する。
保持回路は、第ｉ受信クロックに同期して、第ｉ受信回路により受信された第ｉ受信データを保持する。
バッファリング回路は、２^ｍ個のバッファ回路を有し、第ｉ受信回路により受信された第ｉ受信クロックに同期して、保持回路により保持された第ｉ受信データを、グレイコードの値に応じて、グレイコードの値に対応するバッファ回路に順次バッファリングする。
選択回路は、２^ｍ個のバッファ回路にバッファリングされた第ｉ受信データの中から、調整グレイコードの値に対応するバッファ回路に保持された第ｉ受信データを順次出力する。
遅延調整回路は、ｎ分周クロックに同期して、選択回路からの第ｉ受信データを、第ｉ遅延設定信号の値に応じた、ｎ分周クロックのサイクル数分だけ遅延する。

また、データサイクル長調整回路は、シフトレジスタと、第１比較回路と、第１マルチプレクサとを備える。
データサイクル長調整回路において、シフトレジスタは、ｎ段の第１フリップフロップを直列に接続して構成され、ｎ逓倍クロックに同期して、第１マルチプレクサの出力信号を順次シフトして、ｎ逓倍クロックのｎサイクル分の同期化グレイコードを保持し、１段目の第１フリップフロップに保持された同期化グレイコードを、調整グレイコードとして出力する。
第１比較回路は、シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値を比較する。
第１マルチプレクサは、第１比較回路による比較の結果、シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値が等しい場合に、同期化回路からの次の同期化グレイコードを出力し、シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値が異なる場合に、シフトレジスタの１段目の第１フリップフロップからの同期化グレイコードを出力する。

また、第ｊバッファ回路（ｊは、１≦ｊ≦ｎの整数）は、第２フリップフロップと、第２比較回路と、第２マルチプレクサとを備える。
第ｊバッファ回路において、第２フリップフロップは、第ｉ受信クロックに同期して、第２マルチプレクサの出力信号を保持する。
第２比較回路は、グレイコードの値と自分自身に対応するグレイコードの値とを比較する。
第２マルチプレクサは、第２比較回路による比較の結果、グレイコードの値が自分自身に対応するグレイコードの値である場合に、第ｉデータ処理回路の保持回路からの第ｉ受信データを出力し、グレイコードの値が自分自身に対応するグレイコードの値ではない場合に、第２フリップフロップの出力信号を出力する。

データ混合回路は、ｎ逓倍クロックに同期して、第１〜第ｎデータ処理回路により処理された第１〜第ｎ受信データを順次混合して出力する。

また、データ混合回路は、カウンタと、第３マルチプレクサと、第３フリップフロップを備える。
データ混合回路において、カウンタは、ｎ逓倍クロックに同期して、０〜（ｎ−１）までのカウント値を繰り返し出力する。
第３マルチプレクサは、カウンタのカウント値に応じて、第１〜第ｎデータ処理回路により処理された第１〜第ｎ受信データを順次出力する。
第３フリップフロップは、ｎ逓倍クロックに同期して、第３マルチプレクサの出力信号を保持して出力する。

また、本発明のデータ受信装置を構成する、クロック発生回路、受信回路、データ処理回路およびデータ混合回路、さらに、クロック発生回路を構成する、PLL回路および２分周回路、データ処理回路を構成する、グレイコードカウンタ、同期化回路、データサイクル長調整回路、保持回路、バッファリング回路、選択回路および遅延回路、バッファリング回路を構成する各バッファ回路等の具体的な回路構成は何ら限定されず、同様の機能を果たす各種構成のものがいずれも利用可能である。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、９８ データ受信装置
１２、１４、８６、１００、１０２ 受信回路
１６ クロック発生回路
１８、２０ データ処理回路
２２ データ混合回路
２４ グレイコードカウンタ
２６ 同期化回路
２８ データサイクル長調整回路
３０、１０４、１０６ 保持回路
３２ バッファリング回路
３４ 選択回路
３６ 遅延調整回路
３８、９４、１１２ 位相同期（PLL）回路
４０ ２分周回路
４２、９６、１１４ クロックツリー合成（CTS）回路
４４、４６、４８、５０、６６、７０、７２、７４、８２ フリップフロップ（FF）
５２ シフトレジスタ
５４、６４ 比較回路
５６、６２、６８、７６、８０ マルチプレクサ
６０ａ、６０ｂ、６０ｃ、６０ｄ バッファ回路
７８ ０／１カウンタ
８４、９０、９２ 送信回路
８８ データ送信装置
１０８ １系統化回路
１１０ 信号処理回路
１１６，１１８ デュアルポートSRAM（DP-SRAM）

Claims (7)

1. データ送信装置から第１〜第ｎ転送レーン（ｎは２以上の整数）を介して各々送信されてくる第１〜第ｎ送信データおよび第１〜第ｎ送信クロックを受信し、各々対応する第１〜第ｎ受信データおよび第１〜第ｎ受信クロックを出力する第１〜第ｎ受信回路と、
   第ｉ受信回路（ｉは、１≦ｉ≦ｎの整数）により受信された第ｉ受信クロックをｎ逓倍したｎ逓倍クロック、および、前記ｎ逓倍クロックをｎ分周したｎ分周クロックを発生するクロック発生回路と、
   前記ｎ逓倍クロックに同期して、前記第１〜第ｎ受信回路によりそれぞれ受信された第１〜第ｎ受信データを処理し、前記ｎ逓倍クロックに同期化された第１〜第ｎ受信データをそれぞれ出力する第１〜第ｎデータ処理回路と、
   前記ｎ逓倍クロックに同期して、前記第１〜第ｎデータ処理回路により処理された第１〜第ｎ受信データを順次混合して出力するデータ混合回路とを備え、
   第ｉデータ処理回路は、
   前記第ｉ受信クロックに同期して、２^ｍ通り（ｍは２以上の整数）のグレイコードを順次出力するグレイコードカウンタと、
   前記ｎ逓倍クロックに同期して前記グレイコードを保持し、前記ｎ逓倍クロックに同期化された同期化グレイコードを出力する同期化回路と、
   前記ｎ逓倍クロックに同期して、前記同期化グレイコードのデータサイクル長を、前記ｎ逓倍クロックのｎサイクル分のデータサイクル長に調整した調整グレイコードを出力するデータサイクル長調整回路と、
   前記第ｉ受信クロックに同期して、前記第ｉ受信回路により受信された第ｉ受信データを保持する保持回路と、
   ２^ｍ個のバッファ回路を有し、前記第ｉ受信クロックに同期して、前記保持回路により保持された第ｉ受信データを、前記グレイコードの値に対応するバッファ回路に順次バッファリングするバッファリング回路と、
   前記調整グレイコードの値に対応するバッファ回路に保持された第ｉ受信データを順次出力する選択回路を備えることを特徴とするデータ受信装置。
2. 前記クロック発生回路は、
   前記第ｉ受信クロックをｎ逓倍したｎ逓倍クロックを発生するPLL回路と、
   前記ｎ逓倍クロックをｎ分周したｎ分周クロックを発生するｎ分周回路と、
   前記ｎ逓倍クロックと前記ｎ分周クロックとの間のスキューをなくして位相を揃え、前記ｎ逓倍クロックおよび前記ｎ分周クロックに同期して動作する回路に供給するクロックツリー合成回路とを備える請求項１に記載のデータ受信装置。
3. 前記クロック発生回路は、さらに、選択信号に応じて、前記第１〜第ｎ受信クロックの中の１つを前記第ｉ受信クロックとして選択するクロック選択回路を備える請求項２に記載のデータ受信装置。
4. 前記データサイクル長調整回路は、シフトレジスタと、第１比較回路と、第１マルチプレクサとを備え、
   前記シフトレジスタは、ｎ段の第１フリップフロップを直列に接続して構成され、前記ｎ逓倍クロックに同期して、前記第１マルチプレクサの出力信号を順次シフトして、前記ｎ逓倍クロックのｎサイクル分の同期化グレイコードを保持し、１段目の前記第１フリップフロップに保持された同期化グレイコードを、前記調整グレイコードとして出力するものであり、
   前記第１比較回路は、前記シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値を比較するものであり、
   前記第１マルチプレクサは、前記第１比較回路による比較の結果、前記シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値が等しい場合に、前記同期化回路からの次の同期化グレイコードを出力し、前記シフトレジスタに保持されたｎサイクル分の同期化グレイコードの値が異なる場合に、１段目の前記第１フリップフロップからの同期化グレイコードを出力するものである請求項１〜３のいずれか１項に記載のデータ受信装置。
5. 第ｊバッファ回路（ｊは、１≦ｊ≦ｎの整数）は、第２フリップフロップと、第２比較回路と、第２マルチプレクサとを備え、
   前記第２フリップフロップは、前記第ｉ受信クロックに同期して、前記第２マルチプレクサの出力信号を保持するものであり、
   前記第２比較回路は、前記グレイコードの値と自分自身に対応するグレイコードの値とを比較するものであり、
   前記第２マルチプレクサは、前記第２比較回路による比較の結果、前記グレイコードの値が前記自分自身に対応するグレイコードの値である場合に、前記第ｉデータ処理回路の保持回路からの第ｉ受信データを出力し、前記グレイコードの値が前記自分自身に対応するグレイコードの値ではない場合に、前記第２フリップフロップの出力信号を出力するものである請求項１〜４のいずれか１項に記載のデータ受信装置。
6. 前記データ混合回路は、
   前記ｎ逓倍クロックに同期して、０〜（ｎ−１）までのカウント値を繰り返し出力するカウンタと、
   前記カウンタのカウント値に応じて、前記第１〜第ｎデータ処理回路により処理された第１〜第ｎ受信データを順次出力する第３マルチプレクサと、
   前記ｎ逓倍クロックに同期して、前記第３マルチプレクサの出力信号を保持して出力する第３フリップフロップとを備える請求項１〜５のいずれか１項に記載のデータ受信装置。
7. 前記第ｉデータ処理回路は、さらに、前記ｎ分周クロックに同期して、前記選択回路からの第ｉ受信データを、第ｉ遅延設定信号の値に応じた、前記ｎ分周クロックのサイクル数分だけ遅延する遅延調整回路を備える請求項１〜６のいずれか１項に記載のデータ受信装置。

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