JP2007082147A

JP2007082147A - データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム

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Publication number: JP2007082147A
Application number: JP2005270984A
Authority: JP
Inventors: Hisakatsu Yamaguchi; 久勝山口; Koichi Kanda; 浩一神田; Junji Ogawa; 淳二小川; Yasutaka Tamura; 泰孝田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-09-16
Filing date: 2005-09-16
Publication date: 2007-03-29
Anticipated expiration: 2025-09-16
Also published as: EP1764938B1; US20070064781A1; US7653169B2; EP1764938A3; JP4448076B2; EP1764938A2

Abstract

【課題】データ転送レートが高速になっても、プロセスばらつきや電源電圧・温度変動の影響を受けないデータ送受信を実現するためのタイミング調整回路を提供すること。
【解決手段】データ送信部が出力するデータの位相とデータ受信部がデータを受信するタイミングを規定するクロックの位相を比較し、その比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を調整する。
【選択図】図１

Description

本発明は、データ送信部とデータ受信部との間、例えばLSI内の複数の素子や回路ブロック間のデータ送受信、LSI間のデータ送受信、ボード間や筐体間のデータ送受信を行うデータ送受信回路のタイミング調整回路、及びタイミング調整回路を有するLSIとデータ送受信システムに関し、特に、入力パラレルデータをシリアルデータに変換する、例えば、データビット幅16bit、速度2.5Gbpsの入力パラレルデータを8bit 5Gbps→4bit 10Gbps→2bit 20Gbps→1bit 40Gbpsのように内部生成クロックを分周したクロックを用いて段階的に変換するデータ送信回路において、段階的なデータビット幅の変換を順次行うマルチプレクサ間のデータ送受信が確実に行えるようにデータとクロックの位相関係を調整するタイミング調整回路等に関する。

近年、コンピュータ及び通信分野において、処理されるべき情報量が増大している。この増大傾向にある情報量に対応するため、LSI間のデータ送受信速度は上昇している。研究レベルではあるが、2002年にCMOS 10Gbpsトランシーバが発表された。それ以降、CMOS 40Gbpsトランシーバの研究に着目が集まっている。特に、これら高いデータ転送レートが要求される領域では、最先端テクノロジが適用される。例えば、CMOS 40Gbpsトランシーバは0.1um以下のテクノロジを想定して、研究が進められている。しかしながら、高いデータ転送レートが要求されるデータ送受信系では、LSI内部クロック周波数をより高める必要がある。また、半導体プロセスの微細化に伴うトランジスタの性能向上とは裏腹に、そのプロセスばらつきは非常に大きくなっている。従来、レイアウトの工夫により、データ送受信を行うブロックを可能な限り近接させるようにして、データ受信に対するタイミングマージンを確保してきた。しかしながら、データ転送レートの向上やプロセスばらつきの影響により、このような手法も限界に達しつつある。

上記高速トランシーバの一例であるデータ送信回路の構成例を図１０に示す。図１０のデータ送信回路は、１６ビット幅で速度が2.5Gbpsのパラレルデータを一旦ファーストインファーストアウト（ＦＩＦＯ）のデータバッファ110に格納した後、PLL(100)が生成した内部生成クロックを分周器(210,220,230)が順次分周したクロックを用いて、入力パラレルデータを段階的にシリアルデータに変換する。すなわち、入力16bit 2.5Gbpsデータを16:8マルチプレクサ(120)で8bit 5Gbpsのデータに変換し、次に8:4マルチプレクサ(130)で4bit 10Gbpsのデータに変換し、さらに4:2マルチプレクサ(140)で2bit 20Gbpsのデータへ、2:1マルチプレクサ(170)で1bit、すなわち40Gbpsのシリアルデータに変換する。そして、最終段のバッファ(180)を介して40Gbpsのデータが外部に出力される。

次に、図１０に示したデータ送信回路のマルチプレクサによるデータ変換とマルチプレクサ間のデータ送受信について、4:2マルチプレクサ(140)と2:1マルチプレクサ(170)の例を図１１により説明する。

前段の8:4マルチプレクサ(130)からの４ビットの入力であるDT_IN[0]、DT_IN[1]、DT_IN[2]、DT_IN[3]は、後段の2:1マルチプレクサ(170)に供給される20GHzのクロックCLK_Aを分周器(210)で２分の１に分周した10GHzのクロックCLK_Bに同期して、4:2マルチプレクサ(140)の初段のラッチ回路(141,143,151,153)で受信される。DT_IN[0]はラッチ回路(142)を介して、DT_IN[2]はラッチ回路(144,145)を介してセレクタ(146)に供給され、DT_IN[1]はラッチ回路(152)を介して、DT_IN[3]はラッチ回路(154,155)を介してセレクタ(156)に供給される。

セレクタ(146,156)はクロックCLK_Bの立ち上がりでそれぞれDT_IN[0] 、DT_IN[1]を選択し、クロックCLK_Bの立ち下がりでそれぞれDT_IN[2] 、DT_IN[3]を選択するので、セレクタ(146)の出力DTには10GHzの２倍の速度のDT_IN[0] とDT_IN[2]のシリアルデータがえられる。セレクタ(156)の出力DTXについても同様な出力が得られる。

4:2マルチプレクサ(140)の出力であるDT,DTXは、20GHzのクロックCLK_A に同期して2:1マルチプレクサ(170)の初段のラッチ回路(171,173)で受信され、それぞれラッチ回路(172)、ラッチ回路(174,175)を介してセレクタ(176)に供給され、セレクタ(176)においてそれぞれクロックCLK_Aの立ち上がり、立下りに同期して選択され、送信回路の出力信号DT_OUTとして出力される。

図１２は、図１１に示した4:2マルチプレクサ(140)と2:1マルチプレクサ(170)の間のデータ送受信が正常に行われる場合のタイミングチャートである。
クロックCLK_Aは、後段の2:1マルチプレクサ(170)にてデータを受け取るタイミングを規定するクロックである。クロックCLK_Bは、前段である4:2マルチプレクサ(140)にてデータを出力するタイミングを規定するクロックであり、クロックCLK_Aの立ち上がりエッジに同期した分周クロックである。いま、クロックCLK_Aの立ち上がりに同期したクロックCLK_Bの立ち上がりにて、4:2マルチプレクサ(140)からデータが出力される。2:1マルチプレクサ(170)は次サイクルのクロックCLK_Aの立ち上がりにて、このデータを受け取る。設計では、プロセスばらつきや電源電圧・温度変動を考慮した条件下にて、このタイミングチャートを実現する必要がある。従来の技術の場合、マルチプレクサ間の物理的な距離を短くすると共に、マルチプレクサや分周器の回路構成を工夫し、図１２に示したタイミングチャートを実現している。

しかし、図１０に示した最終的に40Gbpsの速度のデータを出力する高速な送信回路の例であれば、マルチプレクサ間のデータ送受信を確実に行うことが困難になってきている。マルチプレクサ間のデータ送受信が正常に行われない場合のタイミングチャートを図１３に示す。図１３に示すようにクロックCLK_Aの立ち上がりタイミングにて、受信データの変位がある場合、2:1マルチプレクサ(170)の初段のラッチ回路(171,173)は正しくデータをラッチすることができず、2:1マルチプレクサ(170)は正しくデータを受信することができない。

LSI間等のデータ送受信に関する従来の技術は、例えば下記の特許文献１〜３及び非特許文献１に記載されている。特許文献１、２に記載されたものは、一般的に、DLLと呼ばれる回路技術を応用したものである。データ受信回路でのデータ受け取りを確実に行えるように、データ送信回路にて、出力データと出力クロックの位相関係を調整するものである。しかし、転送距離が延びたり、転送速度がより高速になると、プロセスばらつきや電源電圧・温度変動の影響により、データ受信回路でのデータ受信を確実に行うことが困難になる。

一方、特許文献３及び非特許文献１に記載されたデータ送受信技術は、データ受信回路で、データ送信回路からの出力データに対してデータ受信回路のデータ受信タイミングを規定するクロックの位相を調整するものである。したがって、データ受信に限って考えればデータ受信回路でのデータ受け取りを確実に行うことができるが、クロック周波数が高速なものになると、データ受信後のデータ受信回路での処理や図１０に示した送信回路のマルチプレクサ出力の精度を考慮すると、受信側のクロックを調整することは好ましくない。
特開平１０−１１２１８２号公報特開２００４−１４５９９９号公報特開平１０−２２８４４９号公報田村泰孝、後藤公太郎「高速信号伝送技術：SynfinityII」FUJITSU Vol.50 No.4(07,1999)pp.235-241

そこで、本発明の解決しようとする課題は、データ転送レートが高速になっても、プロセスばらつきや電源電圧・温度変動の影響を受けないデータ送受信を実現するためのタイミング調整回路と、そのようなタイミング調整回路を備えたLSIとデータ送受信システムを提供することである。

本発明の提供するタイミング調整回路は、データ送信部が出力するデータの位相とデータ受信部がデータを受信するタイミングを規定するクロックの位相を比較し、その比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を調整する。

そして、本発明のLSIは、複数個のブロック間で順次データの送受信が行われ、各送信側となるブロックと受信側となるブロック毎に、データ送信側ブロックが出力するデータの変化を検出するデータ変化検出部と、前記データ受信側ブロックがデータを受信するタイミングを規定するクロックと前記データ送信側ブロックが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記データ送信側ブロックが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記データ送信側ブロックがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備える。

さらに、本発明のLSI間のデータ送受信システムは、第１のLSIが出力するデータの変化を検出するデータ変化検出部と、第２のLSIがデータを受信するタイミングを規定するクロックと前記第１のLSIが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記第１のLSIが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記第１のLSIがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備える。

本発明により、データ転送レートが高速になっても、プロセスばらつきや電源電圧・温度変動の影響を受けずに、データ送受信を行う回路ブロック間のデータ送受信を確実に行うことができるようになる。

図１に本発明の基本構成を示す。本発明においては、データ送信部(10)からデータ受信部(20)に送信されたデータとデータ受信部(20)でのデータ受信のタイミングを規定する受信側クロックの位相を位相比較部(30)で比較し、位相比較部(30)での比較結果に応じてデータ送信部(10)でのデータ送信のタイミングを規定する送信側クロックの位相を位相調整部(40)で調整してデータ送信部(10)に供給する。

データ送信部(10)とデータ受信部(20)は、図１０に示したマルチプレクサのようなLSI内の複数の素子や回路ブロック間のデータ送受信を行う回路として、あるいはLSI間のデータ送受信用の回路、ボード間や筐体間のデータ送受信を行うデータ送受信回路として実施可能である。

図２は、図１に示した本発明の基本構成の応用例であり、図１のデータ送信部(10)に相当する前段ラッチ部(12)に入力された入力データが、図１のデータ受信部(20)に相当する後段ラッチ部(22)を介して出力データとして出力される系についてのものであり、後段ラッチ部(22)のデータ受信のタイミングを規定するクロックが位相調整されて前段ラッチ部(12)のデータ出力タイミングを規定するクロックとして供給されている。そして、前段ラッチ部(12)が出力するデータの値が”0”から”1”あるいは”1”から”0”に変化したタイミングを検出するデータ変化検出部(52)が設けられ、データ変化を検出したときに位相比較部(32)にイネーブル信号を送出する。

位相比較部(32)は、イネーブル信号を受信すると前段ラッチ部(12)の出力データと後段ラッチ部(22)のデータ受信のタイミングを規定するクロックの位相比較を行い、比較結果に応じて位相調整部(42)が前段ラッチ部(12)のデータ出力タイミングを規定するクロックの位相調整を行う。

なお、データ変化検出部(52)を設けることに替えて、前段と同じ構成にて、常にデータの変化のあるデータを出力するレプリカを前段ラッチ部(12)側に設け、その出力を位相比較部に与えてもよい。

図１との対比から明らかなとおり、図２の位相比較部(32)とデータ変化検出部(52)、あるいはデータ変化検出部(52)を設けることに替えて前段ラッチ部(12)側に設けたレプリカの出力と後段ラッチ部(22)のデータ受信のタイミングを規定するクロックの位相比較を行う位相比較部は、図１の位相比較部(30)に相当するものである。

本発明は、上記図１あるいは図２に記載された構成により、データ転送レートに関係なく、プロセスばらつきや電源電圧・温度変動の影響を受けないデータ送受信系を実現することができる。図２の構成を図１０に記載された送信回路に適用させた場合、例えば4:2マルチプレクサ(140)が前段ラッチ部(12)に相当し、2:1マルチプレクサ(170)が後段ラッチ部(22)に相当する。本発明は、データ送受信を行うデータ送受信系において、前段に相当するデータ送信ブロックが出力するデータの位相と、後段に相当するデータ受信ブロックにおけるクロックの位相を比較し、その比較結果に応じて、後段にて、前段が出力するデータを確実に受け取れるように、前段に対するクロックの位相を変化させるものである。

以下、図１１に示した4:2マルチプレクサ(140)と2:1マルチプレクサ(170)間のデータ送受信のためのタイミング調整回路として、データ変化検出部(52)を設けたものを本発明の第一の実施例とし、常にデータの変化のあるデータを出力するレプリカを設けたものを本発明の第二の実施例として詳細に説明する。

まず、本発明の第一の実施例を図３、図４及び図５により説明する。
図３は、本発明の第一の実施例の構成を詳細に示すものである。図１１において付与されている符号と同一の符号を付与したものは、図１１において説明したものと同一である。また、データ変化検出部(52)と位相比較部(32)は、図２に示した応用例のデータ変化検出部(52)と位相比較部(32)の具体的構成例を示すものであり、4:2マルチプレクサ(140)に対するクロックの位相を変化させる機能を有する位相補間器PI(Phase Interpolator)(421)とPI制御部(422)は、図２の位相調整部(42)に相当する。

以下、図３に示す構成例の動作概要を説明する。
図示しないPLLから供給される20GHzのクロックCLK_Aは、分周器(210)、2:1マルチプレクサ(170)及び位相シフタ(320)に分配される。

分周器(210)ではクロックCLK_Aを分周して周波数が10GHz、位相差が０、９０、１８０及び２７０度のクロックを位相補間器PI(421)に供給する。位相補間器PI(421)は、PI制御部(422)の制御により位相を調整された10GHzのクロックCLK_Bを4:2マルチプレクサ(140)に供給する。

データ変化検出部(52)は、データ変化検出信号PI_ENをPI制御部(422)に出力し、PI制御部(422)は、データ変化検出信号PI_ENがHighの期間だけ、4:2マルチプレクサ(140)に対するクロックCLK_Bの位相を変化させる機能を有する位相補間器PI (421)を有効とする。なお、本実施例では、クロックの位相を変化させる手段として、位相補間器PI(421)を採用したが、これに限る必要はない。例えば、位相補間器PI(421)の代わりに、クロックバッファをシリーズに接続させ、その取り出し口を調整することにより、クロックの位相を変化させるものであってもよい。これに関しては、以降の実施例でも同様である。

位相シフタ(320)は、クロックCLK_Aの位相を固定量シフトしたクロックCLK_A_DMYを位相比較部(32)のラッチ回路(321)に供給する。
本実施例における位相比較はデータの変化を検出するごとに行われる。これはデータの変化が4:2マルチプレクサ(140)におけるクロックの位相を反映したものだからである。データの変化の検出は、4:2マルチプレクサ(140)が出力する連続データに関して、データ変化検出部(52)のXOR論理回路(524)でラッチ回路(522)とラッチ回路(523)の出力のXOR論理を演算することにより行われる。

このデータの変化検出に関するタイミングチャートを図４に示す。
データ変化検出部(52)はクロックCLK_Bに同期して、4:2マルチプレクサ(140)の出力DTを２ビットずつ取り出し、データ変化の有無を検出する。

図示のように、クロックCLK_Bの立ち下がりで出力データDT”1”をラッチ回路(521)がラッチし、その出力SFT0は”1”となる。次のクロックCLK_Bの立ち上がりで２ビット目のDT”0”をラッチ回路(523)がラッチするとともに、１ビット目のデータであるSFT0がラッチ回路(522)にラッチされ、ラッチ回路(522)の出力SFT1とラッチ回路(523)の出力SFT2とがXOR論理回路(524)で演算され、PI_EN_TMP信号として出力され、ラッチ回路(525)で１クロック遅延されてPI_EN信号として、PI制御部(422)に入力される。以下、出力データDTの３ビット目と４ビット目以降についても、同様な処理が行われ、PI_EN信号が生成される。

次に、位相比較部(32)の動作について説明する。
位相比較の対象は、4:2マルチプレクサ(140)の出力データDTと2:1マルチプレクサ(170)に対するクロックCLK_Aを位相シフタ(320)で位相シフトさせたクロックCLK_A_DMYである。出力データDTの変化タイミングがクロックCLK_A_DMYの変化タイミングと一致するように、出力データDTを出力するクロックCLK_Bの位相が調整される。ここで、位相比較対象として、クロックCLK_A_DMYではなく、クロックCLK_Aを適用する場合、出力データDTの変化タイミングにクロックCLK_Aの立ち上がりエッジが位置することになる。この状態では、2:1マルチプレクサ(170)にて、確実に4:2マルチプレクサ(140)の出力データを受け取ることができない。このため、位相比較では、クロックCLK_Aを一定量だけ位相シフトさせた(位相オフセットを加えた)クロックCLK_A_DMYを用いる必要がある。また、クロックCLK_A_DMYの立ち上がりエッジにて出力データDTを受け取るためのラッチ回路(321)は、2:1マルチプレクサ(170)の初段のラッチ回路(171,173)と物理的な構成が同一の回路にする必要がある。

位相比較は、4:2マルチプレクサ(140)が出力する連続データに関して、クロックCLK_A_DMYの立ち上がりエッジにて、時間的に前か後ろか、どちらのデータを受け取ったかに応じて、出力データDTに対するクロックCLK_A_DMYの位相遅れ、または、位相進みを判断する。この位相比較のタイミングチャートを図５に示す。

図示のように、クロックCLK_Bは図４に示した２ビットずつの出力データDTの後半のビットをラッチ回路(323)にラッチしており、クロックCLK_Bの立ち上がりで２ビット目の出力データDT”0”がラッチ回路(323)にラッチされ、その出力DT_B0の値は”0”となる。一方、クロックCLK_A_DMYの立ち上がりでラッチ回路(321)にラッチされた出力データDTの値も”0”であり、２ビット目の出力データDTである。ラッチ回路(321)の出力DT_AはクロックCLK_Bの立ち上がりでラッチ回路(322)にラッチされ、その出力DT_B1は、ラッチ回路(323)の出力DT_B0とXOR論理回路(324)でXOR論理演算が行われて出力PI_SFT_TMPが生成され、ラッチ回路(325)で１クロック遅延されて位相比較結果信号PI_SFTとして、PI制御部(422)に入力される。今の場合、位相比較信号PI_SFTの値は”0”であり、クロックCLK_A_DMYがラッチしたデータは後半のデータであることを一応示している。同様な処理が引き続き行われるが、３ビット目、４ビット目の出力データDTの場合は、図示のとおり、クロックCLK_A_DMYの立ち上がりでラッチ回路(321)にラッチされた出力データDTは３ビット目のデータ、すなわち２ビットずつの出力データDTの前半のデータであり、位相比較信号PI_SFTの値は”1”となる。

以上のように、このタイミングチャートでは、クロックCLK_A_DMYが時間的に前のデータを受け取った場合、位相比較結果として位相比較信号PI_SFT=1を出力する。この場合、PI制御部(422)に対して、クロックCLK_Bの位相を進めるように指示する。また、逆に、クロックCLK_A_DMYが時間的に後ろのデータを受け取った場合、位相比較信号PI_SFT=0を出力する。この場合、PI制御部(422)に対して、クロックCLK_Bの位相を遅らせるように指示する。

そして、PI制御部(422)においては、位相比較信号PI_SFTの値が”0”であっても、図４で説明した連続データにデータ変化がなければ、クロックCLK_A_DMYの立ち上がりでラッチ回路(321)にラッチされた出力データDTが前半のものか後半のものか識別できないことから、データ変化検出部(52)がデータ変化を検出した連続データに関してのみ位相比較結果信号は有効とし、例えば有効な位相比較結果信号を積分するなどして制御信号を位相補間器PI(421)に供給してクロックCLK_Bの位相を調整させる。

以上の一連の作業を繰り返すことにより、出力データDTとクロックCLK_A_DMYの位相は一致し、2:1マルチプレクサ(170)にて4:2マルチプレクサ(140)出力データを確実に受け取ることができるようになる。本実施例により、データ転送レートに関係なく、プロセスばらつきや電源電圧・温度変動の影響を受けないデータ送受信系を実現することができる。

次に、本発明の第二の実施例を図６及び図７により説明する。
本実施例は、先に述べたように、常にデータの変化のあるデータを出力するレプリカを設けたものであり、図６は本実施例の構成を詳細に示し、図７は本実施例における位相比較のタイミングチャートを示すものである。

図６に示す構成要素のうち、図３に示すものと同一の符号が付与されたものは、位相比較部(32)の入力データとラッチ回路(321)のクロックが異なるものになってはいるものの、機能的には図３に記載されたものと同一である。図６に示すように、本実施例では、図３に記載されたデータ変化検出部(52)は存在せず、その替わりに、4:2マルチプレクサ(140)の最終段セレクタ(146,156)と同じ物理的構成のセレクタ(166)を用いた1010繰返しデータを生成するブロックであるダミーデータ出力部(160)を有する。この1010繰返しデータは、4:2マルチプレクサ(140)出力データと並走するものであり、図示はされていないが、ダミーデータ出力部(160)は、セレクタ(146,156)と同様に4:2マルチプレクサ(140)に設けられる。

セレクタ(166)の物理的構成を4:2マルチプレクサ(140)の最終段セレクタ(146,156)と同じにするのは、4:2マルチプレクサ(140)の本来の出力データである最終段セレクタ(146,156)の出力データの変化のタイミングを正確に模擬するためである。

したがって、一般的には、セレクタに限らずデータ送信部の最終段の回路と同じ物理的構成の回路がダミーデータ出力部として用いられる。
なお、1010繰返しデータの場合、常にデータの変化が存在するため、データの変化検出を行う必要がない。位相比較は、この1010繰返しデータDT_DMYと2:1マルチプレクサ(170)に対するクロックCLK_Aの間にて行われる。図３に示した第一の実施例では、クロックCLK_Aの位相を固定量位相シフトしたクロックCLK_A_DMYが用いられているが、本実施例ではそれに替えてクロックCLK_Bの位相を位相シフタ(167)で固定量位相シフトしたクロックCLK_B_DMYが用いられている。位相シフタ(167)を用いる理由は位相シフタ(320)を用いる理由と同じであり、相互に置き換え可能である。

以下、図７を参照して、本実施例の位相比較の動作を説明する。
図示のように、クロックCLK_B_DMYの立ち上がりで1010繰返しデータDT_DMYのデータ”0”がラッチ回路(323)にラッチされ、一方クロックCLK_Aの立ち上がりエッジで1010繰返しデータDT_DMYがラッチ回路(321)にラッチされ、その出力DT_AがクロックCLK_B_DMYの立ち上がりでラッチ回路(322)にラッチされる。そして、ラッチ回路(322)の出力DT_B1とラッチ回路(323)の出力DT_B0がXOR論理回路(324)で比較され、一致不一致を示す信号PI_SFT_TMPが生成され、ラッチ回路(325)で１クロック分遅延されて位相比較結果信号PI_SFTとしてPI制御部(423)に入力される。1010繰返しデータDT_DMY は常にデータの変位が発生しているので、PI制御部(423)は図３に示したPI_EN_TMP信号が常に入力されているのと同じ構成になっている。この位相比較結果による制御信号により、位相補間器PI(421)は4:2マルチプレクサ(140)に対するクロックCLK_Bの位相を調整する。

本実施例により、データの変化検出ブロックを省くことができるため、より小さな回路規模にて、データ転送レートに関係なく、プロセスばらつきや電源電圧・温度変動の影響を受けないデータ送受信系を実現することができる。

図８及び図９にそれぞれ示すものは、第一の実施例及び第２の実施例の4:2マルチプレクサ(140)と2:1マルチプレクサ(170)間のデータ送受信のためのタイミング調整回路構成を図１０に示すデータ送信回路のマルチプレクサ間に適用した第三の実施例と第四の実施例である。なお、ここでは、位相比較の仕組みについては省略している。

図８に示す第三の実施例と図９に示す第四の実施例の違いは、位相補間器PI(421,431,441)の配置である。
図８の第三の実施例では、各マルチプレクサに対して、個別にそのクロックの位相を調整することができるように配置されている。そのため、クロックの位相の変化の影響が前段のマルチプレクサに伝播しない。

例えば、4:2マルチプレクサ(140)と2:1マルチプレクサ(170)間のデータ送受信を確実なものとするため、4:2マルチプレクサ(140)に対する10GHzクロックの位相補間器PI(421)の出力位相を変化させた場合、その前段にある8:4マルチプレクサ(130)と4:2マルチプレクサ(140)間のデータとクロックの位相関係が変化してしまう。そのため、位相補間器PI(431)及び位相補間器PI(441)の出力位相を順次調整する必要が生じうる。

一方、図９の第四の実施例では、図示のように位相補間器PIの出力が前段の分周器に供給されるように位相補間器PIが配置されている。4:2マルチプレクサ(140)と2:1マルチプレクサ(170)間のデータ送受信を確実なものとするため、10GHzクロックの位相補間器PI(421)の出力位相を変化させた場合、その前段にある8:4マルチプレクサ(130)と4:2マルチプレクサ(140)間のデータとクロックの位相関係は保持される。これは、4:2マルチプレクサ(140)に対するクロックを基準として、その前段の8:4マルチプレクサ(130)に対するクロックを生成しているからである。

第三の実施例と第四の実施例により、本発明をデータ送信回路全体に適用することが可能となる。とりわけ、図９に示した第四の実施例の構成は、位相調整結果がその他の回路ブロック間に伝播しないため、使い勝手の良いデータ送受信系を提供することができる。

なお、本発明は、LSI間のデータ送受信にも適用可能である。半導体プロセスの微細化が進むに従い、そのプロセスばらつきの影響は顕著になっている。本発明のタイミング調整回路のようなプロセスばらつきに対応した回路技術は、今後、LSIを実現する重要な要素技術になると考えられる。

（付記１）データを送信するデータ送信部と当該データを受信するデータ受信部との間でのデータ送受信のタイミングを調整するタイミング調整回路であって、前記データ送信部が出力するデータの位相と前記データ受信部がデータを受信するタイミングを規定するクロックの位相を比較し、その比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を調整することを特徴とするタイミング調整回路。
（付記２）前記データ送信部が出力するデータの変化を検出するデータ変化検出部と、前記データ受信部がデータを受信するタイミングを規定するクロックと前記データ送信部が出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記データ送信部が出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有することを特徴とする付記１記載のタイミング調整回路。
（付記３）前記位相比較部は、その初段回路として、前記データ受信部がデータを受信するタイミングを規定するクロックに基づいて前記データ送信回路が出力するデータを受け取る回路であって、前記データ受信部ブロックの初段回路と同一の構成のラッチ回路を備えることを特徴とする付記２記載のタイミング調整回路。
（付記４）前記ラッチ回路は、前記データ受信部がデータを受信するタイミングを規定するクロックを所定量位相シフトしたクロックに同期して前記データ送信部が出力するデータを受け取ることを特徴とする付記３記載のタイミング調整回路。
（付記５）常にデータの変化のある1010繰り返しデータを、前記データ送信部がデータを送信するタイミングを規定するクロックに基づいて出力するダミーデータ出力回路と、前記データ受信部がデータを受信するタイミングを規定するクロックと前記ダミーデータ出力回路が出力するデータとの位相比較を行う位相比較部と、前記位相比較部の位相比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有することを特徴とする付記１記載のタイミング調整回路。
（付記６）前記ダミーデータ出力回路は、前記データ送信部の最終段と同一の構成であることを特徴とする付記５記載のタイミング調整回路。
（付記７）前記ダミーデータ出力回路は、前記データ送信部がデータを送信するタイミングを規定するクロックを所定量位相シフトしたクロックに同期して常にデータの変化のある1010繰り返しデータを出力することを特徴とする付記６記載のタイミング調整回路
（付記８）複数個のブロック間で順次データの送受信が行われるLSIにおいて、各送信側となるブロックと受信側となるブロック毎に、データ送信側ブロックが出力するデータの変化を検出するデータ変化検出部と、前記データ受信側ブロックがデータを受信するタイミングを規定するクロックと前記データ送信側ブロックが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記データ送信側ブロックが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記データ送信側ブロックがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備えたことを特徴とするLSI。
（付記９）あるデータ送信側ブロックとデータ受信側ブロック間における位相調整の対象となるクロックが、別のデータ送信側ブロックとデータ受信側ブロック間のデータ送受信タイミングに影響を与えるように前記位相調整部が配置されたことを特徴とする付記８記載のLSI。
（付記１０）あるデータ送信側ブロックとデータ受信側ブロック間における位相調整の対象となるクロックが、別のデータ送信側ブロックとデータ受信側ブロック間のデータ送受信タイミングに影響を与えないように前記位相調整部が配置されたことを特徴とする付記８記載のLSI。
（付記１１）前記複数のブロックは、パラレルデータを順次シリアルデータに変換する複数のマルチプレクサであって、当該LSIからデータを外部に出力するデータ送信回路を構成するものであることを特徴とする付記８記載のLSI。
（付記１２）前記各マルチプレクサは入力データのビット幅を半分とし、速度を２倍としたデータを出力することを特徴とする付記１１記載のLSI。
（付記１３）前記複数のマルチプレクサのうちの最終段のマルチプレクサがデータを受信するタイミングを規定するクロックは当該LSIのクロック生成手段により生成され、送信側となる前記マルチプレクサと受信側となる前記マルチプレクサ毎に２分の１分周器が設けられ、最終段以外の前記マルチプレクサは後段の前記マルチプレクサのデータ受信タイミングを規定するクロックを前記２分の１分周器で２分の１に分周したクロックを位相調整部を介して供給され、当該供給されたクロックにより当該マルチプレクサの後段の前記マルチプレクサに送信するデータの送信タイミングを規定することを特徴とする付記１２記載のLSI。
（付記１４）最終段のマルチプレクサとその前段のマルチプレクサに対応する２分の１分周器には前記LSIのクロック生成手段により生成されたクロックが入力され、それ以外の２分の１分周器には後段の２分の１分周器の出力が入力されることを特徴とする付記１３記載のLSI。
（付記１５）最終段のマルチプレクサとその前段のマルチプレクサに対応する２分の１分周器には前記LSIのクロック生成手段により生成されたクロックが入力され、それ以外の２分の１分周器には後段の２分の１分周器の出力が位相調整部を介して入力されることを特徴とする付記１３記載のLSI。
（付記１６）第１のLSIと第２のLSIとの間でデータ送受信を行うデータ送受信システムにおいて、前記第１のLSIが出力するデータの変化を検出するデータ変化検出部と、前記第２のLSIがデータを受信するタイミングを規定するクロックと前記第１のLSIが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記第１のLSIが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記第１のLSIがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備えたことを特徴とするデータ送受信システム。
（付記１７）前記第１のLSIは、パラレルデータを順次シリアルデータに変換する複数のマルチプレクサを含み該第１のLSIからデータを外部に出力するデータ送信回路を備えたことを特徴とする付記１６記載のデータ送受信システム。
（付記１８）前記各マルチプレクサは入力データのビット幅を半分とし、速度を２倍としたデータを出力することを特徴とする付記１７記載のデータ送受信システム。
（付記１９）各送信側となるマルチプレクサと受信側となるマルチプレクサ毎に、データ送信側マルチプレクサが出力するデータの変化を検出するデータ変化検出部と、前記データ受信側マルチプレクサがデータを受信するタイミングを規定するクロックと前記データ送信側マルチプレクサが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記データ送信側マルチプレクサが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記データ送信側マルチプレクサがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備えたことを特徴とする付記１８記載のデータ送受信システム。

本発明の基本構成を示す図。図１に示す本発明の基本構成の応用例を示す図。本発明の第一の実施例の構成を示す図。第一の実施例のデータ変化検出のタイミングチャートを示す図。第一の実施例の位相比較のタイミングチャートを示す図。本発明の第二の実施例の構成を示す図。第二の実施例の位相比較のタイミングチャートを示す図。本発明の第三の実施例を示す図。本発明の第四の実施例を示す図。従来のデータ送信回路の構成例を示す図図１０に示すデータ送信回路のマルチプレクサ間のデータ送受信を説明する図。図１１に示したマルチプレクサ間のデータ送受信が正常に行われる場合のタイミングチャートを示す図。図１１に示したマルチプレクサ間のデータ送受信が正常に行われない場合のタイミングチャートを示す図。

符号の説明

１０データ送信部
１２前段ラッチ部
２０データ受信部
２２後段ラッチ部
３０、３２位相比較部
４０、４２位相調整部
５２データ変化検出部
１００ＰＬＬ
１１０データバッファ
１２０ 16:8マルチプレクサ
１３０ 8:4マルチプレクサ
１４０ 4:2マルチプレクサ
１６０ダミーデータ出力部
１７０ 2:1マルチプレクサ
１８０出力バッファ

Claims

データを送信するデータ送信部と当該データを受信するデータ受信部との間でのデータ送受信のタイミングを調整するタイミング調整回路であって、前記データ送信部が出力するデータの位相と前記データ受信部がデータを受信するタイミングを規定するクロックの位相を比較し、その比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を調整することを特徴とするタイミング調整回路。
前記データ送信部が出力するデータの変化を検出するデータ変化検出部と、前記データ受信部がデータを受信するタイミングを規定するクロックと前記データ送信部が出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記データ送信部が出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有することを特徴とする請求項１記載のタイミング調整回路。
常にデータの変化のある1010繰り返しデータを、前記データ送信部がデータを送信するタイミングを規定するクロックに基づいて出力するダミーデータ出力回路と、前記データ受信部がデータを受信するタイミングを規定するクロックと前記ダミーデータ出力回路が出力するデータとの位相比較を行う位相比較部と、前記位相比較部の位相比較結果に応じて、前記データ送信部がデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有することを特徴とする請求項１記載のタイミング調整回路。
複数個のブロック間で順次データの送受信が行われるLSIにおいて、各送信側となるブロックと受信側となるブロック毎に、データ送信側ブロックが出力するデータの変化を検出するデータ変化検出部と、前記データ受信側ブロックがデータを受信するタイミングを規定するクロックと前記データ送信側ブロックが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記データ送信側ブロックが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記データ送信側ブロックがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備えたことを特徴とするLSI。
あるデータ送信側ブロックとデータ受信側ブロック間における位相調整の対象となるクロックが、別のデータ送信側ブロックとデータ受信側ブロック間のデータ送受信タイミングに影響を与えるように前記位相調整部が配置されたことを特徴とする請求項４記載のLSI。
あるデータ送信側ブロックとデータ受信側ブロック間における位相調整の対象となるクロックが、別のデータ送信側ブロックとデータ受信側ブロック間のデータ送受信タイミングに影響を与えないように前記位相調整部が配置されたことを特徴とする請求項４記載のLSI。
前記複数のブロックは、パラレルデータを順次シリアルデータに変換する複数のマルチプレクサであって、当該LSIからデータを外部に出力するデータ送信回路を構成するものであり、前記各マルチプレクサは入力データのビット幅を半分とし、速度を２倍としたデータを出力することを特徴とする請求項４記載のLSI。
前記複数のマルチプレクサのうちの最終段のマルチプレクサがデータを受信するタイミングを規定するクロックは当該LSIのクロック生成手段により生成され、送信側となる前記マルチプレクサと受信側となる前記マルチプレクサ毎に２分の１分周器が設けられ、最終段以外の前記マルチプレクサは後段の前記マルチプレクサのデータ受信タイミングを規定するクロックを前記２分の１分周器で２分の１に分周したクロックを位相調整部を介して供給され、当該供給されたクロックにより当該マルチプレクサの後段の前記マルチプレクサに送信するデータの送信タイミングを規定することを特徴とする請求項７記載のLSI。
第１のLSIと第２のLSIとの間でデータ送受信を行うデータ送受信システムにおいて、前記第１のLSIが出力するデータの変化を検出するデータ変化検出部と、前記第２のLSIがデータを受信するタイミングを規定するクロックと前記第１のLSIが出力するデータとの位相比較を行う位相比較部と、前記データ変化検出部が前記第１のLSIが出力するデータの変化を検出したときに、前記位相比較部の位相比較結果に応じて、前記第１のLSIがデータを送信するタイミングを規定するクロックの位相を変化させる位相調整部を有するタイミング調整回路を備えたことを特徴とするデータ送受信システム。
前記第１のLSIは、パラレルデータを順次シリアルデータに変換する複数のマルチプレクサを含み該第１のLSIからデータを外部に出力するデータ送信回路を備えたことを特徴とする請求項９記載のデータ送受信システム。