JP3974618B2 - データ処理回路 - Google Patents

Description

本発明は、データ処理回路に係り、特に高速光通信システムの多重分離回路等において高速に並列データ信号を伝送する際に、当該並列データ信号を受信する回路において回路内部の動作クロック信号との間の位相合わせを正確に行うことを可能にするデータ処理回路に関する。

例えば４０Ｇｂ／ｓ等の超高速データ転送速度で光伝送を行う光通信システムでは、伝送装置内部において各回路の間で６２２Ｍｂ／ｓ×６４チャネル、２．５Ｇｂ／ｓ×１６チャネル等の高速データ転送速度による並列データ信号の伝送が行われる。このような並列データ信号伝送の際に信号誤りを発生することなく正確に信号を伝送するためには、各信号について送信側回路と受信側回路との間で位相同期を取る必要がある。しかしながら、回路間の伝送路長やＩＣ内部で発生する遅延時間は常に一定ではなく、ばらつき・変動等が発生する。このため、並列伝送する信号の位相に変化が生じ、信号誤りの発生要因となる。特に信号の伝送速度が高くなるに従ってこのような遅延時間の変動による影響は大きくなり、伝送速度が４０Ｇｂ／ｓ等の超高速伝送の場合、これまでは無視し得た程度の遅延時間変動も信号誤りに直結し得るため、正確に位相合わせを行う手法が求められている。

特開平１０−１０７７８６号公報では入力側フレーム信号と出力側フレーム信号との位相の間隔を監視し、両者の位相の間隔が適当な大きさとなるようにフレーム信号のタイミングを決定する構成が開示されている。しかしながらこの構成では入力信号を一旦パラレルバッファにて保持するためにある程度大きなパラレルバッファの記憶容量が必要となる点、並びに入出力間で十分大きな位相間隔を設けるために必然的に信号の遅延が生ずる点等の問題点が考えられる。

本発明はこのような状況に鑑み、上記の如くの高速データ伝送による回路間の並列信号伝送において、比較的簡易な回路構成にて受信側回路にて並列信号間の位相同期を容易にとり得る構成を提供することを目的とする。

本発明は、受信側回路部にて送信側回路部から送られて来た同期信号と受信側回路部自身の同期信号との間の位相関係を検出し、この検出結果に基づいて送信側回路部の同期信号の位相を制御する構成を有する。

このため、受信側回路部では、受信側回路部自身の同期信号と送信側回路部から伝送されて来た受信データ信号との間の位相差が制御されたものとなるため、自身の同期信号にて容易にこの受信データ信号の位相同期をとることが出来る。

以下に本発明の実施例について、図と共に説明する。

高速並列データ転送を伴うデータ処理回路において、並列データ信号を回路間で受渡しする際、（１）同期用クロック信号との位相関係に関わらずに信号伝送を行い、回路内部でその位相差を吸収する方法、及び（２）予めクロック信号との位相関係を規定して所定位相差内に収めて伝送する方法が考えられる。このうち上記（１）の方法の一例として、ＦＩＦＯ（Ｆｉｒｓｔ・Ｉｎ・Ｆｉｒｓｔ・Ｏｕｔ)形式のバッファを用いた方法が考えられる。この場合のデータ処理回路のブロック図を図１に示す。

同図の構成において、例えば第１のデータ処理回路１００は２．５Ｇｂ／ｓの伝送速度で並列データ信号Ｓｄを出力する回路であり、第２のデータ処理回路２００は、このような並列データを多重化して４０Ｇｂ／ｓの伝送速度によって直列にデータを出力する回路である。

図１の回路構成の場合、データ処理回路２００に入力される並列データ信号Ｓｄと同期用クロック信号Ｓｃとの間の位相関係は任意であってよく、受信並列データ信号Ｓｄは、所定のＦＩＦＯ回路２１０の機能により、ＦＩＦＯ回路２１０内で回路間を伝送されてきたクロック信号Ｓｃに同期された後、次段の回路に転送される。尚、図中のクロック再生回路２２０は受信信号Ｓｄの信号タイミングに基づき当該受信信号Ｓｄの位相に合致したクロック信号を生成するための回路である。

即ち、ＦＩＦＯ回路２１０では受信信号Ｓｄがクロック再生回路２２０によって生成されたクロック信号に同期して一旦内部バッファに書き込まれ、その書き込みデータがあらためて受信側回路２００のクロック信号Ｓｃに同期して読み出される。その結果、並列データ信号Ｓｃは正確に受信側回路２００の同期クロック信号Ｓｃに同期した状態で次の回路に出力されることになる。

この方式では、送信側回路１００からのデータ信号Ｓｄとクロック信号Ｓｃとの間の出力位相関係や回路間の接続伝送路長の差がある程度大きい場合、又、これらが大きく変動する場合等であっても、これらに起因する受信側回路２００における受信信号間の遅延時間がＦＩＦＯ回路２１０の上記の機能によって吸収される。このため、信号遅延変動による信号誤りの発生を確実に防止可能である。但し、回路２００に含まれるＦＩＦＯ回路２１０やクロック再生回路２２０の回路規模が比較的大きくなるため、回路２００全体の回路規模が増大してしまうという問題点が考えられる。

次に上記（２）の方法の一例として、予めデータ信号Ｓｄと位相同期させたクロック信号Ｓｃを、データ信号Ｓｄと同じ方向に伝送する手法を採用した場合のデータ処理回路例のブロック図を図２に示す。

この場合には、データ信号Ｓｄが通る伝送路とクロック信号Ｓｃが通る伝送路との間で夫々において発生する遅延時間が同じになるように回路設計を行なうものとする。或いは、データ信号Ｓｄとクロック信号Ｓｃとに関する回路構成が互いに同等となるように設計を行なう。その結果、夫々の伝送路間の遅延時間の変動量を揃えることが可能となる。このような回路設計は、信号の伝送速度、使用するＩＣの製造プロセス等に依存するファクターを考慮しながら実現する必要がある。

しかしながら、この方法では送信側回路１００が持つＰＬＬ回路１１０で生ずるジッタによる位相変動がそのまま回路２００以降の回路へ伝わることになるため、信号のジッタ特性が悪化するという問題点が考えられる。

又上記（２）の方法による他の例として、データ信号と位相同期されたクロック信号を、データ信号とは逆方向に伝送する場合が考えられる。その場合のデータ処理回路のブロック図を図３に示す。

この場合には、受信側回路２００のＰＬＬ回路２６０から出力されるクロック信号Ｓｃについて、当該ＰＬＬ回路２６０が送信回路１００側のＰＬＬ回路とは独立していることから、そのジッタ特性に関しては図２の例による方式よりも優れていると言える。。

しかしながらこの図３の回路構成では、受信側回路２００のＤ―ＦＦ回路（Ｄフリップフロップ）回路２５０においてデータ信号Ｓｄ、クロック信号Ｓｃ間の位相合わせが図２の方式の場合よりも困難となる。

即ち、図３の構成の場合、回路１００，２００間配線等による信号伝送遅延時間に対する管理をより厳しく行なう必要がある。これは、図２の方式では、クロック信号Ｓｃは送信側回路１００のＤ−ＦＦ回路１１０を駆動してデータ信号Ｓｄの出力タイミングをとった後に当該データ信号Ｓｄと同様の伝送経路を経て回路２００に至り、そこで受信側Ｄ−ＦＦ回路２５０を駆動する。そのため、送信側回路１００のＤ−ＦＦ回路１１０から出力されたデータ信号Ｓｄが受信側回路２００のＤ−ＦＦ回路２５０に到達する迄の時間と当該データ信号Ｓｄを出力させたクロック信号Ｓｃが同じく回路２００のＤ−ＦＦ回路２５０に到達する迄の時間との差である相対遅延時間のみが受信側回路２００のＤ−ＦＦ回路２５０のデータクロック信号間位相に影響し、夫々の絶対遅延時間は位相合わせとは無関係となる。その結果、両者間の位相合わせは極めて容易となる。

これに対して図３の構成の場合、受信側回路２００のＰＬＬ回路２６０で発生されたクロック信号Ｓｃは同回路２００のＤ−ＦＦ回路２５０にてデータ信号Ｓｄを駆動する。その後同じクロック信号Ｓｃは送信側回路１００へと伝送され、そこでＤ−ＦＦ回路１１０にてデータ信号Ｓｄを駆動する。他方データ信号Ｓｄは送信側回路１００のＤ−ＦＦ回路１１０にてクロック信号Ｓｃに駆動された後、受信側回路２００へと伝送されて同回路２００のＤ−ＦＦ回路２５０にてクロック信号Ｓｃに駆動される。このため、両者は上記の如く信号伝送の方向が逆となり、その結果、両者間には回路１００，２００間の伝送路の往復分の絶対遅延時間が生ずることとなる。そのため、遅延時間の絶対値が比較的大きくなりがちで有り、両者間の位相合わせは比較的困難となる。

図４は、上記図３の回路構成における位相合わせの困難さを緩和するために同期クロック並走方式を併用した場合における回路構成例を示すブロック図である。この場合、受信側回路２００のＤ―ＦＦ回路を図示の如く２段構成２５０，２７０とすることにより、図３の場合に比してデータ信号、クロック信号間の位相差の変動・ばらつきに対するマージンを拡大することが可能となる。即ち、図４の構成の場合クロック信号Ｓｃは受信側回路２００のＰＬＬ回路２６０で生成された後、一旦送信側回路１００に転送され、そこでＤ−ＦＦ回路１１０を駆動した後にＤ−ＦＦ回路１１０から出力されるデータ信号Ｓｄと共に同方向に受信側回路２００に伝送される。従って送信側回路１００のＤ−ＦＦ回路１１０以降については両者とも同方向に伝送されるため、受信側回路２００のＤ−ＦＦ回路２５０における位相差は比較的小さい範囲に収めることが可能であり、もって位相合わせの困難さを緩和可能である。

しかしながら図４の構成の場合であっても、受信側回路２００の第２のＤ−ＦＦ回路２７０においては、図３の構成の場合同様、これを駆動するクロック信号Ｓｃの駆動タイミングに関して両者間に発生する絶対遅延時間に対する厳しい管理が必要となるという問題点は残る。

そこで、本発明では、上記問題点、即ち、回路規模増大、ジッタ特性悪化、データ信号・クロック信号間の位相合わせ困難さ、データ信号・クロック信号間の絶対遅延時間の管理を要する点を解決し、高速な並列データ信号の伝送を可能とする回路を目指した。

本発明の第１実施例によるデータ処理回路のブロック図を図５に示す。同図の回路では、送信側回路１００のＰＬＬ回路１５０の内、位相比較回路１５２を受信側回路２００に移した構成としている。

同図の回路構成において、位相差を極力小さくしておきたい個所は、図中、受信側回路２００のＤ―ＦＦ回路２５０のデータ信号Ｓｄ入力（Ｂ）と受信側クロック信号Ｓｃ２入力（Ａ）との間の位相差である。受信側回路２００に到達するデータ信号Ｓｄ（Ｂ）と送信側クロック信号Ｓｃ１（Ｃ）との間の位相関係が、上述の図２の構成におけるＤ−ＦＦ回路２５０に入力するデータ信号Ｓｄと送信側クロック信号Ｓｃとの間の位相関係と同程度である。他方、受信側回路２００のＰＬＬ回路２６０から出力されて位相比較回路１５２に入力されるクロック信号Ｓｃ２（Ｄ）と上記（Ａ）とは同じ回路２００内にあるため同じ位相を有する。

即ち、当該第１実施例によるデータ処理回路では、送信側回路１００のＰＬＬ回路１５０において、位相比較回路１５２によって、当該回路１００からデータ信号Ｓｄと並走して発信されて受信側回路２００に到達した送信側クロック信号Ｓｃ１（Ｃ）と受信側回路２００のクロック信号Ｓｃ２（Ｄ）との位相比較を行い、その結果を基に送信側ＰＬＬ回路１５０内のＶＣＯ１５１を制御する構成とした。

このように構成することにより、送信側ＰＬＬ回路１５０の位相ロック機能により、上記（Ｃ）―（Ｄ）間の位相関係が一定に保たれ、結果的に上記（Ａ）―（Ｂ）間の位相が一定に保たれることになる。その結果、当該回路構成ではＦＩＦＯ等を使用していないため回路規模増大が抑制される。又、受信側回路２００から更に後段に伝達されるクロック信号Ｓｃ２は送信側回路１００のＰＬＬ回路１５０のジッタの影響を受けないため、ジッタ特性に優れている。更にデータ信号、クロック信号間の位相合わせ難易度は、図２に示す構成の場合と同程度に抑制可能である。更に又、図３の構成の如くの受信側回路２００から送信側回路１００へ逆走するクロック信号を使用していないため、絶対遅延時間の発生が無い。従って位相同期を容易に実施し得る。

次に本発明の第２実施例の回路構成のブロック図を図６に示す。上記第１実施例との相違点は、第１実施例における回路１００のＰＬＬ回路１５０の代わりにＤＬＬ（ディレイ・ロック・ループ）回路１７０を使用し、ＰＬＬ回路１５０において位相比較回路１５２の出力信号でＶＣＯ１５１を制御する代わりに、ＤＬＬ回路１７０において受信側回路２００から送信側回路１００へと送信される逆走クロック信号の位相を制御する構成としている。

即ち第２実施例では、送信側回路１００のクロック信号Ｓｃ１の位相（Ｃ）と受信側回路２００のクロック信号Ｓｃ２の位相（Ｄ）とがＤＬＬ回路１７０の位相比較回路１７２によって比較され、ＤＬＬ回路１７０の可変遅延回路１７４によって両者の一定となるように逆走クロック信号Ｓｃ３の位相が制御される構成である。この構成により、逆走クロック信号を用いていても図３、図４の場合と異なり絶対遅延時間が発生せず、第１実施例同様の効果を得ることが可能である。

即ち、本発明では受信側回路部２００の同期クロック信号Ｓｃ２を参照して送信側回路部１００の同期クロック信号Ｓｃ１の位相を制御するため、受信側回路部２００では常に独自の同期クロック信号Ｓｃ２を生成可能である。そのため、送信側回路部１００にて独自に同期クロック信号を生成するような図２の構成に比して、送信側同期クロック信号に含まれる送信側独自のジッタによる影響の可能性を効果的に排除可能となる。

このように本発明によれば、ジッタ特性の悪化を防止して高速な並列データ信号の伝送を容易に実現可能であり、４０Ｇｂ／ｓ等の超高速で光伝送を行うシステムにおいても装置内部での各回路間接続が容易に実現可能となる。

以下、上記本発明の第１、第２実施例の更に具体的な適用例について説明する。

図７は、（６４:１）並列直列変換（Ｐ／Ｓ）回路を、（６４:１６）Ｐ／Ｓ回路と（１６:１）Ｐ／Ｓ回路とで構成する場合に、これら２つのＰ／Ｓ回路間の１６並列データ信号の接続に上記本発明の第１実施例による構成を適用した場合の回路構成例を示す。

図７の構成では、回路１００において（６４：１６）Ｐ／Ｓ回路１８０にて６００Ｍｂ／ｓによる６４チャネルの並列データを２．５Ｇｂ／ｓによる１６チャネルの並列データへ変換し、これをＤ−ＦＦ回路１１０にてクロック信号Ｓｃ１で駆動させてデータ信号Ｓｄとして出力させる。

次に回路２００では、このデータ信号Ｓｄを受け、まずＤ−ＦＦ回路２５５にて回路１００のクロックＳｃ１で駆動させる。ここで回路２００では、ＰＬＬ回路２６０としてＶＣＯ２６１、位相比較回路２６２、二つの分周回路２６３，２６４が設けられている。この内、分周回路２６３はＶＣＯから出力された４０ＧＨｚのクロック信号を１／１６分周して２．５ＧＨｚとし、Ｄ−ＦＦ回路２５０に供給している。そしてＤ−ＦＦ回路２５０では、この回路２００のＰＬＬ回路２６０で生成されたクロック信号Ｓｃ２でＤ−ＦＦ回路２５５から出力されたデータ信号を再度駆動する。その結果、回路１００のＰＬＬ回路１５０によるジッタの影響を排除可能である。

尚、図７の回路においてＤ−ＦＦ回路２５０の手前にＤ−ＦＦ回路２５５を設けた理由は以下の通りである。即ち、回路１００から回路２００へと伝送されたデータ信号Ｓｄを回路２００に到達した時点で一旦回路１００のＰＬＬ１５０から供給されたクロックＳｃ１で駆動するようにした。その結果、回路１００，２００間の伝送による位相ズレを容易に修正可能である。そしてこのようにして回路２００へ到達した段階で一旦並列データ信号Ｓｄ間の同期をとっておくことにより、引き続きＤ−ＦＦ２５０にて回路２００のＰＬＬ回路２６０で生成されたクロック信号Ｓｃ２によって位相合わせを行なうことが容易となる。

そしてこのようにして回路２００のクロック信号Ｓｃ２に位相が合わされた２．５Ｇｂ／ｓによる１６並列データ信号Ｓｄが、今度は（１６：１）Ｐ／Ｓ回路２８０にて直並列変換されて４０Ｇｂ／ｓによる直列データとされ、次段の回路へと送られる。

図８は、図７の例と同じく（６４:１）並列直列変換（Ｐ／Ｓ）回路を、（６４:１６）Ｐ／Ｓ回路と（１６:１）Ｐ／Ｓ回路とで構成する場合に、これら２つのＰ／Ｓ回路間の１６並列データ信号の接続に上記本発明の第２実施例による構成を適用した回路構成を示す。この場合、回路１００のＰＬＬ回路１５０がＤＬＬ回路１７０に置き換わった以外は図７の構成と全く同一であり、従って図７の場合と同様の作用効果を有する。

更に図９は、１６並列信号のインタフェース変換回路と、（１６:１）Ｐ／Ｓ回路との接続に上記本発明の第１実施例による構成を適用した回路構成を示す。この場合回路１００は１６並列信号に対して所定のインタフェース変換を施す回路であり、例えばＦＩＦＯ回路１９０よりなる。このＦＩＦＯ回路１９０では、クロック再生回路１９５によって入力信号から再生されたクロック信号にて当該入力信号を内部バッファに書き込む。そしてそれが回路１００のＰＬＬ回路１５０のクロック信号Ｓｃ１にて読み出され、更にＤ−ＦＦ回路１１０において同じクロック信号Ｓｃ１にて駆動されて出力される。そしてこのように出力された２．５Ｇｂ／ｓによる１６並列データ信号Ｓｄが回路２００に受信された後の回路２００における処理については図７の回路構成の場合と同様である。

図８に示す構成例も、上述の図７の構成と同様の作用効果を有することは明らかである。

更に図１０は、同じく１６並列信号のインタフェース変換回路と、（１６:１）Ｐ／Ｓ回路との接続に上記本発明の第２実施例による構成を適用した回路構成を示す。図１０の構成では、回路１００のＰＬＬ回路１５０がＤＬＬ回路１７０に置き換わった以外は図９の構成と全く同一であり、従って図９の場合と同様の作用効果を有する。

尚、４０Ｇｂ／ｓ等の超高速で光伝送を行うシステムにおいて、特に多重化回路の如く入出力信号間で速度変換を伴う回路は独自のＰＬＬ回路を持っている場合が多いため、上記本発明の適用によっても殆ど回路規模を増大させる必要が無く、比較的簡易な構成にて回路間接続の位相マージンの拡大やジッタ特性の改善が可能となる。

本発明は上記実施例に限られず、本発明の基本思想を踏襲した他の様々な実施例が考案可能であることは言うまでもない。

ＦＩＦＯを用いて位相同期を行なう場合に想定される回路構成例を示す。 同期クロック信号をデータ信号と同じ方向に伝送する方式（以下、「同期クロック並走方式」と略称する）を採用した場合に想定される回路構成例を示す。 同期クロック信号をデータ信号と逆の方向に伝送する方式（以下、「同期クロック逆走方式」と略称する）を採用した場合に想定される回路構成例を示す。 同期クロック逆走及び並走方式を適用した場合に想定される回路構成例を示す。 本発明の第１実施例による基本的回路構成を示す。 本発明の第２実施例による基本的回路構成を示す。 上記本発明の第１実施例の適用例を更に詳細に示す回路ブロック図である。 上記本発明の第２実施例の適用例を更に詳細に示す回路ブロック図である。 上記本発明の第１実施例の他の適用例を詳細に示す回路ブロック図である。 上記本発明の第２実施例の他の適用例を詳細に示す回路ブロック図である。

符号の説明

１００ 送信側回路
１１０ Ｄ−ＦＦ回路
１５０ ＰＬＬ回路
１５１ ＶＣＯ
１５２ 位相比較回路
２００ 受信側回路
２５０ Ｄ−ＦＦ回路
２６０ ＰＬＬ回路

Claims (5)

1. 第１の同期信号でデータ信号の出力タイミングをとる回路を有する第１の回路部と、
   第２の同期信号でデータ信号の出力タイミングをとる回路を有し、第１の回路部からデータ信号と上記第１の同期信号とを受信する第２の回路部と、
   第２の回路部にて第２の同期信号と第１の同期信号とを位相比較する位相比較手段と、
   該位相比較手段の比較結果に基づいて第１の同期信号の位相を制御する制御手段とよりなり、
   前記制御手段による第１の同期信号の位相の制御によって第１の同期信号と第２の同期信号との間の位相関係を一定に保ち、もって第２の回路部の前記データ信号の出力タイミングをとる回路へのデータ信号入力と第２の同期信号入力との間の位相差を小さくする構成とされてなるデータ処理回路。
2. 前記制御手段はフェイズ・ロック・ループ回路の電圧制御発信器よりなる請求項１に記載のデータ処理回路。
3. 前記制御手段はディレイ・ロック・ループ回路の可変遅延回路部よりなる請求項１に記載のデータ処理回路。
4. 前記第１の回路部は並列転送データ数を所定の比率で減じて直列化する並列直列変換回路部よりなり、前記２の回路部は更に並列転送データ数を所定の比率で減じて直列化する並列直列変換回路部よりなる請求項１乃至３のうちのいずれか一項に記載のデータ処理回路。
5. 前記第１の回路部は所定のインタフェース変換を実行するインタフェース変換回路部よりなり、前記２の回路部は並列転送データ数を所定の比率で減じて直列化する並列直列変換回路部よりなる請求項１乃至３のうちのいずれか一項に記載のデータ処理回路。

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