JP4545510B2

JP4545510B2 - 同期追従装置

Info

Publication number: JP4545510B2
Application number: JP2004223887A
Authority: JP
Inventors: 弘板原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2010-09-15
Anticipated expiration: 2024-07-30
Also published as: US7457979B2; GB2431061A; CN1926767B; GB2431061B; GB0615842D0; US20070195916A1; WO2006011680A1; CN1926767A; JP2006049960A

Description

本発明は、同期追従装置に関する。

ＷＣＤＭＡ移動体通信システム等の基地局装置の内部構成を、ベースバンド処理を行う無線制御部（ＲＥＣ：Radio Equipment Control）と、無線信号処理を行う無線部（ＲＥ：Radio Equipment）とに分けてこれらをディジタル伝送路で接続したときにおける、無線制御部と無線部との間のインタフェースの規格として、ＣＰＲＩ（Common Public Radio Interface）（登録商標）がある（非特許文献１参照）。

図７は、無線制御部と無線部との関係を示す図である。基地局装置２００は、無線制御部２０１と、無線部２０２を有して構成され、この無線制御部２０１と無線部２０２との間は、電気信号または光信号を伝送するディジタル伝送路２０３によって接続されている。

無線制御部２０１は、無線ネットワーク制御装置（ＲＮＣ：Radio Network Control）２１０に接続され、ベースバンド処理を行う。また、無線部２０２は、無線周波数帯における処理を行い、端末装置２２０との無線通信を行うものである。

このＣＰＲＩ（登録商標）の規格では、このディジタル伝送路２０３におけるラインレートが定められており、そのラインレートの基準周波数に無線部２０２の基準周波数を同期させる必要がある。ＣＰＲＩの規格では３２個の基本的な要求項目が有り、そのうち、この同期性能の要求項目として、次の３つがある。

１つ目は無線部における３００Ｈｚのｆｃ（ライン選択ロック周波数）同期レンジの確保（要求番号Ｒ−１７）、２つ目は無線部におけるジッタ安定性（同期後のＲＥＣ−ＲＥ間同期制度）を±０．００２ｐｐｍで確保（Ｒ−１８）、そして３つ目は１０秒以内のラインクロックＯＦＦ−ＯＮ過渡状態での同期確立（Ｒ−３０）という要求である。

しかしながら、これら３つの要求は、通常のＰＬＬ回路を用いて同期ループを設計する場合、それぞれ相反した要求である。例えば、Ｒ−１７で要求されるロックレンジを確保するようにＰＬＬ回路を設計すると、Ｒ−１８で要求される同期精度を確保することができなくなってしまう。さらに、Ｒ−１８で要求される同期精度を確保するためには、Ｒ−３０で要求される時間での同期確立は非常に難しい。したがって、同時にこれらの要求を満たすのは非常に困難であるといった事情がある。
「ＣＰＲＩ仕様書（CPRI Spceification）」、第１版、２００３年９月３０日

本発明は、上記の事情に鑑みてなされたものであって、ロックレンジを確保しつつ、同期精度が高く、かつ一定時間以内の同期確立時間を実現可能な同期追従装置を提供することを目的とする。

本発明の同期追従装置は、電圧制御発振部と、受信信号と前記電圧制御発振部からの出力信号との位相を比較して位相差を検出する位相比較を行い、前記検出された位相差に基づいて前記電圧制御発振部に入力される制御電圧信号を生成する制御電圧生成部と、を有し、前記電圧制御発振部の出力信号を第１クロック信号として出力するＰＬＬ部と、基準周波数信号発生部と、前記基準周波数信号発生部から前記第１クロック信号と同じ周波数の信号を生成する第２クロック信号発生部と、前記第１クロック信号と前記第２のクロック信号との所定時間後の周波数差異に基づいて、前記第２クロック信号発生部の周波数を変更するための周波数制御信号を生成して前記第２クロック信号発生部に出力する周波数制御信号生成部と、を有する制御ループ部と、を備える。

この構成により、ロックレンジを確保するＰＬＬ部と、高い同期精度を確保すると共に短い同期確立時間を実現するための制御ループ部により、ロックレンジを確保しつつ、同期精度が高く、かつ一定時間以内の同期確立時間を実現可能とすることができる。

また、前記周波数制御信号生成部は、第１クロック信号の周波数と第２クロック信号の周波数との間に所定値以上の誤差が検出されたとき、最も近い過去に周波数同調が成功した周波数制御信号を出力し、前記第２クロック信号発生部は、前記周波数制御信号に基づいて生成した第２クロック信号を無線基準信号として出力する。

この構成により、なんらかの理由で受信信号に障害が生じた場合においても、基準信号発生部の基準周波数確度の範囲内で安定した無線基準信号を出力することができる。

本発明によれば、ロックレンジを確保しつつ、同期精度が高く、かつ一定時間以内の同期確立時間を実現可能な同期追従装置を提供することができる。

本発明の実施形態に先立ち、ＣＰＲＩ（登録商標）インタフェースの同期追従をＰＬＬを用いた同期ループを実現する場合について検討する。ところで、ＣＰＲＩ（登録商標）では、背景技術で説明した無線制御部と無線部とを接続する伝送路のラインレートとして３種類規定されている。以下の説明では、ディジタル伝送路のラインレートが、規定されたラインレートのうちの一つである、１２２８．８［Ｍｂｐｓ］の場合について説明する。

図６は、ＣＰＲＩ（登録商標）インタフェースに、ＰＬＬを用いた同期ループを用いた場合の構成例を示す図である。図６に示すように、このインタフェースは、ディジタル伝送路２２０に接続されたシリアライザ／デシリアライザ（Serializer/Deserializer：以下、ＳＥＲＤＥＳ）１０と、ＰＬＬベースのジッタリムーバ２０と、電圧制御水晶発振器（以下、ＶＣＸＯ）３０とを有するＳＥＲＤＥＳ同期ループと、ＶＣＸＯ３０の出力するクロック信号をラインクロック入力としたインタフェース部１４０とを備える。

ＳＥＲＤＥＳ１１０は、伝送路２２０を介して受信したシリアル信号をパラレル信号に変換するシリアルパラレル変換して、受信データをインタフェース部１４０に送出するとともに、受信クロック信号（ＲＸＣＬＫ）を再生して出力する。ジッタリムーバ２０は、ＰＬＬベースのものであり、ＳＥＲＤＥＳ１０から出力された受信クロック信号を基準信号（ＲＥＦ）とし、ＶＣＸＯ３０から入力される信号（ＶＣＯ）との位相比較を行って電圧信号に変換し、ＶＣＸＯ３０の制御電圧（ＣＰ）として出力する。このように、このジッタリムーバ２０およびＶＣＸＯ３０で、ＰＬＬを構成する。

そして、ＶＣＸＯ３０からの出力信号は、ＳＥＲＤＥＳ１０の送信クロック（ＴＸＣＬＫ）として入力されるとともに、インタフェース部１４０のラインクロック（ＬＩＮＥＣＬＫ）として入力される。

ここで、ジッタリムーバ２０およびＶＣＸＯ３０で構成されるＰＬＬのロックレンジは、要求項目Ｒ−１７に従い、３００Ｈｚ（０．１ｐｐｍ）に設定されなければならない。しかしながら、このロックレンジを網羅するためには、ＰＬＬのループ帯域幅、ループ利得をＲ−１８にて要求された±０．００２ｐｐｍの同期精度を確保するように調整することはできない。逆に、Ｒ−１８にて要求された同期精度を確保するように調整した場合、Ｒ−１７に要求されるロックレンジを網羅することができない。

さらに、ＰＬＬの出力周波数であるＶＣＸＯの出力信号は、インタフェース部のラインクロックとして入力されるが、ＣＰＲＩ（登録商標）では、このラインクロックは無線信号処理の基準信号としても使用される。したがって、優れたＣＮ特性も要求される。

Ｒ−３０の規定は、Ｒ−１８で要求される同期精度を確保するためには、その実現が難しくなる。同期精度を確保するために調整されたＰＬＬは、過渡レスポンスが緩慢となるため、Ｒ−１８で要求される±０．００２ｐｐｍの精度を確保する場合、Ｒ−３０で要求される１０秒以内のロックアップは現実的に不可能といえる。

以上の考察を鑑みて、本発明の実施形態では、ロックレンジを確保するＰＬＬに加え、高い同期精度を確保すると共に短い同期確立時間を実現するための制御ループを設けることで、例えばＣＰＲＩ（登録商標）の要求を満足する同期追従装置を実現する。

以下、本発明の実施形態について図面を参照して説明する。図１は、本発明の実施形態の同期追従装置の概略構成を示す図である。図６と重複する部分については同一の符号を付す。

図１に示すように、本実施形態の同期追従装置は、ディジタル伝送路２２０に接続されるＳＥＲＤＥＳ１０と、ジッタリムーバ２０と、ＶＣＸＯ３０と、インタフェース部４０と、ダイレクトディジタルシンセサイザ５０と、温度制御型水晶発振器（以下、ＯＣＸＯ）６０と、を備える。

ジッタリムーバ２０およびＶＣＸＯ３０は、図６で説明したように、ＳＥＲＤＥＳ１０から出力される受信クロック信号を基準信号としたＰＬＬを構成する。ここで、このジッタリムーバ２０およびＶＣＸＯ３０は、Ｒ−１７で要求されるロックレンジ３００Ｈｚを満たすように設計する。さらに、要求項目Ｒ−２７、Ｒ−２８では、データ伝送におけるビットエラーレート（ＢＥＲ）が１０^−１２以下であることを要求しており、この要求も満たすように設計する。これにより、ディジタル伝送ラインの伝送品質を確保する。

ＤＤＳ５０は、ＯＣＸＯ６０からの基準信号から、ディジタル伝送路から再生され、ＰＬＬの出力であるラインクロック信号と同じ周波数のローカルクロック信号（ＬＯＣＡＬＣＬＫ）を作成し、インタフェース部４０の演算回路４１に入力される。演算回路４１は、入力されたラインクロック信号とローカルクロック信号との間に発生する所定時間後の周波数差異に基づいて周波数制御信号（ＦＳＷ）を生成し、ＤＤＳ５０に出力する。

ＤＤＳ５０は、演算部４１からの周波数制御信号に基づいてローカルクロック信号を補正する。このようにして、ラインクロック信号、周波数制御信号、およびローカルクロック信号による制御ループにより、同期精度を確保しつつ、同期確立時間の要求を満たす。

以下、この制御ループについて詳述する。図２は、演算部の概略構成を含む制御ループを示す図である。なお、通常ラインクロック信号は、ラインレート（本実施形態では１．２２８８ＧＨｚ）の１／１６〜１／２０分程度、すなわち、７６．８ＭＨｚ〜６１．４４ＭＨｚが標準値である。以下、本実施形態では、ラインクロック信号の周波数が６１．４４ＭＨｚの場合を例にとって説明する。

図２に示すように、演算部４１は、第１カウンタ４１１と、第２カウンタ４１２と、加算器４１３と、ＦＳＷ演算器４１４とを有する。

第１カウンタ４１１は、入力されたラインクロック信号の周波数に同期して動作する。また、第２カウンタ４１２は、ＤＤＳ５０からのローカルクロック信号の周波数に同期して動作する。そして、第１カウンタ４１１と、第２カウンタの所定時間後の差異は、２つのクロック信号の位相差異Ｍとして観測される。そして、ＦＳＷ演算器４１４は、位相差異Ｍに基づいて、ＤＳＳの周波数制御信号を生成する。

例えば、Ｚ秒後の位相差異として、カウンタ位相差異Ｍが検出された場合、そのカウンタ位相差異Ｍは、式（１）により与えられる。
Ｍ＝Ｙ・Ｚ−Ｘ・Ｚ・・・（１）

ここで、Ｙはローカルクロック信号の周波数［Ｈｚ］、Ｘはラインクロック信号の周波数［Ｈｚ］、Ｚはカウンタ観測時間［秒］である。

なお、ラインクロック信号は無線制御部２０１からの送信データに同期しているので、その基準精度は、例えば３ＧＰＰ標準に従った場合、±０．０５ｐｐｍとなる。ローカルクロック信号は、ＯＣＸＯ６０からの基準精度（例えば、±０．１ｐｐｍ）に同期するので、±０．１ｐｐｍの精度となる。

上記式（１）より、ローカルクロック信号とラインクロック信号との周波数差異（Ｙ−Ｘ）は、式（２）により与えられる。
（Ｙ−Ｘ）＝Ｍ／Ｚ［Ｈｚ］・・・（２）

そして、ラインクロック信号の周波数Ｘが６１．４４［ＭＨｚ］と仮定すると、同調周波数Ｙは式（３）で与えられる。
Ｙ＝６１．４４×１０^６＋Ｍ／Ｚ［Ｈｚ］・・・（３）

そして、この同調周波数Ｙに基づいてＤＤＳ５０の周波数を変更するように制御する。この周波数制御信号である周波数同調ワード（ＦＳＷ）は、式（４）に示すように、ＤＤＳ５０の最小分解能周波数Δｆで同調周波数を割った値となる。
ＦＳＷ＝同調周波数Ｙ／Δｆ・・・（４）

通常、ＤＤＳ５０は、サンプリングレートの２のべき乗（Ｒ：通常３２程度）分の１の周波数分解能を持つ。本実施形態では、ＯＣＸＯ６０の周波数を１０ＭＨｚとし、ＤＤＳのサンプリングレートは、ＯＣＸＯ６０の２０倍の２００ＭＨｚとする。ここで、Ｒ＝３２とすれば、ＦＳＷ１単位あたりの周波数補正分解能は、２００×１０^６／２^３２＝０．０４６［Ｈｚ］となる。

この周波数補正分解能は、比較周波数６１．４４ＭＨｚに対して、０．０００７５ｐｐｍの精度を確保する。ここで、０．００２ｐｐｍの同期精度を達成するには、６１．４４ＭＨｚの比較周波数を用いる場合、理論的には、カウント観測時間を８．２秒要することになる。

図３は同調収束特性を示す図である。図３において、曲線３０１は、ラインクロック信号（＋０．００５ｐｐｍ）、ローカルクロック信号（−０．１ｐｐｍ）からのラインクロック信号への同期収束特性、曲線３０２は、ラインクロック信号（−０．００５ｐｐｍ）、ローカルクロック信号（＋０．１ｐｐｍ）からのラインクロック信号への同期収束特性のシミュレーション結果をそれぞれ示す。図３に示すように、ほぼ理論値８．２秒以降の観測時間において、０．００２ｐｐｍの同期精度を達成していることが分かる。このようにして、Ｒ−１８によって要求されている０．００２ｐｐｍの同期精度を、Ｒ−３０によって要求されている１０秒以内の同期確立を満たすことが可能となる。

このようにして、ロックレンジを確保するＰＬＬに加え、高い同期精度を確保すると共に短い同期確立時間を実現するための制御ループを設けることで、ロックレンジを確保しつつ、同期精度が高く、かつ一定時間以内の同期確立時間を実現可能なことが可能となる。

次に、ディジタル伝送路の障害等による、ラインクロック信号の遮断、外乱、瞬停等の制御について説明する。図４は、ラインクロック障害時のＦＳＷ演算器の動作を示す図である。

図４に示すように、ＦＳＷ演算器４１４は、まず位相差異Ｍを取得する（ステップＳ２０１）。そして、取得した位相差異Ｍから、同調周波数とラインクロック周波数とを比較する（ステップＳ２０２）。これらの周波数間の誤差が所定値（本実施形態では、０．１５ｐｐｍ）以内であれば、ＦＳＷをＦＳＷ’とし（ステップＳ２０３）、このときのＦＳＷを設定する（ステップＳ２０４）。なお、ＦＳＷ’は、最も近い過去に周波数同調が成功したＦＳＷである。なお、この誤差の所定値としての０．１５ｐｐｍは、例えば、ＯＣＸＯの最大差異（±０．１ｐｐｍ）と無線制御部（ＲＥＳ）の基準周波数（±０．０５ｐｐｍ）の周波数精度差異の最大誤差である。

そして、これらの周波数間の誤差が所定値（本実施形態では、０．１５ｐｐｍ）より大きければ、ＦＳＷとして、最も近い過去に同調したＦＳＷであるＦＳＷ’を代入し（Ｓ４０４）、それをＦＳＷとして設定する（ステップＳ２０５）。

すなわち、この例では、同調周波数とラインクロック周波数との差異からラインクロックに障害が発生したか否かを判断し、障害が発生したと判断された場合に、最も近い過去に周波数同調が成功した周波数制御信号を用いてＤＤＳの周波数を制御する。

そして、ＤＤＳ５０は、ＯＣＸＯ６０を基準周波数としているため、無線処理の基準信号の安定度として、ＯＣＸＯの安定度（例えば、±０．１ｐｐｍ）内に確保することができる。したがって、ディジタル伝送路の断線等、何らかの理由でラインクロックに障害が生じた場合でも、無線部２０２の出力無線周波数の安定性を確保することができる。

また、ＲＦ基準信号のＣＮ特性も、ラインクロック信号の品質とは無関係に、ＯＣＸＯ６０とＤＤＳ５０により高く確保できるため、ＥＶＭ（Error Vector Magnitude）やＰＣＤＥ（Peak Code Domain Error）等をラインクロック信号の伝送品質から独立させることにより、安定させることが可能となる。

このような構成により、要求された同期性能を実現するだけでなく、ＯＣＸＯの基準周波数確度の範囲内でＲＦ基準信号の絶対安定および良好なＣＮ特性を得ることができ、無線部（ＲＥ）の無線性能を向上させることができる。

図５は、本発明の実施形態の同期追従装置の別の例を示す図である。この例では、ＳＥＲＤＥＳ７０として、ＰＬＬ機能を有して十分なロック性能（例えば、±１０ｐｐｍ程度）をあるＬＳＩを用いた場合を示している。このようなＳＥＲＤＥＳ７０を用いることにより、図１に示されるジッタリムーバを取り除くことができ、同期追従装置の構成を簡易にすることができる。

本発明の同期追従装置は、ロックレンジを確保しつつ、同期精度が高く、かつ一定時間以内の同期確立時間を実現可能な効果を有し、ＣＰＲＩ（登録商標）における基地局装置内の無線部等に有用である。

本発明の実施形態の同期追従装置の概略構成を示す図演算部の概略構成を含む制御ループを示す図同調収束特性を示す図ラインクロック障害時のＦＳＷ演算器の動作を示す図本発明の実施形態の同期追従装置の別の例を示す図ＰＬＬを用いた同期ループを用いた場合の構成例を示す図無線制御部と無線部との関係を示す図

符号の説明

１０、７０ＳＥＲＤＥＳ
２０ジッタリムーバ
３０ＶＣＸＯ
４０インタフェース部
４１演算部
５０ＤＤＳ
６０ＯＣＸＯ
４１１、４１２カウンタ
４１３加算器
４１４ＦＳＷ演算器
２００基地局装置
２０１無線制御部
２０２無線部
２０３ディジタル伝送路

Claims

電圧制御発振部と、受信信号と前記電圧制御発振部からの出力信号との位相を比較して位相差を検出する位相比較を行い、前記検出された位相差に基づいて前記電圧制御発振部に入力される制御電圧信号を生成する制御電圧生成部と、を有し、前記電圧制御発振部の出力信号を第１クロック信号として出力するＰＬＬ部と、
基準周波数信号発生部と、前記基準周波数信号発生部からの出力信号に基づいて前記第１クロック信号と同じ周波数の第２クロック信号を生成する第２クロック信号発生部と、前記第１クロック信号に同期して動作する第１カウンタと、前記第２クロック信号に同期して動作する第２カウンタと、前記第１カウンタと前記第２カウンタの観測開始からの所定時間後における前記第１クロック信号と前記第２クロック信号との周波数差異に基づいて、前記第２クロック信号の周波数を変更するための周波数制御信号を生成して前記第２クロック信号発生部に出力する周波数制御信号生成部と、を有する制御ループ部と、
を備える同期追従装置。
請求項１記載の同期追従装置であって、
前記周波数制御信号生成部は、第１クロック信号の周波数と第２クロック信号の周波数との間に所定値以上の誤差が検出されたとき、最も近い過去に周波数同調が成功した周波数制御信号を出力し、前記第２クロック信号発生部は、前記周波数制御信号に基づいて生成した第２クロック信号を無線基準信号として出力する同期追従装置。