JPS63253741A - 位相同期ル−プ回路 - Google Patents

位相同期ル−プ回路

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JPS63253741A
JPS63253741A JP62216266A JP21626687A JPS63253741A JP S63253741 A JPS63253741 A JP S63253741A JP 62216266 A JP62216266 A JP 62216266A JP 21626687 A JP21626687 A JP 21626687A JP S63253741 A JPS63253741 A JP S63253741A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル通信システムに関し、特に、局部デ
ィジタル信号を遠隔のディジタル信号に同期化させるた
めの位相同期ループ回路に関する。
［従来の技術］ 近年、電話システムと互換性かあるサービス統合ディジ
タル・ネットワーク（以下、ｌ５ＤＮという。）を確立
するためのディジタル通信システムが備えられる。詳細
後述するように、ローカルのローカルの端末と遠隔の中
央局、又は構内交換機（以下、ＰＢＸという。）の間で
ディジタル音声通信及びディジタル・データ通信を行う
ために、局部電話機／コンピュータ端末を遠隔の着信デ
ィジタル信号と同期化させるための位相同期ループ回路
は、一般に、Ｉ　ＳＤＮシステム内で利用される。
公知であって有用なｌ５ＤＮ通信標準が、国際電信電話
諮問委員会（以下、ＣＣＩＴＴという。）の草案の勧告
１．４３０のレイヤーｌにおいて定められており、また
、”データ・プロセッシング装置とプライベートな回線
交換ネットワーク間のＳｏインターフェイスのための物
理レイヤー”と題する標準ＥＣＭＡ　Ｐｈ　Ｌｘｌであ
る、ヨーロッパ・コンピュータ製造会社（Ｅｕｒｏｐｅ
ａｎ　ＣｏｍｐｕｔｅｒＭａｎｕｆａｃｔｕｒｅ）の連
盟によって発行された出版物において記述されている。
ＣＣＩＴＴのｌ５ＤＮ標準によれば、データ通信は、シ
リアル・フォーマットで電話線を介して確立され、例え
ば差動２相信号、交互マーク反転信号（以下、ＡＭＩ信
号という。）、又は交互スペース反転信号（以下、ＡＳ
Ｉ信号という。）のような種々の符号化の方法がディジ
タル信号を伝送するために用いられる。擬似３値交互ス
ペ一ス反転信号の符号化方法によれば、２進数のビット
の１が電話線路上の線路信号を出力せずして表され、ビ
ットの０が電話線路上において、正及び負の線路信号に
よって表される。
ローカルの電話機／コンピュータ端末が例えば中央交換
局又はＰＢＸのような遠隔の通信ソースと通信を行うた
めに、上記端末は上記電話線路によって伝送される符号
化された信号から２進数の情報を受信し抽出することが
できる必要かある。
このプロセスの第１のステップは、局部クロック信号が
発生され、そのクロック信号を着信データ信号に対して
同期させるプロセスであり、クロック抽出として知られ
ている。このときビット配置プロセスは、端末回路の残
留物のためのクロック信号のソースと、正確な周波数基
準を供給するとともに、データ信号に対して各ビットの
相互の必要な差動動作を実行し、その結果、ディジタル
化された音声ディジタルが復号化され、その元の形で再
生される。
典型的にクロック抽出のために用いられる回路として、
位相同期ループ回路（以下、ＰＬＬ回路という。）が知
られている。このＰＬＬ回路の目的は、局部発振器の周
波数及び位相を基準入力信号に同期化させることにある
。この信号が同期化されれば、上記位相同期ループ回路
は局部発振器の信号と基準信号の間の位相誤差を０又は
非常に小さい値に維持するように動作する。
任意の位相同期ループ回路は、識別可能な３個の機能装
置、すなわち、電圧制御発振器（又は、とって代わって
電流制御発振器）、ループ・フィルタ、及び位相検波器
を備える。この電圧制御発振器（以下、ＶＣＯという。
）はこの回路の！こめに局部周波数のソースを供給する
。位相検波器（以下、Ｐ　Ｄという。）はＶＣＯからの
出力信号を人力基準信号と比較し、２つの信号の位相差
に比例する直流出力信号を生成する。ＰＤの出力信号は
、平均的な誤差信号を生成するために低域通過フィルタ
を通過し、この平均的な誤差信号はＶｃｏの周波数を制
御するために用いられる。
タイミングの回復のために用いられるＰＬＬ回路の初期
の同期引き込み位相は、実際上重要な問題を含んでいる
。一般に、狭いループ帯域幅の仕様がディジタル・ジッ
タの抑圧のために必要とされ、これによって、このＰＬ
Ｌ回路の”同期引き込み”範囲を、通常、公称７００周
波数の数パーセント以内に制限している。このことは、
水晶発振器のように正確でない局部周波数信号の発振源
が用いられていないとき、明らかに不十分である。
なぜなら、ループ回路が入力周波数がｖｃｏの自由発振
周波数が５０％だけ偏移するときでさえ、上記ループ回
路が同期を得ることができるからである。完全に集積化
されたモノリシック・システムにおいては、周波数を決
定する素子のこのオーダーの変動は通常許容されろ。
同期引き込みを有効にするために共通に用いられる幾つ
かの従来技術は、１つのみで又は同時に用いられる。
［発明が解決しようとする問題点］ 第１の従来技術の方法は、水晶発振器のように非常に正
確な初期のＶＣＯの発振源を用いることである。外部水
晶発振器の使用は高価であると知られており、また水晶
及びそれに関連する回路は、典型的には大きな面積の基
板を占有し大電力を消費する。
例えばｖＣＯの周波数を走査し又は同期状態が得られれ
ば直ぐにループ・フィルタを切り換えろという別の従来
技術の方法が用いられてきた。これら両方の方法は、そ
れぞれ周波数を走査し又は同期状態を検出するための特
別な回路を必要とすることから、取り扱いにくい。この
両方の場合において、もし同期が失われれば、その回路
は、まず第１に同期はずれの状態を認識し、第２に再び
同期を得るためにその初期の同期引き込みの状態に戻ら
なければならない。これによって、非常に曳雑な回路を
必要とするとともに、同期が失われたとき所望しない動
作をもたらす。
結合された位相／周波数検波器を利用する付加的なアプ
ローチが提案されている。そのようなアプローチは、例
えば、１９８４年にマグロウヒル社から出版されローラ
ンド・イー、・ベストによって著された”位相同期ルー
プ”と題する教科書に記述されている。ベストによって
提案された結合された位相／周波数検波器は理論的に初
期の周波数のキャプチャー・レンジを供給する明確な解
であるが、連続したパルスのような一定の基準信号入力
を必要とするという大きな欠点を有している。
この基準信号における遷移又はパルスを失うことによっ
て、ベストの検波器がｖＣＯの出力周波数を過度に調節
するような大きな補正信号を誤って出力し、この結果、
同期はずれとなる。このように、基準信号が着信データ
のビット列であるような印加状態であるとき、遷移を失
うということば必然的なことである。なぜなら、ビット
列は従属したデータであるからである。従って、従来技
術のベストの位相／周波数検波器は従属したデータの基
準信号に対して同期させるために用いることに対して適
当でない。
別の従来技術の方法はそれぞれ独立し並列に結合された
位相検波器と周波数検波器を含んでいろ。
２個の検波器を同時に動作させないようにしそれによっ
て互いに分離して安定に動作させるために、独立した位
相検波器及び周波数検波器のうちの１個の発振器がＶＣ
Ｏに制御信号を発生させているとき、もう１個の検波器
を非動作状態とするための回路を供給している。特に、
この周波数検波器は入力信号と基準信号の各周波数が異
なっているとき制御信号を出力し、一方、上記ループが
同期状態であるとき出力制御信号を生成しない。同様に
、位相検波器は２つの入力の周波数が異なっているとき
正味０の出力を生成し、一方、周波数検波器が２つの周
波数に合致したとき正確な”同期引き込み“制御信号を
出力する。ＩＥＥＥトランザクジョン・オン・コミュニ
ケーション、Ｖｏｌ。
Ｃ０Ｍ−２７、Ｎｏ、　９．１９７９年９月の２８８ペ
ージから２９５ページに記載されたディピッド・ジー、
・メサ−シュミットによる“タイミング及び搬送波回復
におけるＰＬＬ同期引き込みのための周波数検波器”と
題する論文の第１図において、並列位相及び周波数検波
器の方法が提案されている。
勧告された１、４３０　　ＡＳＩ信号の符号化の方法に
よれば、データの各フレームの開始は、マイナスのフレ
ーム・パルス・ビットとして同一の極性を有する最初の
ゼロ（スペース）ビットが次に続く１組の隣接するプラ
スとマイナスのフレーム・パルスから構成されろバイポ
ーラの違反によって示される。ＡＳ１入力信号は典型的
には電話線路から受信され、ＮＲＺフォーマットに変換
される。この結果、最初の０ビツトが上記フレーム・パ
ルスに隣接しているバイポーラの違反の場合においては
、公称のビット・パルス幅の約２倍に等しいパルス幅を
有する伸張されたＮＲＺの０ビツトが発生される。従っ
て、最後に述べた従来技術によれば、位相検波器及び周
波数検波器は、上記伸張されたＯパルスを検出し、ＶＣ
Ｏにその周波数を低下させるための誤差制御信号を発生
させろ。
このとき、位相同期ループ回路は同期はずれの状態とな
り、このとき同期状態か確立されデータが再び送信され
ることが必要となり、その結果、より低い効率と高い誤
差率をもたらす。
本発明の第１の目的は、局部ディジタル信号を遠隔のデ
ィジタル信号に同期化させるための位相同期ループであ
って、上記遠隔のディジタル信号における変則的なパル
ス幅にもかかわらず上記局部ディジタル信号と上記遠隔
のディジタル信号を位相同期及び周波数同期させろこと
ができる位相同期ループ回路を提供することにある。
本発明の第２の目的は、局部発振信号をフレーム・パル
スがバイ・ポーラの違反によって特徴づけられるＡＳＩ
符号化データ信号に同期化させるための位相同期ループ
回路であって、上記局部発振信号を上記データ信号に周
波数同期及び位相同期させるために、ループフィルタを
介して電圧制御発振器、周波数検波器及び位相検波器の
間で、帰還ループが確立する位相同期ループ回路を提供
することにある。
［問題点を解決するための手段］ 本発明は、局部ディジタル信号を遠隔のディジタル信号
に同期化させるための位相同期ループ回路であって、上
記位相同期ループ回路が、（ａ）上記局部ディジタル信
号と遠隔のディジタル信号を比較し、もし上記局部ディ
ジタル信号の周波数が上記遠隔のディジタル信号の周波
数よりも低いとき上記局部ディジタル信号の周波数を高
い方向に調整し、一方、上記局部ディジタル信号が上記
遠隔のディジタル信号の周波数よりも高いとき上記局部
ディジタル信号の周波数を低い方向へ調整するための第
１の手段と、 （ｂ）上記局部ディジタル信号と遠隔のディジタル信号
を比較し、もし上記局部ディジタル信号の位相が上記遠
隔のディジタル信号の位相よりも遅れるとき上記局部デ
ィジタル信号の周波数を高い方向に調整し、一方、上記
局部ディジタル信号の位相が上記遠隔のディジタル信号
の位相よりも進むとき上記局部ディジタル信号の周波数
を低い方向へ調整するための第２の手段と、 （ｃ）上記遠隔のディジタル゛信号の伸長されたパルス
幅を検出しそれに応答して上記局部ディジタル信号の周
波数を高い方向に調整し、上記伸長された遠隔の信号の
パルス幅を検出するのに応答して上記第１と第２の手段
によって上記局部ディジタル信号の周波数を低い方向に
調整することを防止するための手段を備え、 これによって上記遠隔のディジタル信号のパルス幅の変
則的な状態にかかわらず上記局部ディジタル信号と上記
遠隔のディジタル信号を位相同期及び周波数同期させる
ことを特徴とする。
また本発明は、局部発振信号をフレーム・パルスがバイ
・ポーラの違反によって特徴づけられるＡＳＩ符号化デ
ータ信号に同期化させるための位相同期ループ回路であ
って、上記位相同期ループ回路が、 （ａ）上記ＡＳＩ符号化データ信号を受信しそれに応答
してＮＲＺ符号化データ信号を発生するための手段と、 （ｂ）上記局部発振信号を発生するための電圧制御発振
器と、 （ｃ）上記ＮＲＺ符号化データ信号と局部発振信号とを
受信して比較しこれに応答して周波数補正信号を発生し
、バイ・ポーラの違反を検出しこれに応答して上記周波
数補正信号を調整するための回路を含む周波数検波器と
、 （ｄ）上記ＮＲＺデータ信号と局部発振信号を受信して
比較しこれに応答して位相補正信号を発生するための位
相検波器と、 （ｅ）上記ＮＲＺ符号化データ信号におけるバイ・ポー
ラの違反を検出しバイ・ポーラの違反に続いて直ぐに０
のビットが続くとき上記周波数補正信号と上記位相補正
信号を調整する、上記周波数検波器及び上記位相検波器
に含まれる回路と、（ｆ）上記周波数補正信号と上記位
相補正信号を加算して積分し上記電圧制御発振器の制御
電圧入力に印加するための直流制御信号を発生し、これ
によって上記局部発振信号の周波数を上記直流制御信号
における変動に応答して調整するためのループフィルタ
とを備え、 これによって、上記局部信号を上記データ信号に周波数
同期及び位相同期させるために上記ループフィルタを介
して上記電圧制御発振器、上記周波数検波器、並びに位
相検波器の間で、帰還ループが確立することを特徴とす
る。
本発明のより良い理解は図面ととらに詳細に記述される
説明を参照することによって得られる。
［発明の効采コ 本発明によれば、局部ディジタル発振器の信号を基準入
力信号に同期化させるための位相同期ループ回路が供給
され、この位相同期回路は独立した位相検波器及び周波
数検波器と、バイポーラ変動による伸張されたデータの
ビットから結果として生じる位相検波器と周波数の誤差
制御信号の発生を除去するための回路とを備えている。
従って、上記遠隔のディジタル信号における変則的なパ
ルス幅にもかかわらず上記局部ディジタル信号と上記遠
隔のディジタル信号を位相同期及び周波数同期させるこ
とができる。
また、局部発振信号をフレーム・パルスがバイ・ポーラ
の違反によって特徴づけられるＡＳＴ符号化データ信号
に同期化させることができ、上記局部発振信号を上記デ
ータ信号に周波数同期及び位相同期させるために、ルー
プフィルタを介して電圧制御発振器、周波数検波器及び
位相検波器の間で帰還ループが確立するという利点があ
る。
［実施例］ 第１図を参照すれば、入力信号ｆＲＥＦ（例えば、１９
２ｋＨｚデイジタルデ一タ信号）が受信され、位相検波
器！及び周波数検波器３の６第１の入力端子に同時にそ
れぞれ入力される。位相検波器！及び周波数検波器３の
第２の入力端子は、２１゜３３によって分周する分周カ
ウンタ５によって発生される局部基準信号ｒ０を受信す
るために、上記２１．３３によって分周する分周カウン
タ５の出力に接続される。カウンタ５はまた、ｆ０信号
の高調波信号（すなわち、２ｆ０．４ｒ、、８ｆ、及び
１６ｆ。）を発生ずる。周波数検波器３の第３の入力端
子は２ｒｏ信号を受信するために、カウンタ５に接続さ
れる。
位相検波器！及び周波数検波器３は、基準信号ｆＲＥＦ
のと局部発振信号ｆ。（及び２　ｆ、）の各位相及び周
波数を受信して比較し、これに応答して、関連する電流
源７．８，９，１１．１３に印加するためのアップ周波
数制御パルス及びダウン周波数制御パルス（ＰＤＮ、Ｃ
ＵＰ、ＰＵＰ、ＦＤＮ、ＦＵＰ）を発生する。
位相検波器１及び周波数検波器３から出力される制御出
力パルス信号はそれぞれ、電流源７，８゜９、及び１１
．１３に印加される。すべての電流源は好ましくは、ス
イッチング電流源である。
電流源７と９、並びに電流源１１と１３はそれぞれとも
に接続されて電流源８に接続されるとともに、演算増幅
器１５の反転入力端子に接続され、ここで、演算増幅器
１５、及び抵抗１７とキャパシタ１９の直列回路はルー
プフィルタを構成している。演算増幅器１５の非反転入
力端子はアースに接続される。ループフィルタの出力端
子である演算増幅器１５の出力端子は、ディジタル・シ
ステム・クロック信号Ｃ２４４を発生するための電圧制
御発振器２Ｉの制御電圧入力端子に接続される。上述し
たように、Ｃ２４４信号は、基準信号ｆＲＥＦと概ね同
一の周波数を有する局部発振信号ｆ。
を発生するために２１，３丁によって分周する分周カウ
ンタ５に印加される。
このとき、動作中においては、位相検波器ｌ及び周波数
検波器３から出力されるアップ周波数制御パルス及びダ
ウン周波数制御パルスは、ループフィルタの入力端子に
おいて加算され、これに応答してループフィルタは、Ｖ
ＣＯ２１から出力される局部クロック信号Ｃ２４４の周
波数を制御するための直流制御信号を発生する。好まし
い実施例によれば、４．０９６ＭＨｚの公称周波数を有
するクロック信号Ｃ２４４は、タイミングをとるために
並びに同期化のためにローカルの電話機又は端末の外部
回路によって利用される。次いで、Ｃ２４４信号は局部
発振信号ｒ。を発生するためのカウンタ５によって分周
され、この局部発振信号「。は概ね１９２ｋｌ（ｚの入
力データ信号ｆＲＥＦに一致される。
好ましい実施例によれば、電圧制御発振器２１は、一定
電流源２３、積分を行うキャパシタ２５、ＰＭＯＳ放電
トランジスタ２７及び比較器２９から構成される。
比較器２９から出力される信号はインバータ３１によっ
て反転され、比較器２９から出力される信号は積分キャ
パシタ２５における電圧が比較器２９の非反転制御入力
端子における電圧よりも高いときハイレベルとなり、そ
れによって、放電トランジスタ２７がオフを保持する。
電流源２３は、キャパシタの電圧がループフィルタから
出力される入力制御電圧と等しい電圧まで降下するまで
キャパシタ２５に積分された一定の電流を供給する。
このとき、比較器２９はＰＭＯＳトランジスタ２７をオ
ン状態の導通状態とし、キャパシタ２５はＶＤＤの電位
に放電され、それによって比較器２９をリセットする。
比較器２９から出力される信号はインバータ３１によっ
て反転され、該信号はフリップフロップ３３を保持状態
とするために用いられ、これに応答してフリップフロッ
プ３３は出力クロック信号Ｃ２４４を発生する。
ＶＣＯ２１の好ましい設計によって、ＶＣＯ２１は直流
制御電圧における変動に応答して出力信号の周波数を大
きく調節する。５ｖの電源を用いた場合、２Ｖから３Ｖ
の比較器の共通モードの範囲においては、ＶＣＯ２１は
その共通モードの範囲の中心周波数の０．７倍から２．
０倍までの周波数範囲を有する。
ＶＣＯ２１における比較器２９は好ましくは、低い利得
及び高速のスイッチング速度によって特徴づけられる。
なぜなら、クロック信号の抽出を行うアプリケーション
のためには高いスイッチングの分解能が典型的には必要
がないからである。
好ましい実施例によれば、比較器２９は１段の差動ステ
ージから構成される。比較器の遅延及びスイッチング時
間は温度、ＭＯＳ）ランジスタ及び共通モードの動作点
に依存している。好ましい実施例によれば、孕備段階の
シミュレーションにおいては、比較器の遅延の最悪の場
合の限界値はＩＯナノ秒から２０ナノ秒までのオーダー
である。
１周期当たり２回の遅延がある場合、±１０ナノ秒がＶ
ＣＯ２１の全体の許容値に対して約８％に寄与する。
第２図（Ａ）において、典型的なＡＳｒ符号化データ信
号が図示され、ここで、データの新しいフレームの開始
はフレーム・パルス（Ｆ、Ｌ）によって示され、なお、
このフレーム・パルスの次にデータ・フレームが続く。
ここで、最初のＯのビットはローレベルのフレーム・ビ
ットＬと同一の極性を有する。上述のように、このこと
は、従来技術において、バイ・ポーラの違反として公知
である。ローカルのディジタル電話機又は端末は第２図
（Ｂ）に示すように、電話線路から受信されるＡＳＩ符
号化信号をＮＲＺフォーマットの信号に変換する。ここ
で、Ｏのビットは論理ハイレベル信号として示され、一
方、ｌのビットは無信号によりて示される。
ＡＳｒからＮ　ＲＺへの変換は、ＡＳＩの線路信号の正
のピークと負のピークに対して論理和の演算を行い、Ｎ
ＲＺ信号を発生するために論理和の演算がなされたピー
クを比較器を介して検出することによって公知の方法で
実行される。
従って、Ｉ−（Ｌのフレーム・パルスにおいては、電話
線路の伝送特性によってそのパルスは結果として典型的
には丸くなり、それによって、そのパルスは１００％の
デユーティ・サイクルとならない。従って、ＨＬフレー
ム・パルスに対応するＮＲＺ信号は空間的に近接した２
ビツトの論理ハイレベルのＯのビットによって示される
。
しかしながら、フレーム・パルスに続いてデータのフレ
ームの最初の０のビットがある、バイ・ポーラの違反の
場合においては、フレーム・パルスの後に直ぐにバイ・
ポーラの違反が生じ、ＮＲＺの表現は第２図（Ｂ）に示
されるように伸張された論理ハイレベルの０のビットと
して現れる。
従来技術によれば、位相検波器は伸張された論理ハイレ
ベルのパルスを検出し、これに応答して公称の制御パル
スの約１．５倍のパルス幅のために誤って伸張されたＰ
ＤＮ制御信号を発生し、その結果、局部発振信号ｆ。の
周波数はＶＣＯ２＋において過度に調節され、その位相
同期ループ回路は同期はずれを生じる。
第３図、第４図（Ａ）及び第４図（Ｂ）を参照して詳細
後述するように、本発明の位相検波器ｌ及び周波数検波
器３は、バイ・ポーラの違反を検出し、それに応答して
補正制御信号を発生するｆコめの回路を含み、それによ
って該位相同期ループ回路は同期はずれを生じない。
第３図において、周波数検波器３が詳細に図示されてお
り、この周波数検波器３は前述のメサ−シュミットの論
文において提案されている回転周波数検波器と同様に設
計される。その周波数検波器はその原理に従って、周波
数が一致しない２個のディジタル信号が互いに時間的に
スリップするように動作する。ｆＲＥＦとｆｏが等しい
とき、ディジタル信号のエツジは固定された関係を維持
している。ｆｏ倍信号ｆ）ｉＥＦ信号よりも高い周波数
を有するとき、ｆＲＥＦの過渡又はエツジの位相はｆ。
信号のエツジに比較して進み、一方、ｆＲＥＦがｒ。よ
りも高いとき逆に遅れる。１個のディジタル信号の立ち
上がりエツジが他の信号の立ち上がりエツジの通過をス
リップさせるとき、周波数検波器３はそれを検出し、ス
リップが生じた方向を示す”ＦＵＰ”パルス又は”ＦＤ
Ｎ“パルスを発生する。
周波数が一致したとき、周波数検波器３はディジタル信
号のエツジの配置を保持するためにＦＵＰパルス及びＦ
ＤＮパルスを発生するであろう。
信号検波器３を非動作状態とするために、位相検波器１
は、第４図及び第５図を参照して詳細後述するように、
分周されたＶＣＯ２１のクロック信号（すなわち、Ｃ２
４４÷２１．３３−４０）の立ち上がりエツジを、基準
ディジタル信号ｆＲＥＦの中心に配置するように生じさ
せる。ディジタル信号のエツジが互いに分離していると
き、周波数検波器３は動作状態とされず、該周波数検波
器３は出力制御信号を全く出力しない。それ故、位相検
波器ｌ及び周波数検波器３を互いに不安定にならないよ
うに、同時に動作させることを防止している。
動作中においては、ｆ００倍と２ｆｏ信号（及びそれら
の反転信号）は、カウンタ５から受信され、ナンド・ゲ
ート２００，２０２及び２０４に印加され、これに応答
して上記ナンド・ゲート２００゜２０２及び２０４は、
ｆｏ局部発振信号の１周期の１／４周期から構成される
中間のパルスを生成する。
特に、第４図（Ａ）及び第４図（Ｂ）を参照すれば、ｆ
ｏ発振信号は４個の１／４周期の信号Ａ、Ｂ、Ｃ及びＤ
（又はに、■、で−及びＤ）に分離される。
Ｘの１／４周期の信号はナンド・ゲート２０６の第１の
入力端子に人力され、ここで、ナンド・ゲート２０６は
フリップフロップ２０８のＤ入力端子に接続される出力
端子を有する。フリップフロップ２０８はｆＲＥＦ信号
によってクロック同期され、ノア・ゲート２０９の第１
の入力端子に印加するためのＡＲによって示される出力
信号をそのＱ出力端子から発生する。
フリップフロップ２０８の１出力端子はノア・ゲート２
１０の第１の入力端子及びナンド・ゲート２０６の第２
の入力端子に接続される。
ノア・ゲート２１Ｏの第２の入力端子はナンド・ゲート
２０４によって発生されるＤの１／４周期信号を受信し
、これに応答してノア・ゲート２１Ｏは、フリップフロ
ップ２１２のＤ入力端子に印加するためのデータ信号を
発生する。フリップフロップ２１２はまたｆＲＥＦ信号
によってクロック同期され、別のフリップフロップ２１
４のＤ入力端子に印加するためのアップ制御信号をその
Ｑ出力端子から発生する。フリップフロップ２＋４はナ
ンド・ゲート２００によって発生されるに信号によって
クロック同期され、これに応答してそのＱ出力端子及び
σ出力端子にそれぞれＦＵＰ制御パルス及びＦＵＰ制御
パルスを生成する。
ナンド・ゲート２０４から出力される■信号がノア・ゲ
ート２１６の第１の入力端子に印加され、ここで、ノア
・ゲート２１６は遠隔のｆＲＥＦ信号によってクロック
同期されたフリップフロップ２１８のＤ入力端子に接続
される出力端子を有ずろ。
フリップフロップ２１８のＱ出力端子はノア・ゲート２
０８の第２の入力端子に印加するためのＤＲによって示
される信号を発生する。フリップフロップ２１８のす出
力端子はナンド・ゲート２１６の第２の入力端子に接続
されろとともに、別のノア・ゲート２２０の第１の入力
端子に接続される。ノア・ゲート２２０の第２の入力端
子はＸ信号を受信するためのナンド・ゲート２００の出
力端子に接続され、ノア・ゲート２２０の出力端子は、
ｆＲＥＦ信号によって同様にクロック同期されるフリッ
プフロップ２２２のＤ入力端子に接続される。フリップ
フロップ２２２のＱ出力端子は、■信号によってクロッ
ク同期される付加的なフリップフロップ２２４のＤ入力
端子に印加するためのＤＮデータ信号を発生する。フリ
ップフロップ２２４のＱ出力端子及びσ出力端子は、第
１図を参照して上述したＦＤＮ制御パルス信号及びＦＤ
Ｎ制御パルス信号を発生する。
ノア・ゲート２０９の出力端子はノア・ゲート２２６の
第１の入力端子に接続され、そのノア・ゲート２２６の
第２の入力端子はσ信号を受信するためのナンド・ゲー
ト２０２の出力端子に接続される。ナンド・ゲート２２
６の出力端子はフリップフロップ２２８及び２３０の各
クロック入力端子に接続される。ナンド・ゲート２０８
の出力端子はまた、フリップフロップ２２８及び２３０
の各リセット入力端子Ｒに接続され、フリップフロップ
２２８のＱ出力端子はフリップフロップ２３０のＤ入力
端子に印加するための信号Ｒ１を発生し、フリップフロ
ップ２３０のす出力端子は、フリップフロップ２２８の
Ｄ入力端子に、再び接続される。
フリップフロップ２３０のＱ出力端子はフリップフロッ
プ２０８，２１２，２１８および２２２の各リセット入
力端子に印加するためのリセット信号Ｒ２を発生する。
第３図で図示された周波数検波器の動作は第４図（Ａ）
及び第４図（Ｂ）のタイミング・チャートを参照してよ
り良く理解することができる。
特に、第４図（Ａ）を参照すれば、ｆＲＥＰ信号の立ち
上がりエツジが周期Ａにおいて生じ、次いで該エツジに
続く次の立ち上がりエツジが次の周期りにおいて生じ、
これによって局部発振信号の周波数ｆ。が遠隔の信号周
波数ｆＲＥＦよりも低い場合、ＦＵＰパルス信号が発生
される。同様に、ｆＲＥＦ信号の立ち上がりエツジが周
期りにおいて生じ、次いで直ぐに該エツジに続く次の立
ち上がりエツジが周期Ａにおいて（約！周期後に）生じ
るならば、ＦＤＮパルス信号が発生される。
第２図（Ａ）及び第２図（Ｂ）を参照して上述したよう
に、データのフレームの最初のビットがＯのビットであ
るような例えばパイ・ポニラの違反が生じる伸長された
データパルスのときに発生される誤った制御信号を避け
るために、１周期を超えるｆ。信号がＡ−Ｄ周期の対又
はＤ−Ａ周期の対の間に生じないことを確立するための
回路が含まれる。特に、Ｒ２信号がフリップフロップ２
０８゜２１２．２１８及び２２２をリセットするために
発生される前に、２個を超えるで一信号の過渡が経過し
ないように確立させるために、フリップフロップ２２８
及び２３０は、カウンタとして機能する。
このように、ｆＲＥＦ信号の過渡が失われたとき、又は
バイ・ポーラの違反が生じたとき、誤った出力制御信号
が周波数検波器３によって発生されない。
なぜならば、周波数検波器３の周波数検出範囲は、ｆ、
信号の約２倍に有効的に制限される。すなわち、その範
囲は約０．７ｆ、から２ｆ、に制限される。
第５図を参照して、位相検波器Ｉを詳細後述する。
ｆＲＥＦ信号はフリップフロップ４００のクロック入力
端子に印加されるとともに、同様にフリップフロップ４
０２のデータ入力端子り及びナンド・ゲート４０４の第
１の入力端子に接続される。フリップフロップ４００の
Ｄ入力端子は論理ハイレベルの電圧源に接続され、フリ
ップフロップ４００のＱ出力端子はナンド・ゲート４０
４の第２の入力端子に接続される。
フリップフロップ４０２は、フリップフロップ４００の
リセット入力端子Ｒ１，：　Ｑ出力端子上のリセット信
号として再び印加される上述のＰＤＮ制御パルス信号を
発生する。ｆＲＥＦ信号はインバータ４０６を介してフ
リップフロップ４０２のリセット入力端子Ｒに印加され
る。
ナンド・ゲート４０４の出力端子は、インバータ４０８
を介して反転されＰＵＰ信号を発生するための上述のＰ
ＵＰ制御信号を発生する。
フリップフロップ２０２のＱ出力端子から出力される制
御信号ＰＤＮは「。信号によってまたクロック同期され
る別のフリップ７０ツブ２１０のＤ入力端子に印加され
る。フリップフロップ４１０はＰＤＮ制御信号をモニタ
し、１周期を超えるｒ。信号に対してＰＤＮ信号が発生
されるとき、フリ・ツブフロップ４１０はそのＱ出、力
端子及びη出力端子から補正ＣＵＰ信号及び補正τＵＰ
信号を発生する。これによって、第２図（Ａ）及び第２
図（Ｂ）を参照して上述したように、バイ・ポーラの違
反が生じるとき、誤った制御パルス信号の発生を補正す
ることができる。
位相検波器ｌの目的は、入力信号ｆ０信号を基準信号ｆ
ＲＥＦと比較することと、２個の入力信号間の位泪差に
比例するパルス幅を有する制御パルス信号ＰＤＮ又はＰ
ＵＰを生成することにある。ビットの標本化処理を容易
にするためには、位相検波器ｌは基準信号ｆＲＥＦの中
央に局部発振信号ｆ。の立°ち上がりエツジを配置する
ために位相オフセットを行う構成となっている。
位相検波器１は第５図に図示されているように、局部ク
ロック信号ｒ。の立ち上がりエツジの曲及び後において
基準パルスＩ’ＲＥＦのもとて領域を積分することによ
って、基準パルスｆＲＥＦの中央に局部発振信号ｆ０の
立ち上がりエツジを位置させるように機能する。これに
よって、第６図のタイミング・ヂャートにおいて示され
るように２個の領域間の差に比例する平均の補正又は制
御パルス信号を与える。
局部信号ｒ。と基準信号ｆＲＥＦの各周波数が一致して
いないとき、位相検波器１の出力の統計上の時間平均が
Ｏとなり、その結果、位相検波器１はＶＣ０２１の制御
電圧に寄与することはなく、これによって周波数検波器
３が独立に動作することになる。しかしながら、ｒ０信
号の立ち上がりエツジがｆＲＥＦ信号の中央に対して遅
れるとき、ＰＵＰ信号に続＜ＰＤＮ信号よりも広いパル
ス幅を有するＰＵＰ信号が発生され、ｆｏ倍信号周波数
がわずかに高くなり、これによって、ｆ、信号の立ち上
がりエツジがｆＲＥＦ信号の中央に対して進むことにな
る。
逆に、ｆｏ倍信号立ち上がりエツジがｆＲＥＦパルスの
中央よりも進むとき、ＰＤＮのパルス幅は伸長され、ま
たＰＵＰパルス幅は比例的に短くされ、これによってＶ
ＣＯ２１はわずかに低い周波数ｆ。信号を発生し、これ
に応答してｒＲＥＦパルスの中央にｆｏ倍信号立ち上が
りエツジを再び配置させる。
第１図の位相同期ループ回路の周波数領域における全体
の伝達関数は次式によって与えられる。
ここで、 ＫＯ＝ＶＣＯ２＋の利得、 Ｋｄ−位相検波器Ｉの利得、 Ｆ　（ｓ）−ループフィルタの伝達関数、Ｎ−カウンタ
５による分周定数である。
誤差伝達関数は次式によって与えられる。
演算増幅器Ｉ５を用いてアクティブ・フィルタを備える
とき、その伝達関数は次式のようになる。
ここで、 Ｔ１−電流源７，９．１１及び１３の抵抗とキャパシタ
１９との組み合わせによる時定数、Ｔ２−抵抗１７とキ
ャパシタ１９による時定数である。
自然周波数Ｗｎは次式によって与えられる。
また、ダンピング定数Ｚは次式によって与えられろ。
このとき伝達関数は次式のようになる。
従って、ここで記述されたアクティブフィルタを用いた
位相同期ループ回路は、０と自然周波数Ｗｎとの間に存
在する周波数スペクトラムを有する入力位相信号のため
の２次の低域通過フィルタとして動作する。すなわち、
該ループ回路は、位相及び周波数が概ね０とＷｎとの間
の角周波数帯内にある限りにおいては、位相及び周波数
変調を追跡することができる。
減衰定数Ｚはこの周波数帯にわにって平坦な応答特性を
決定する。最も好ましくは、この平坦な応答特性は、 ｚ＝ｔ、ｚＪ の値に対して得ることができるということがわかる。Ｚ
＝１に対して、このシステムは臨界的に減衰する。
位相同期ループ回路の性能を特徴づけるための重要なパ
ラメータは、同期範囲ΔＷＩである。このことは、この
ループ回路が基準周波数及び出力周波数の１個のうなり
のノート（ｏｎｅ　ｓｉｎｇｌｅ　ｂｅａｔｎｏｔｅ）
以内であるとき、同期状態にある。
一般に、位相同期ループ回路の動作はこの周波数範囲内
で保持される。この同期範囲と同期時間は次式のように
定義される。
ΔＷ、＝２Ｐｉ−ｚ−Ｗｎ Ｔ＋＝１／Ｗｎ このとき、上記範囲Ｗｎを用いた設計は、短い引き込み
時間と広い同期範囲の両方を与えるであろう。
要約すると、本発明によれば、位相同期ループ回路は局
部ディジタル発振信号を遠隔のＡＳＩ符号化されたデー
タ信号に同期化させるために供給される。並列接続され
た位相検波器及び周波数検波器は遠隔の信号と局部信号
の周波数と位相の両方を素早くかつ正確に同期化するた
めに用いられる。また、あるフレームの最初のデータの
ビットが０のビットであるというバイ・ポーラの違反で
ある場合、位相検波器及び周波数検波器によって誤った
周波数制御パルス信号の発生を検出し補正するための回
路が含まれる。
本発明を理解できる人は他の実施例又は変形例を考える
ことができるかもしれない。例えば、位相同期ループ回
路は局部発振信号をＡＭＩ符号化データ信号又は他のタ
イプの符号化データ信号に対して周波数配置させるため
に用いられ適している変形例はバイ・ポーラの違反があ
る場合において誤った制御パルス信号の発生を検出し補
正するための位相検波器及び周波数検波器に対して作成
される。
すべてのそのような変形例は、ここに記述される特許請
求の範囲によって本発明の範囲内に含まれると考えられ
る。
【図面の簡単な説明】
第１図は本発明の一実施例である位相同期ループ回路の
ブロック図、 第２図（Ａ）及び第２図（Ｂ）は特にバイ・ポーラの違
反が生じる場合を参照した場合のＡ　８．１信号の符号
化とＮＲＺ信号のフォーマント間の対応を示すタイミン
グ・チャート、 第３図は本発明の好ましい実施例による周波数検波器の
回路図、 第４図（Ａ）及び第４図（Ｂ）は第２図に示された周波
数検波器の動作を示すタイミング・チャート、第５図は
本発明の好ましい実施例による位相検波器の回路図、 第６図は第４図に示された位相検波器の動作を示すため
のタイミング・チャートである。 １・・・位相検波器、 ３・・・周波数検波器、 ５・・分周カウンタ、 ７．８．９，１１．、＋　３・・・電流源、１５・・・
演算増幅器、 １７・・・抵抗、 １９・・・キャパシタ、 ２Ｉ・・・電圧制御発振器（ＶＣＯ）、２３・・・電流
源、 ２５・・・キャパシタ、 ２７・・・放電トランジスタ、 ２９・・・比較器、 ３１・・・インバータ、 ３３・・・フリップフロップ、 ２００．２０２，２０４，２０６，２１６・・・ナンド
・ゲート、 ２０９、’２１０，２２０，２２６・・・ノア・ゲート
、２０８．２１２，２１４，２１４，２１４，２２２゜
２２８．２３０．４００，４０２，４１０・・・フリッ
プフロップ、 ４０６．４０８・・・インバータ、 ４０４・・・ナンド・ゲート。 特許出願人　マイチル・コーポレーション代理人　弁理
士　前出　葆ほか２名 区　　　　　区 へ　　　　　　Ｎ 派　　　　　派 第５図 第６図 ｕｐ Ｌ　　　　　　　　　　　　　　　　　　（ＬＯｌ、Ｊ
Ｑニーｌ１ｌＬｃＩＪ匡ｚｚ −　匡く　匡　フα　ヒ　　　　直 手続補正書（自発） ２、発明の名称 住所　カナダ国オンタリオ、ケイ２ケイ　Ｉエックス３
、カナダ、ビイ・オウ・ボックス　１３０８９番名称　
マイチル・コーポレーション ４、代理人 住所　〒５４０　大阪府大阪市東区域見２丁目１番６１
号６、補正の対象　：　明細書の発明の詳細な説明の欄
及び図面の簡単な説明の欄 ７　補正の内容 （り明細書２６頁１０行目の［フレーム・パルス（Ｆ、
し）］を［フレーム・パルス（Ｈ、Ｌ　）Ｊと補正する
。 （２）同３６頁１０行目の「フリップフロップ２０２」
を「フリップフロップ４０２」と補正する。 （３）同３６頁１２行目の「フリップフロップ２１Ｏ」
を「フリップフロップ４１Ｏ」と補正する。 （４）同４３頁５行目の「第２図」を「第３図」と補正
する。 （５）同４３頁９行目の「第４図」を「第５図」と補正
する。

Claims (13)

    【特許請求の範囲】
  1. （１）局部ディジタル信号を遠隔のディジタル信号に同
    期化させるための位相同期ループ回路であって、上記位
    相同期ループ回路が、 （ａ）上記局部ディジタル信号と遠隔のディジタル信号
    を比較し、もし上記局部ディジタル信号の周波数が上記
    遠隔のディジタル信号の周波数よりも低いとき上記局部
    ディジタル信号の周波数を高い方向に調整し、一方、上
    記局部ディジタル信号が上記遠隔のディジタル信号の周
    波数よりも高いとき上記局部ディジタル信号の周波数を
    低い方向へ調整するための第１の手段と、 （ｂ）上記局部ディジタル信号と遠隔のディジタル信号
    を比較し、もし上記局部ディジタル信号の位相が上記遠
    隔のディジタル信号の位相よりも遅れるとき上記局部デ
    ィジタル信号の周波数を高い方向に調整し、一方、上記
    局部ディジタル信号の位相が上記遠隔のディジタル信号
    の位相よりも進むとき上記局部ディジタル信号の周波数
    を低い方向へ調整するための第２の手段と、 （ｃ）上記遠隔のディジタル信号の伸長されたパルス幅
    を検出しそれに応答して上記局部ディジタル信号の周波
    数を高い方向に調整し、上記伸長された遠隔の信号のパ
    ルス幅を検出するのに応答して上記第１と第２の手段に
    よって上記局部ディジタル信号の周波数を低い方向に調
    整することを防止するための手段を備え、 これによって上記遠隔のディジタル信号のパルス幅の変
    則的な状態にかかわらず上記局部ディジタル信号と上記
    遠隔のディジタル信号を位相同期及び周波数同期させる
    ことを特徴とする位相同期ループ回路。
  2. （２）上記位相同期ループ回路がさらに、 上記局部ディジタル信号が得られる高周波発振器の出力
    信号を発生させるための電圧制御発振器を含むことを特
    徴とする特許請求の範囲第１項記載の位相同期ループ回
    路。
  3. （３）上記第１の手段と上記第２の手段がそれぞれ、上
    記局部ディジタル信号の周波数を調整するために上記電
    圧制御発振器に印加するためのアップ制御信号とダウン
    制御信号を発生するための、周波数検波器及び位相検波
    器を備えたことを特徴とする特許請求の範囲第２項記載
    の位相同期ループ回路。
  4. （４）上記伸長されたパルス幅を検出するための上記手
    段が、上記位相検波器及び上記周波数検波器の１個又は
    両方が１周期を超える上記局部ディジタル信号に対して
    ダウン制御電圧を発生するときアップ制御電圧信号を発
    生するための論理回路を備えたことを特徴とする特許請
    求の範囲第３項記載の位相同期ループ回路。
  5. （５）上記位相同期ループ回路がさらに、 上記制御電圧信号を加算して積分しこれに応答して上記
    電圧制御発振器の制御電圧入力に印加するための直流制
    御信号を発生するためのループフィルタを含むことを特
    徴とする特許請求の範囲第３項又は第４項記載の位相同
    期ループ回路。
  6. （６）上記電圧制御発振器がさらに、上記高周波発振器
    の出力信号を受信して周波数分周しそれに応答して上記
    局部ディジタル信号を発生するためのディジタル信号分
    周器を備えたことを特徴とする特許請求の範囲第２項、
    第３項又は第４項記載の位相同期ループ回路。
  7. （７）局部発振信号をフレーム・パルスがバイ・ポーラ
    の違反によって特徴づけられるＡＳＩ符号化データ信号
    に同期化させるための位相同期ループ回路であって、上
    記位相同期ループ回路が、（ａ）上記ＡＳＩ符号化デー
    タ信号を受信しそれに応答してＮＲＺ符号化データ信号
    を発生するための手段と、 （ｂ）上記局部発振信号を発生するための電圧制御発振
    器と、 （ｃ）上記ＮＲＺ符号化データ信号と局部発振信号とを
    受信して比較しこれに応答して周波数補正信号を発生し
    、バイ・ポーラの違反を検出しこれに応答して上記周波
    数補正信号を調整するための回路を含む周波数検波器と
    、 （ｄ）上記ＮＲＺデータ信号と局部発振信号を受信して
    比較しこれに応答して位相補正信号を発生するための位
    相検波器と、 （ｅ）上記ＮＲＺ符号化データ信号におけるバイ・ポー
    ラの違反を検出しバイ・ポーラの違反に続いて直ぐに０
    のビットが続くとき上記周波数補正信号と上記位相補正
    信号を調整する、上記周波数検波器及び上記位相検波器
    に含まれる回路と、（ｆ）上記周波数補正信号と上記位
    相補正信号を加算して積分し上記電圧制御発振器の制御
    電圧入力に印加するための直流制御信号を発生し、これ
    によって上記局部発振信号の周波数を上記直流制御信号
    における変動に応答して調整するためのループフィルタ
    とを備え、 これによって、上記局部信号を上記データ信号に周波数
    同期及び位相同期させるために上記ループフィルタを介
    して上記電圧制御発振器、上記周波数検波器、並びに位
    相検波器の間で、帰還ループが確立することを特徴とす
    る位相同期ループ回路。
  8. （８）上記ループフィルタが、演算増幅器と、上記演算
    増幅器の反転入力と出力との間に直列に接続される抵抗
    とキャパシタとを備え、上記演算増幅器の非反転入力が
    アースに接続されることを特徴とする特許請求の範囲第
    ７項記載の位相同期ループ回路。
  9. （９）上記位相補正信号及び上記周波数補正信号が各電
    流源回路を介して上記演算増幅器の反転入力に印加され
    ることを特徴とする特許請求の範囲第８項記載の位相同
    期ループ回路。
  10. （１０）上記電流源回路が所定の電流基準によって特徴
    づけられる振幅を有する電流信号を発生することを特徴
    とする特許請求の範囲第９項記載の位相同期ループ回路
    。
  11. （１１）上記バイ・ポーラの違反を検出するための上記
    回路が、上記周波数補正信号及び上記位相補正信号の１
    つ又は両方が１周期を超える上記局部発振信号に対して
    予め下方向に調整され、その結果バイ・ポーラの違反に
    続いて０のビットが続くとき、これに対応する上記補正
    信号の１つ又は両方を上方向に調整するための論理回路
    を備えたことを特徴とする特許請求の範囲第７項、第８
    項、及び第９項記載の位相同期ループ回路。
  12. （１２）上記電圧制御発振器がある信号を発生し、上記
    高周波信号を受信しこれに応答して上記局部発振信号を
    発生するためのカウンタをさらに含むことを特徴とする
    特許請求の範囲第７項記載の位相同期ループ回路。
  13. （１３）上記高周波信号が約４．０９６ＭＨｚの周波数
    を有し、上記カウンタが上記４．０９６ＭＨｚの高周波
    信号を２１．３３によって分周しこれに応答して１９２
    ｋＨｚの上記局部発振信号を発生することを特徴とする
    特許請求の範囲第１２項記載の位相同期ループ回路。
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IT (1) IT1222560B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646045A (ja) * 1992-03-18 1994-02-18 Electron & Telecommun Res Inst Ｎｒｚデータビット同期装置
JP2007228142A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd Ｐｌｌ回路及び半導体装置

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3722328A1 (de) * 1987-07-07 1989-01-19 Broadcast Television Syst Schaltungsanordnung zur gewinnung eines taktsignals
FR2635623B1 (fr) * 1988-08-19 1990-11-09 Philips Nv Dispositif de synchronisation sur des paquets de donnees numeriques et lecteur le comprenant
DE3912837A1 (de) * 1989-04-19 1990-10-25 Thomson Brandt Gmbh Regelschaltung
US5056118A (en) * 1989-05-16 1991-10-08 Rockwell International Corporation Method and apparatus for clock and data recovery with high jitter tolerance
US4975650A (en) * 1989-07-24 1990-12-04 Motorola, Inc. Phase detector
DE58908860D1 (de) * 1989-07-25 1995-02-16 Siemens Ag Schaltungsanordnung zur Nachlaufsynchronisation.
US5057793A (en) * 1989-11-13 1991-10-15 Cowley Nicholas P Frequency synthesizer PLL having digital and analog phase detectors
FI87026C (fi) * 1989-12-01 1992-11-10 Nokia Mobile Phones Ltd Pao en digital faslaosningskrets baserad frekvensdetektor
GB2244191B (en) * 1990-05-19 1994-04-20 Roke Manor Research Clock recovery arrangement
US5644605A (en) * 1990-11-13 1997-07-01 Dallas Semiconductor Corp. Jitter attenuator
JP2938562B2 (ja) * 1990-11-28 1999-08-23 株式会社日立製作所 位相同期回路ｉｃ
US5249186A (en) * 1991-01-16 1993-09-28 Rolm Company Apparatus for detecting the start of frame in bipolar transmission systems
FR2673344B1 (fr) * 1991-02-22 1993-05-28 Telecommunications Sa Comparateur de phase/frequence pour circuit de recuperation de rythme.
US5164966A (en) * 1991-03-07 1992-11-17 The Grass Valley Group, Inc. Nrz clock and data recovery system employing phase lock loop
US5184350A (en) * 1991-04-17 1993-02-02 Raytheon Company Telephone communication system having an enhanced timing circuit
JP2993200B2 (ja) * 1991-07-31 1999-12-20 日本電気株式会社 位相同期ループ
US5319680A (en) * 1991-09-03 1994-06-07 The Whitaker Corporation Phase locked loop synchronization system for use in data communications
US5173664A (en) * 1991-09-16 1992-12-22 Minnesota Mining And Manufacturing Company Phase locked loop having constant gain for recovering clock from non-uniformly spaced data
DE69204144T2 (de) * 1991-11-25 1996-03-21 Philips Electronics Nv Phasenregelschleife mit Frequenzabweichungsdetektor und Decodierschaltung mit einer solchen Phasenregelschleife.
JP2854777B2 (ja) * 1992-04-27 1999-02-03 株式会社東芝 位相同期ループ回路と信号抽出方法
US5313499A (en) * 1992-04-29 1994-05-17 International Business Machines Corporation Constant gain phase lock-loop
DE4231175C1 (de) * 1992-09-17 1994-01-13 Siemens Ag Anordnung zur Taktrückgewinnung
US5422911A (en) * 1993-09-17 1995-06-06 Motorola, Inc. Frequency walled phase lock loop
EP0671829B1 (en) * 1994-03-11 2006-06-28 Fujitsu Limited Clock regeneration circuit
WO1995034127A1 (en) * 1994-06-03 1995-12-14 Sierra Semiconductor Corporation A three-state phase-detector/charge pump circuit with no dead-band region
US5463353A (en) * 1994-09-06 1995-10-31 Motorola, Inc. Resistorless VCO including current source and sink controlling a current controlled oscillator
JP3358335B2 (ja) * 1994-11-04 2002-12-16 富士通株式会社 クロック信号再生回路及び電圧制御発振器の負荷容量制御回路
KR970003097B1 (ko) * 1994-12-02 1997-03-14 양승택 다단 제어구조를 갖는 고속 비트동기 장치
DE4444654B4 (de) * 1994-12-15 2004-12-30 Philips Intellectual Property & Standards Gmbh Übertragungssystem zur Übertragung zweier binärer Signale, Multiplexer und Demultiplexer
US5666084A (en) * 1995-12-01 1997-09-09 Motorola, Inc. Multi-level demodulator and VCO circuit
US5644743A (en) * 1995-12-04 1997-07-01 Motorola, Inc. Hybrid analog-digital phase error detector
JP3695833B2 (ja) * 1996-04-05 2005-09-14 株式会社ルネサステクノロジ Ｐｌｌ回路
US6100765A (en) * 1998-01-09 2000-08-08 Micron Technology, Inc. Digital clock recovery loop
US5940403A (en) 1996-11-07 1999-08-17 Adtran, Inc. Quarter-rate 2B1Q ISDN architecture with embedded differential delay compensation for extending range of DDS communications
US6055286A (en) * 1997-07-01 2000-04-25 Hewlett-Packard Company Oversampling rotational frequency detector
US6100767A (en) * 1997-09-29 2000-08-08 Sanyo Electric Co., Ltd. Phase-locked loop with improved trade-off between lock-up time and power dissipation
US6229864B1 (en) * 1997-12-18 2001-05-08 Philips Electronics North America Corporation Phase locked loop lock condition detector
DE69918764T2 (de) * 1998-02-25 2005-06-30 Koninklijke Philips Electronics N.V. Kommunikationsvorrichtung mit phasenkontinuierlicher synchronisation auf eine externes netzwerk
US6587528B1 (en) * 1998-10-12 2003-07-01 Ericsson Inc. Systems and methods for extracting and digitizing phase and frequency information from an analog signal
US6738429B1 (en) * 1999-06-01 2004-05-18 Harris Corporation Decision-directed carrier frequency detector and method for QAM
GB2360152A (en) * 2000-03-10 2001-09-12 Rover Group Control circuit arrangements
US6316977B1 (en) 2000-07-14 2001-11-13 Pmc-Sierra, Inc. Low charge-injection charge pump
JP3674850B2 (ja) * 2001-12-11 2005-07-27 ソニー株式会社 電圧制御発振器の自走周波数の自動調整機能を有する位相ロックループ回路
KR100531469B1 (ko) * 2003-01-09 2005-11-28 주식회사 하이닉스반도체 지연고정 정보저장부를 구비한 아날로그 지연고정루프
US7285994B2 (en) * 2003-07-28 2007-10-23 Analog Devices, Inc. Rotational frequency detector system
US7868669B2 (en) * 2008-03-26 2011-01-11 Infineon Technologies Ag Self-regulated charge pump with loop filter
US9338041B1 (en) * 2015-07-24 2016-05-10 Tm Ip Holdings, Llc Extracting carrier signals from modulated signals
US9338042B1 (en) 2015-07-27 2016-05-10 Tm Ip Holdings, Llc Separating and extracting modulated signals
US9516490B1 (en) 2016-04-20 2016-12-06 Tm Ip Holdings, Llc Identifying devices with transpositional modulation
US9628318B1 (en) 2016-04-26 2017-04-18 Tm Ip Holdings, Llc Transpositional modulation communications
US9473983B1 (en) * 2016-04-26 2016-10-18 Tm Ip Holdings, Llc Transpositional modulation communications between devices
US11437999B1 (en) 2021-02-19 2022-09-06 Northrop Grumman Systems Corporation Analog phase lock loop

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5781752A (en) * 1980-11-11 1982-05-21 Fujitsu Ltd Demodulating circuit for transmission system of same direction data
JPS5829113A (ja) * 1981-08-12 1983-02-21 Toshiba Corp デジタル信号処理装置の同期回路
JPS60256988A (ja) * 1984-06-02 1985-12-18 Fujitsu Ltd デジタル式デ−タセパレ−ト回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1456453A (en) * 1974-01-31 1976-11-24 Ibm Phase locked oscillators
US3878334A (en) * 1974-04-10 1975-04-15 Gen Dynamics Corp Data synchronizing systems
US4110557A (en) * 1976-12-27 1978-08-29 Sperry Rand Corporation Phase lock oscillator for use in data processing system
US4242639A (en) * 1978-09-05 1980-12-30 Ncr Corporation Digital phase lock circuit
DE3204229A1 (de) * 1981-03-31 1982-10-21 Siemens AG, 1000 Berlin und 8000 München Sende- und empfangseinrichtung fuer eine digitale fernmeldeendstelle, insbesondere fuer eine teilnehmerstation bzw. fuer eine vermittlungsstation, einer fernmeldeanlage
FR2517908A1 (fr) * 1981-12-03 1983-06-10 Telephonie Ind Commerciale Procede et systeme de transmission entre deux organes d'informations codees sous forme d'octets et multiplexees dans le temps
JPH0712146B2 (ja) * 1982-08-05 1995-02-08 セイコーエプソン株式会社 Ｖｆｏ回路
US4574243A (en) * 1984-01-03 1986-03-04 Motorola, Inc. Multiple frequency digital phase locked loop
JPS60200635A (ja) * 1984-03-26 1985-10-11 Victor Co Of Japan Ltd デジタル信号復調装置のビツトクロツク信号発生装置
JPS60206339A (ja) * 1984-03-30 1985-10-17 Victor Co Of Japan Ltd デジタル信号復調装置のビツトクロツク信号発生装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5781752A (en) * 1980-11-11 1982-05-21 Fujitsu Ltd Demodulating circuit for transmission system of same direction data
JPS5829113A (ja) * 1981-08-12 1983-02-21 Toshiba Corp デジタル信号処理装置の同期回路
JPS60256988A (ja) * 1984-06-02 1985-12-18 Fujitsu Ltd デジタル式デ−タセパレ−ト回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646045A (ja) * 1992-03-18 1994-02-18 Electron & Telecommun Res Inst Ｎｒｚデータビット同期装置
JP2007228142A (ja) * 2006-02-22 2007-09-06 Fujitsu Ltd Ｐｌｌ回路及び半導体装置
JP4598691B2 (ja) * 2006-02-22 2010-12-15 富士通セミコンダクター株式会社 Ｐｌｌ回路及び半導体装置

Also Published As

Publication number Publication date
DE3728022C2 (ja) 1989-08-10
CA1284361C (en) 1991-05-21
DE3728022A1 (de) 1988-03-24
GB2194714B (en) 1990-10-31
IT1222560B (it) 1990-09-05
IT8721747A0 (it) 1987-08-28
GB8719676D0 (en) 1987-09-30
US4803705A (en) 1989-02-07
JPH0824288B2 (ja) 1996-03-06
GB2194714A (en) 1988-03-09
FR2603438A1 (fr) 1988-03-04

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