JP4598691B2

JP4598691B2 - Ｐｌｌ回路及び半導体装置

Info

Publication number: JP4598691B2
Application number: JP2006045306A
Authority: JP
Inventors: 健一古田土; 篤松田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-02-22
Filing date: 2006-02-22
Publication date: 2010-12-15
Anticipated expiration: 2026-02-22
Also published as: US7750741B2; JP2007228142A; US20070200637A1

Description

本発明はＰＬＬ（Phase Locked Loop）回路及び半導体装置に係り、特に比較的低い電源電圧でも動作するＰＬＬ回路及びそのようなＰＬＬ回路を含む半導体集積回路及び半導体装置に関する。

図１は、従来のＰＬＬ回路の一例を示す図である。ＰＬＬ回路１０１は、入力信号と後述するフィードバック信号が入力される位相比較器１１１、位相比較器１１１の出力で制御されるチャージポンプ１１２、ローパスフィルタ（ＬＰＦ:Low Pass Filter）１１３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１１４及び分周器１１５からなる。ＬＰＦ１１３は、抵抗Ｒ１及びコンデンサＣ１，Ｃ２からなる。ＶＣＯ１１４から出力される出力信号は、分周器１１５により１／Ｎに分周されて上記フィードバック信号として位相比較器１１１にフィードバックされる。図１中、ＶＤＤは電源電圧を示す。

ＰＬＬ回路１０１を設計する際には、ＰＬＬ回路１０１の安定性が十分確保されるようにする。ＰＬＬ回路１０１の安定性を解析するには、次の式（１）〜式（３）からＰＬＬのオープン利得Ｇｏｐの絶対値｜Ｇｏｐ｜とＰＬＬの位相Φを用いる。尚、Ｉｃｐはチャージポンプ１１２を流れる電流、ＳはＳ＝ｊω（ωは周波数）、Ｒ１は抵抗Ｒ１の抵抗値、Ｃ１，Ｃ２はコンデンサＣ１，Ｃ２の容量値、Ｋ_ＶＣＯはＶＣＯ１１４の利得を示す。

図２は、式（２）の利得対周波数特性を示す図であり、図３は、式（３）の位相対周波数特性を示す図である。図３において、オープン利得Ｇｏｐが０になるクロスオーバー周波数での位相と−１８０°との差を、位相余裕と言う。ＰＬＬ回路１０１の設計時には、この位相余裕が４５°になるようにＰＬＬのパラメータを決定する。

半導体集積回路の微細化に伴い、電源電圧が低くなる傾向にある。このため、半導体集積回路のＰＬＬ回路１０１内のＶＣＯ１１４の入力電圧範囲は、狭くなる傾向にある。同じ性能のＶＣＯ１１４を設計する場合、ＶＣＯ１１４の入力電圧範囲が狭くなると、ＶＣＯ１１４の利得Ｋ_ＶＣＯが大きくなる傾向にある。

図４は、ＶＣＯ１１４の出力周波数と入力電圧との関係を示す図である。図４中、ＶｔｈはＶＣＯ１１４の入力電圧の閾値を示す。ＶＣＯ発振範囲は、閾値電圧ＶｔｈとＶＣＯ１１４の電源電圧ＶＤＤＨで決まる。例えば、ＶＣＯ１１４の電源電圧ＶＤＤＨがＶＤＤＬへ下がると、同じＶＣＯ発振保証範囲でＶＣＯ１１４を設計する場合、利得Ｋ_ＶＣＯが大きくなる。上記式（２）の分子には利得Ｋ_ＶＣＯがあるので、図２におけるクロスオーバー周波数が高くなり、これに伴い図３における位相余裕が小さくなってしまう。従って、同じ性能のＶＣＯ１１４を設計しようとする場合、利得Ｋ_ＶＣＯが大きくなった分、クロスオーバー周波数を下げるためには、コンデンサＣ１の容量値を大きくすることになり、コンデンサＣ１の占有面積が大きくなり半導体集積回路の微細化とは逆行する結果となる。

従来のＰＬＬ回路では、半導体集積回路の微細化に伴い電源電圧が低くなると、ＶＣＯの利得を大きくする必要が生じ、その分ＬＰＦ内のコンデンサの容量及びその占有面積が大きくなり半導体集積回路の微細化を難しくするという問題があった。又、ＶＣＯの利得を大きくするために、ＰＬＬ回路の消費電力が大きくなるという問題もあった。

そこで、本発明は、電源電圧が比較的低くても、半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することのできるＰＬＬ回路、半導体集積回路及び半導体装置を提供することを目的とする。

上記の課題は、入力信号とフィードバック信号とが入力される位相比較器と、該位相比較器の出力で制御されるチャージポンプと、該チャージポンプの出力が入力されるローパスフィルタ部と、該ローパスフィルタ部の出力により制御される電流制御発振器と、該電流制御発振器の出力を分周して該フィードバック信号を出力する分周器とを備え、該ローパスフィルタ部は、該チャージポンプの出力と基準電圧が入力される増幅器と、コンデンサ及び抵抗からなり該チャージポンプの出力と該増幅器の出力が入力される回路部分を含むことを特徴とするＰＬＬ回路によって達成できる。

上記の課題は、上記のＰＬＬ回路を備えた半導体集積回路によっても達成できる。

上記の課題は、上記の半導体集積回路を備えた半導体装置によっても達成できる。

本発明によれば、電源電圧が比較的低くても、半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することのできるＰＬＬ回路、半導体集積回路及び半導体装置を実現することができる。

本発明では、従来のＰＬＬ回路を構成するＬＰＦとＶＣＯの代わりに、増幅器を含むＬＰＦ部と電流制御発振器（ＣＣＯ：Current Controlled Oscillator）を用いる。これにより、見かけ上のＶＣＯの利得、即ち、ＣＣＯの利得が従来のＰＬＬ回路のＶＣＯの利得より小さくなり、半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することが可能となる。

以下に、本発明になるＰＬＬ回路、半導体集積回路及び半導体装置の各実施例を、図５以降と共に説明する。

図５は、本発明になるＰＬＬ回路の一実施例を示す図である。ＰＬＬ回路１は、入力信号と後述するフィードバック信号が入力される位相比較器１１、位相比較器１１の出力で制御されるチャージポンプ１２、ローパスフィルタ（ＬＰＦ:Low Pass Filter）部１３、電流制御発振器（ＣＣＯ：Current Controlled Oscillator）１４及び分周器１５からなる。ＬＰＦ部１３は、図示の如く接続された抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２からなる回路部分と、増幅器２１とからなる。チャージポンプ１２とコンデンサＣ１，Ｃ２を接続するノードＮ１は、増幅器２１の反転入力端子に接続されている。抵抗Ｒ２はノードＮ２と接地の間に接続されている。他方、増幅器２１の非反転入力端子には、基準電圧Ｖｓｇが入力されている。つまり、本実施例では、増幅器２１は差動増幅器からなる。ＣＣＯ１４から出力される出力信号は、分周器１５により１／Ｎに分周されて上記フィードバック信号として位相比較器１１にフィードバックされる。図１中、ＶＤＤは電源電圧を示す。

尚、ＰＬＬ回路１は、例えば半導体集積回路（図示せず）内に設けられる。従って、ＰＬＬ回路１は、半導体集積回路を内蔵する半導体装置又は半導体チップ内に全て収納可能である。

ＰＬＬ回路１を設計する際には、ＰＬＬ回路１の安定性が十分確保されるようにする。ＰＬＬ回路１の安定性を解析するには、次の式（４）〜式（８）からＰＬＬのオープン利得Ｇｏｐを求め、このオープン利得Ｇｏｐの絶対値｜Ｇｏｐ｜とＰＬＬの位相Φを用いる。尚、Ｉｃｐはチャージポンプ１２を流れる電流、ＳはＳ＝ｊω、Ｒ１，Ｒ２は抵抗Ｒ１，Ｒ２の抵抗値、Ｃ１，Ｃ２はコンデンサＣ１，Ｃ２の容量値、Ｉｏｕｔは増幅器２１の出力電流、Ｖｏｕｔは増幅器２１と抵抗Ｒ２とを接続するノードＮ２における増幅器２１の出力電圧、Ｉｓは抵抗Ｒ２を流れる電流、Ｋ_ＣＣＯはＣＣＯ１４の利得を示す。尚、ＰＬＬの位相Φの求め方は、本発明の要旨とは直接関係がないので、その説明は省略する。

従って、本実施例では、電流により発振周波数を制御することができる。このため、ＣＣＯ１４の入力電圧範囲が広くなり、ＣＣＯ１４の利得Ｋ_ＣＣＯを小さくすることができるので、見かけ上の従来例におけるＶＣＯの利得、即ち、ＣＣＯ１４の利得Ｋ_ＣＣＯが図１に示す従来のＰＬＬ回路１０１のＶＣＯの利得Ｋ_ＶＣＯより小さくなり、ＰＬＬ回路１が設けられる半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することが可能となる。

図６は、ＬＰＦ部１３の構成の一例を示す回路図である。ＬＰＦ部１３は、図５に示す抵抗Ｒ１，Ｒ２及びコンデンサＣ１，Ｃ２に加え、図６に示す如く接続されたトランジスタＴｒ１〜Ｔｒ１１を有する。チャージポンプ１２の出力は、ノードＮ１へ入力される。又、出力電圧Ｖｏｕｔは、ノードＮ２から得られる。

図７は、ＬＰＦ部１３の構成の他の例を示す回路図である。図７中、図６と同一部分には同一符号を付し、その説明は省略する。図７では、図６の抵抗Ｒ２及びトランジスタＴｒ８，Ｔｒ９の代わりに、抵抗Ｒ１１が設けられている。この場合、上記式（４）〜式（８）の代わりに、次の式（９）〜式（１３）が成立する。ここで、Ｉｂは、トランジスタＴｒ５，Ｔｒ６を流れる電流を示す。

従って、図７に示す構成のＬＰＦ部１３を用いた場合でも、図６に示す構成のＬＰＦ部１３を用いた場合と同様に、電流により発振周波数を制御することができる。このため、ＣＣＯ１４の入力電圧範囲が広くなり、ＣＣＯ１４の利得Ｋ_ＣＣＯを小さくすることができるので、見かけ上の従来例におけるＶＣＯの利得、即ち、ＣＣＯ１４の利得Ｋ_ＣＣＯが図１に示す従来のＰＬＬ回路１０１のＶＣＯの利得Ｋ_ＶＣＯより小さくなり、ＰＬＬ回路１が設けられる半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することが可能となる。

図８は、図１に示す従来のＰＬＬ回路１０１のＰＬＬ出力段における利得を説明する図である。図８中、縦軸はＶＣＯ１１４の出力周波数を示し、横軸はＶＣＯ１１４の入力電圧（即ち、ＬＰＦ１１３の出力電圧）Ｖｏｕｔ１を示す。又、図９は、図５に示すＰＬＬ回路１のＰＬＬ出力段における利得を説明する図である。図９中、縦軸はＣＣＯ１４の出力周波数を示し、横軸はＣＣＯ１４の入力電圧（即ち、ノードＮ２におけるＬＰＦ部１３の出力電圧）Ｖｏｕｔを示す。図８及び図９は、図１におけるコンデンサＣ１，Ｃ２の容量値と図５におけるコンデンサＣ１，Ｃ２の容量値が互いに略同じ場合についての数値の一例を示す。

尚、ＣＣＯ１４の入力電圧Ｖｏｕｔは、次の式（１４）から求めることができる。

図８に示す従来例の場合、ＰＬＬ出力段における利得、即ち、ＶＣＯ１１４の利得Ｋ_ＶＣＯは、Ｋ_ＶＣＯ＝（2000−600）/（0.8−0.55）＝5600MHz/V＝5.6ＧHz/Vとなる。

これに対し、図９に示す実施例の場合、ＰＬＬ出力段における利得、即ち、ＣＣＯ１４の利得Ｋ_ＣＣＯは、Ｋ_ＣＣＯ＝（2000−600）/（0.8−0.1）＝2000MHz/V＝２GHz/Vとなり、電圧対発振周波数に換算すると従来例に比べてＰＬＬ出力段における利得を約１／３に低減することができる。

図１０は、図１に示す従来のＰＬＬ回路１０１と図５に示すＰＬＬ回路１のＰＬＬ出力段における利得を比較する図であり、実質的に図８及び図９を重ねたものである。図１０において、破線Ｉは従来のＰＬＬ回路１０１の特性を示し、実線ＩＩは実施例のＰＬＬ回路１の特性を示す。又、Ｖｔｈは従来のＰＬＬ回路１０１のＶＣＯ１１４の入力電圧の閾値を示し、Ｖｏｌ，Ｖｏｈは夫々実施例のＰＬＬ回路１のＣＣＯ１４の入力電圧範囲の下限、上限を示す。ＶＣＯ１１４の発振範囲とＣＣＯ１４の発振範囲をいずれも便宜上ＶＣＯ発振範囲と呼ぶものとすると、図１０に示すように、従来例についてはＶＣＯ発振範囲が閾値電圧Ｖｔｈと電源電圧ＶＤＤで決まり、本実施例についてはＶＣＯ発振範囲が増幅器２１への最低入力電圧Ｖｏｌと電源電圧ＶＤＤとで決まる。

図１０からもわかるように、本実施例によれば、従来例よりＰで示すＶｏｌ〜Ｖｔｈまでの範囲だけ入力電圧範囲が広がるので、増幅器２１への最低入力電圧Ｖｏｌは閾値電圧Ｖｔｈより十分低くなり、見かけ上の従来例におけるＶＣＯの利得、即ち、ＣＣＯ１４の利得Ｋ_ＣＣＯが図１に示す従来のＰＬＬ回路１０１のＶＣＯの利得Ｋ_ＶＣＯより小さくなり、ＰＬＬ回路１が設けられる半導体集積回路の微細化を難しくすることなく消費電力の増大を防止することが可能となる。

図１１は、図１に示す従来のＰＬＬ回路１０１のチャージポンプ１１２における電流の流れを説明する図である。従来例では、チャージポンプ１１２からノードＮ１１へ流れる電流Ｉ_ｕｐ１とノードＮ１１からチャージポンプ１１２へ流れる電流Ｉ_{ｄｏｗｎ１}がアンバランスになることにより、定常位相誤差が発生してしまう。ＰＬＬは、理想状態では位相比較器１１１への入力とフィードバック入力のクロックエッジの遅延が０になるように動作するが、上記電流Ｉ_ｕｐ１，Ｉ_{ｄｏｗｎ１}がアンバランスになると上記遅延が０ではないタイミングでＰＬＬがロックしてしまい、定常位相誤差とはこのように上記遅延が０ではないタイミングでＰＬＬがロックしてしまうことを言う。

図１２は、実施例のＰＬＬ回路１のチャージポンプ１２における電流の流れを説明する図である。本実施例では、増幅器２１の非反転入力端子に入力される基準電圧Ｖｓｇが一定であれば、増幅器２１の反転入力端子に入力される電圧も一定に保たれる。このため、本実施例では、チャージポンプ１２からノードＮ１へ流れる電流Ｉ_ｕｐとノードＮ１からチャージポンプ１２へ流れる電流Ｉ_ｄｏｗｎが等しく保たれるので、上記の如き定常位相誤差の発生を防止することができる。

図１３は、実施例のＰＬＬ回路１のＰＬＬ出力段における利得が更に減少可能な理由を説明する図である。図１３中、図１０と同一部分には同一符号を付し、その説明は省略する。

図６に示すＬＰＦ部１３のトランジスタＴｒ９のサイズを変更すれば、ＬＰＦ部１３の出力電圧Ｖｏｕｔが０になってもＣＣＯ１４に０より大きな電流が流れるようにすることができる。この場合、図１３において太線で示す特性ＩＩＩで示すように切片を持たせることができるので、ＣＣＯ１４の利得Ｋ_ＣＣＯを更に小さくすることができる。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

従来のＰＬＬ回路の一例を示す図である。式（２）の利得対周波数特性を示す図である。式（３）の位相対周波数特性を示す図である。ＶＣＯの出力周波数と入力電圧との関係を示す図である。本発明になるＰＬＬ回路の一実施例を示す図である。ＬＰＦ部の構成の一例を示す回路図である。ＬＰＦ部の構成の他の例を示す回路図である。従来例のＰＬＬ出力段における利得を説明する図である。実施例のＰＬＬ出力段における利得を説明する図である。従来例と実施例のＰＬＬ出力段における利得を比較する図である。従来例のチャージポンプにおける電流の流れを説明する図である。実施例のチャージポンプにおける電流の流れを説明する図である。実施例のＰＬＬ出力段における利得が更に減少可能な理由を説明する図である。

符号の説明

１ＰＬＬ回路
１１位相増幅器
１２チャージポンプ
１３ＬＰＦ部
１４ＣＣＯ
１５分周器
２１増幅器

Claims

入力信号とフィードバック信号とが入力される位相比較器と、
該位相比較器の出力で制御されるチャージポンプと、
該チャージポンプの出力が入力されるローパスフィルタ部と、
該ローパスフィルタ部の出力により制御される電流制御発振器と、
該電流制御発振器の出力を分周して該フィードバック信号を出力する分周器とを備え、
該ローパスフィルタ部は、該チャージポンプの出力が反転入力端子に入力されると共に基準電圧が非反転入力端子に入力される増幅器と、コンデンサ及び抵抗からなり該チャージポンプの出力と該増幅器の出力が入力される回路部分を含み、
該回路部分は、一端が該チャージポンプの出力と該増幅器の反転入力端子とを接続する第１のノードに接続された第１及び第２のコンデンサと、一端が該増幅器の出力と該電流制御発振器の入力とを接続する第２のノードに接続された第１の抵抗と第２の抵抗を有し、
該第１の抵抗の他端は第１のコンデンサの他端に接続され、該第２のコンデンサの他端は該第２のノードに接続され、該第２の抵抗の他端は接地されており、
該増幅器は、電源電圧と接地との間に該第２のノードを介して直列接続された第１及び第２のトランジスタと、該電源電圧と接地との間に第３のノードを介して直列接続されると共に該第１及び第２のトランジスタの直列接続に対して並列接続された第３及び第４のトランジスタと、ベース及びドレインが該第３のノードに共通接続されると共にソースが接地された第５のトランジスタと、ベースが該第３のノードに接続されソースが接地されると共にドレインが該電流制御発振器の入力に接続された第６のトランジスタを有することを特徴とする、ＰＬＬ回路。
入力信号とフィードバック信号とが入力される位相比較器と、
該位相比較器の出力で制御されるチャージポンプと、
該チャージポンプの出力が入力されるローパスフィルタ部と、
該ローパスフィルタ部の出力により制御される電流制御発振器と、
該電流制御発振器の出力を分周して該フィードバック信号を出力する分周器とを備え、
該ローパスフィルタ部は、該チャージポンプの出力が反転入力端子に入力されると共に基準電圧が非反転入力端子に入力される増幅器と、コンデンサ及び抵抗からなり該チャージポンプの出力と該増幅器の出力が入力される回路部分を含み、
該回路部分は、一端が該チャージポンプの出力と増幅器の反転入力端子とを接続する第１のノードに接続された第１及び第２のコンデンサと、一端が該増幅器の出力と該電流制御発振器の入力とを接続する第２のノードに接続された第１の抵抗と第２の抵抗を有し、
該第１の抵抗の他端は第１のコンデンサの他端に接続され、該第２のコンデンサの他端は該第２のノードに接続され、該第２の抵抗の他端は接地されており、
該増幅器は、電源電圧と該第２のノードの間に接続された第１のトランジスタと、該電源電圧と該第２のノードの間に該第１のトランジスタに対して並列接続された第２のトランジスタと、ベース及びドレインが該第２のノードに共通接続されると共にソースが接地された第３のトランジスタと、ベースが該第２のノードに接続されソースが接地されると共にドレインが該電流制御発振器の入力に接続された第４のトランジスタを有することを特徴とする、ＰＬＬ回路。
該基準電圧をＶｓｇ、該チャージポンプを流れる電流をＩｃｐ、該第１及び第２のコンデンサの容量値をＣ１，Ｃ２、該第１及び第２の抵抗の抵抗値をＲ１，Ｒ２、Ｓ＝ｊω（ωは周波数）で示すと、該第２のノードにおける該増幅器の出力電圧Ｖｏｕｔは、

で表されることを特徴とする、請求項１又は２記載のＰＬＬ回路。
該回路部分は、該出力電圧Ｖｏｕｔが０になっても該ローパスフィルタ部から該電流制御発振器へ０より大きな電流を流す手段を含むことを特徴とする、請求項１〜３のいずれか１項記載のＰＬＬ回路。
該チャージポンプから該第１のノードへ流れる電流と、該第１のノードから該チャージポンプへ流れる電流とが等しく保たれることを特徴とする、請求項１〜４のいずれか1項記載のＰＬＬ回路。
該電流制御発振器の発振範囲が、該増幅器への最低入力電圧と電源電圧とで決まることを特徴とする、請求項１〜５のいずれか1項記載のＰＬＬ回路。
ＰＬＬ回路を備えた半導体装置であって、
入力信号とフィードバック信号とが入力される位相比較器と、
該位相比較器の出力で制御されるチャージポンプと、
該チャージポンプの出力が入力されるローパスフィルタ部と、
該ローパスフィルタ部の出力により制御される電流制御発振器と、
該電流制御発振器の出力を分周して該フィードバック信号を出力する分周器とを備え、
該ローパスフィルタ部は、該チャージポンプの出力と基準電圧が入力される増幅器と、コンデンサ及び抵抗からなり該チャージポンプの出力と該増幅器の出力が入力される回路部分を含み、
該回路部分は、一端が該チャージポンプの出力と増幅器の反転入力端子とを接続する第１のノードに接続された第１及び第２のコンデンサと、一端が該増幅器の出力と該電流制御発振器の入力とを接続する第２のノードに接続された第１の抵抗と第２の抵抗を有し、
該第１の抵抗の他端は第１のコンデンサの他端に接続され、該第２のコンデンサの他端は該第２のノードに接続され、該第２の抵抗の他端は接地されており、
該増幅器は、電源電圧と接地との間に該第２のノードを介して直列接続された第１及び第２のトランジスタと、該電源電圧と接地との間に第３のノードを介して直列接続されると共に該第１及び第２のトランジスタの直列接続に対して並列接続された第３及び第４のトランジスタと、ベース及びドレインが該第３のノードに共通接続されると共にソースが接地された第５のトランジスタと、ベースが該第３のノードに接続されソースが接地されると共にドレインが該電流制御発振器の入力に接続された第６のトランジスタを有することを特徴とする、半導体装置。