JP2002271173A - フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法 - Google Patents

フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法

Info

Publication number
JP2002271173A
JP2002271173A JP2001070563A JP2001070563A JP2002271173A JP 2002271173 A JP2002271173 A JP 2002271173A JP 2001070563 A JP2001070563 A JP 2001070563A JP 2001070563 A JP2001070563 A JP 2001070563A JP 2002271173 A JP2002271173 A JP 2002271173A
Authority
JP
Japan
Prior art keywords
signal
filter circuit
circuit
filter
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001070563A
Other languages
English (en)
Inventor
Koji Okada
浩司 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP2001070563A priority Critical patent/JP2002271173A/ja
Priority to US10/093,822 priority patent/US20020149087A1/en
Priority to KR1020020012924A priority patent/KR20020073264A/ko
Publication of JP2002271173A publication Critical patent/JP2002271173A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H03H11/265—Time-delay networks with adjustable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Networks Using Active Elements (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Filters And Equalizers (AREA)

Abstract

(57)【要約】 【課題】時定数を自動調整することのできるフィルタ回
路を提供することを目的とする。 【解決手段】所定の周波数の信号を出力するように発振
回路を制御する制御信号をフィルタ回路に供給すること
で、フィルタ回路の時定数を調整する。このように、フ
ィルタ回路の時定数は自動的に調整されるため、従来必
要としていたフィルタ回路の調整作業が不要となり、フ
ィルタ回路又は半導体装置の製造工程が簡略化されると
ともに、製造時間が大幅に短縮化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通信器、オーディ
オ機器又はＨＤＤやＭＯなどの光・磁気記録装置などで
使用されるフィルタ回路に関する。
【０００２】
【従来の技術】フィルタ回路は、通信器やオーディオ機
器において、特定の周波数を選別したり、ノイズを除去
したりするのに使用される。例えば、ローパスフィルタ
は低域の周波数信号を通過させ、ハイパスフィルタは広
域の周波数信号を通過させ、バンドパスフィルタは特定
の幅の間の周波数信号を通過させる。
【０００３】近年、電子機器は高精度化が要求され、電
子機器に搭載される電子回路で使用されるフィルタ回路
もその例外ではない。
【０００４】一方、電子回路の集積化が加速され、フィ
ルタ回路にもその加速化が及んでいる。
【０００５】しかしながら、電子回路の集積化に伴い、
電子回路の製造過程等でバラツキが生じる。電子機器の
高精度を確保及び維持するためには、電子回路製造後の
調整作業によってこのバラツキを補正しなければならな
い。
【０００６】図１に従来の第１のローパスフィルタを示
す。容量値がＣであるコンデンサ１と抵抗値がＲである
抵抗器２とで構成される一次のローパスフィルタであ
る。ローパスフィルタのカットオフ周波数ｆｃは、式１
で示される。
【０００７】
【式１】
【０００８】しかしながら、フィルタ回路の集積化に伴
い、製造過程において容量値Ｃと抵抗値Ｒとに１０％〜
数１０％のバラツキが生じる。この容量値Ｃと抵抗値Ｒ
とのバラツキにより、フィルタ回路のカットオフ周波数
にも数１０％以上のバラツキが生じる。このバラツキに
よる誤差を補正するために、例えばレーザトリミングな
どで調整を行なわなければならない。レーザトリミング
とは、例えば、１００Ωの抵抗を生成するために１５個
の１０Ωの抵抗を予め生成し、後で１５個の抵抗の内の
幾つかをレーザで切断することにより１０Ωに近い抵抗
値を生成することをいう。
【０００９】図２に従来の第２のローパスフィルタを示
す。図１に示す従来の第１のローパスフィルタのような
固定の抵抗器ではなく、可変抵抗器４を使用している。
抵抗値を可変とすることにより、製造過程のバラツキに
よる誤差を調整するものである。従来の第２のローパス
フィルタにおいては、従来の第１のローパスフィルタと
は異なり、レーザトリミングが不要となる。しかしなが
ら、抵抗器の抵抗を変化させて所望の抵抗値を得るとい
う調整は行わなければならない。
【００１０】図３に従来の第３のローパスフィルタを示
す。図２に示す従来の第２のローパスフィィルタのよう
な可変抵抗器ではなく、トランジスタ６を使用してい
る。トランジスタに印加する電圧を制御することにより
トランジスタの抵抗を可変として、製造過程のバラツキ
による誤差を調整するものである。従来の第３のローパ
スフィルタにおいては、従来の第２のローパスフィルタ
と同様に、レーザトリミングが不要となる。しかしなが
ら、トランジスタに印加する電圧を変化させて所望の抵
抗値を得るという調整は行わなければならない。
【００１１】このように、何れの従来のフィルタ回路に
おいても、製造過程等のバラツキによって生じる誤差を
補正するために、製造後の調整作業が必要とされる。こ
の調整作業には時間及び手間がかかり、製造時間の増大
及びコストの増大を招くという問題が生じていた。
【００１２】
【課題を解決するための手段及びその作用効果】上記課
題を解決するために、本発明は、発振回路を制御する信
号に基づいて時定数を調整を行うフィルタ回路であっ
て、前記フィルタ回路の時定数と前記発振回路の時定数
とが整数倍の関係にあることを特徴とするフィルタ回路
を提供する。
【００１３】また、本発明は、入力信号に基づいて異な
る周波数の信号を出力する発振回路と、所定の周波数を
通過させるフィルタ回路とを備えた半導体装置におい
て、前記フィルタ回路の時定数を前記入力信号に基づい
て調整することを特徴とする半導体装置を提供する。
【００１４】本発明に係るフィルタ回路又は半導体装置
によれば、所定の周波数の信号を出力するように発振回
路を制御する制御信号をフィルタ回路に供給すること
で、フィルタ回路の時定数を調整する。このように、フ
ィルタ回路の時定数は自動的に調整され、従来必要とし
ていたフィルタ回路の調整作業が不要となる。そのた
め、フィルタ回路又は半導体装置の製造工程が簡略化さ
れるとともに、製造時間が大幅に短縮化される。
【００１５】
【発明の実施の形態】［第１実施例］図４は、本発明の
第１実施例を示す。
【００１６】図４においては、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路１０内で生成される制御電
圧Ｖｃがローパスフィルタであるフィルタ回路７に供給
される。制御電圧Ｖｃはフィルタ回路７のトランジスタ
９のゲート電圧を制御して、フィルタ回路７のカットオ
フ周波数を制御する。
【００１７】ＰＬＬ回路１０は、電圧制御発振器１１、
１／Ｍ分周器１２、１／Ｎ分周器１３、位相比較器１
４、チャージポンプ回路１５、及びループフィルタ１６
で構成される。
【００１８】電圧制御発振器１１で生成された信号が、
１／Ｍ分周器１２に供給され１／Ｍ倍（Ｍは整数）に分
周されて、位相比較器１４に供給される。一方、基準ク
ロックＣＬＫが１／Ｎ分周器１３に供給され１／Ｎ倍
（Ｎは整数）に分周されて、位相比較器１４に供給され
る。位相比較器１４においては、１／Ｍ倍に分周された
信号と、１／Ｎ倍に分周された基準クロックとを比較
し、比較した位相差に応じた比較信号をチャージポンプ
回路１５に供給する。チャージポンプ回路１５は、比較
信号に基づいた信号をループフィルタ１６に供給する。
ループフィルタ１６は、高周波成分のノイズ等を除去し
て平滑化した信号を電圧制御発振器１１に帰還信号とし
て供給する。
【００１９】電圧制御発振器１０は、自励発振器を有す
るとともに、ループフィルタ１６からの帰還信号に基づ
いて周波数を変化させた信号を発振する。
【００２０】本発明の第１実施例においては、電圧制御
発振器１０は、インバータとトランジスタとコンデンサ
とで構成される回路が奇数個、ループ接続されるリング
オシレータで構成される。第１のインバータ１７の出力
が第１のＮＭＯＳトランジスタ２０の一端に接続され、
第１のＮＭＯＳトランジスタ２０の他端には第１のコン
デンサ２３と第２のインバータ１８の入力とが接続され
る。第２のインバータ１８の出力は、第２のＮＭＯＳト
ランジスタ２１の一端に接続され、第２のＮＭＯＳトラ
ンジスタ２１の他端には第２のコンデンサ２４と第３の
インバータ１９の入力とが接続される。第３のインバー
タ１９の出力は、第３のＮＭＯＳトランジスタ２２の一
端に接続され、第３のＮＭＯＳトランジスタ２２の他端
には第３のコンデンサ２５と第１のインバータ１７の入
力とが接続される。第１のＭＯＳトランジスタ２０と第
２のＭＯＳトランジスタ２１と第３のＭＯＳトランジス
タ２２の各々のゲートには、ループフィルタ１６からの
帰還信号即ち制御電圧Ｖｃが供給される。これらのＮＭ
ＯＳトランジスタは、制御電圧Ｖｃに基づいて抵抗値が
調整される。即ち、これらのＮＭＯＳトランジスタは、
可変抵抗として機能する。
【００２１】一方、フィルタ回路７は、ＮＭＯＳトラン
ジスタ９とコンデンサ８とで構成されるローパスフィル
タである。
【００２２】ＰＬＬ回路１０は分周された電圧制御発振
器（リングオシレータ）１１からの信号と分周された基
準クロックとの周波数又は位相が一致するロック状態に
なるように動作する。ここで、リングオシレータ１１の
各ＮＭＯＳトランジスタの抵抗をＲｔ、各コンデンサの
容量をＣとする。ロック状態においては、リングオシレ
ータ１１の信号発振周期は、制御電圧ＶｃによりＣ＊Ｒ
ｔに比例するように調整される。従って、リングオシレ
ータ１１の発振周波数は、１／（Ｃ＊Ｒｔ）に比例する
ように調整される。制御電圧Ｖｃを大きくしてＲｔを小
さくすると、リングオシレータ１１の発振周波数は大き
くなる。反対に、制御電圧Ｖｃを小さくしてＲｔを大き
くすると、リングオシレータ１１の発振周波数は小さく
なる。例えば、製造過程のバラツキによりＲｔ（又は
Ｃ）が１０％高くなってしまった場合には、ループフィ
ルタ１６が出力する制御電圧Ｖｃは大きくなり、Ｒｔを
１０％小さくするように各ＮＭＯＳトランジスタの抵抗
値を制御する。
【００２３】このように、ＰＬＬ回路１０がロック状態
となる場合には、リングオシレータ１１が発振する信号
の周波数が１／（Ｃ＊Ｒｔ）に比例して安定する。即
ち、ＰＬＬ回路１０がロック状態となる場合には、Ｃ＊
Ｒｔのバラツキが修正され所望するＣ＊Ｒｔとなる。そ
して、リングオシレータ１１の発振周波数は、バラツキ
のない１／（Ｃ＊Ｒｔ）に比例した値となる。このよう
に、ＰＬＬ回路１０がロック状態にある場合には、リン
グオシレータ１１の時定数はバラツキのない所望する値
となる。
【００２４】ここで、フィルタ回路７のカットオフ周波
数は、リングオシレータ１１の発振周波数と同様に、１
／（Ｃ＊Ｒ）に比例する（式１参照）。そのため、リン
グオシレータ１１の時定数を制御する制御電圧Ｖｃをフ
ィルタ回路７に使用することができる。ＰＬＬ回路１０
がロック状態にある場合の制御電圧Ｖｃをフィルタ回路
７のトランジスタ９のゲートに供給すれば、フィルタ回
路７の時定数はリングオシレータ１１と同様にその時定
数が調整される。フィルタ回路７はバラツキのない、所
望する時定数でカットオフ周波数を生成することができ
る。
【００２５】本発明の第１実施例におけるＰＬＬ回路１
０とフィルタ回路７とは同一チップ上に形成されてい
る。そのため、製造過程、動作環境及び動作条件等は同
じであり、チップ上に形成されたトランジスタ及びコン
デンサは同じバラツキ状態にある。従って、このバラツ
キ状態を修正するＰＬＬ回路１０のループフィルタ１６
が出力する制御電圧Ｖｃをフィルタ回路７に使用すれ
ば、フィルタ回路７上のバラツキも修正されることにな
る。即ち、リングオシレータ１１のＮＭＯＳトランジス
タ２０、２１及び２２の抵抗値を制御する制御電圧Ｖｃ
でフィルタ回路７のＮＭＯＳトランジスタ９の抵抗値を
制御すれば、フィルタ回路７の時定数はリングオシレー
タ１１の時定数と同様に修正される。
【００２６】このように、ＰＬＬ回路１０がロック状態
にあるときにリングオシレータ１１に供給される制御電
圧Ｖｃをフィルタ回路７に供給すれば、フィルタ回路７
の時定数を自動調整することができる。そして、フィル
タ回路７は設計時に予定した所望のカットオフ周波数で
動作することができ、フィルタ回路７の性能が向上す
る。
【００２７】なお、本発明の第１実施例においては、リ
ングオシレータ１１及びフィルタ回路７のトランジスタ
はＮＭＯＳトランジスタであるが、ＰＭＯＳトランジス
タ、ＣＭＯＳトランジスタ又はバイポーラトランジスタ
であってもよい。
【００２８】また、本発明の第１実施例においては、Ｐ
ＬＬ回路１０とフィルタ回路７とが同一チップ上に形成
されている場合を示した。しかしながら、ＰＬＬ部の容
量値とフィルタ回路部の容量値の相対誤差が小さければ
よいので、容量値の相対誤差が小さければＰＬＬ部とフ
ィルタ回路部とが別個のチップに形成されてもよい。
【００２９】更に、本発明の第１実施例においては、Ｐ
ＬＬ回路１０が基準クロックＣＬＫをＭ／Ｎ倍にする逓
倍器としても動作する。そのため、分周比を変更するこ
とで、カットオフ周波数を任意に変更することができ
る。例えば、分周比がレジスタによって設定される場合
には、レジスタ内の分周比を変更するだけで、容易にか
つ高精度にカットオフ周波数を変更することができる。
カットオフ周波数を２倍にしたい場合には、１／Ｍ分周
器１２で指定される分周比を１／２倍すればよい。その
ため、１／２倍した分周比をレジスタに設定するだけで
簡単に所望のカットオフ周波数に変更することができ
る。 ［第２実施例］図５は、本発明の第２実施例を示す。
【００３０】図５においても、図４と同様に、ＰＬＬ回
路２９内で生成される制御電圧Ｖｃがフィルタ回路２６
のトランジスタ２８に供給され、フィルタ回路２６のカ
ットオフ周波数を制御する。
【００３１】本発明の第２実施例において、本発明の第
１実施例と異なる点は、フィルタ回路２６がハイパスフ
ィルタである点である。その他の点は変わらない。
【００３２】本発明の第２実施例においても、ＰＬＬ回
路２９がロック状態にある場合の制御電圧Ｖｃをフィル
タ回路２６に使用することにより、フィルタ回路２６は
バラツキのない時定数で所望するカットオフ周波数を生
成することができる。 ［第３実施例］図６は、本発明の第３実施例を示す。
【００３３】図６においても、図４と同様に、ＰＬＬ回
路５０内で生成される制御電圧Ｖｃがフィルタ回路４５
のトランジスタ４６、４８に供給され、フィルタ回路４
５のカットオフ周波数を制御する。
【００３４】本発明の第３実施例において、本発明の第
１実施例と異なる点は、フィルタ回路４５がバンドパス
フィルタである点である。その他の点は変わらない。
【００３５】本発明の第３実施例においても、ＰＬＬ回
路５０がロック状態にある場合の制御電圧Ｖｃをフィル
タ回路４５に使用することにより、フィルタ回路４５は
バラツキのない時定数で所望するカットオフ周波数を生
成することができる。 ［第４実施例］図７は、本発明の第４実施例を示す。
【００３６】図７においても、図４と同様に、ＰＬＬ回
路７０内で生成される制御電圧Ｖｃがフィルタ回路６６
のトランジスタ６７、６９に供給され、フィルタ回路６
６のカットオフ周波数を制御する。
【００３７】本発明の第４実施例において、本発明の第
１実施例と異なる点は、フィルタ回路がパッシブフィル
タではなく、オペアンプを備えたアクティブフィルタで
ある点である。また、フィルタ回路６６の変更にあわせ
て、ＰＬＬ回路７０のリングオシレータの構成も変更さ
れる。なお、本発明の第４実施例においては、フィルタ
回路６６にオペアンプを備えたアクティブフィルタを使
用しているため、電圧信号を利得に応じて増幅すること
ができる。
【００３８】フィルタ回路６６は、第１のＮＭＯＳトラ
ンジスタ６７と、第１のＮＭＯＳトランジスタ６７の一
端が反転入力に供給され基準電圧が非反転入力に供給さ
れるオペアンプ６８と、オペアンプ６８の出力を反転入
力に帰還する第２のＮＭＯＳトランジスタ６９とコンデ
ンサ７０とで構成される。
【００３９】リングオシレータ７２は、フィルタ回路６
６と同じ構成の回路が奇数段ループ接続される。
【００４０】本発明の第４実施例においても、本発明の
他の実施例のように、リングオシレータ７２における第
１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジス
タ、コンデンサ及びオペアンプを構成する素子の製造過
程等におけるバラツキを修正するとともに、電源変動に
よるノイズを相殺する、制御電圧Ｖｃを、フィルタ回路
６６に供給する。そのため、フィルタ回路６６は制御電
圧Ｖｃにより自己のバラツキを修正又は電源変動による
ノイズを相殺して、所望するオフカット周波数を生成
し、所定の周波数信号を出力することができる。 ［第５実施例］図８及び図９は、本発明の第５実施例を
示す。
【００４１】図８においても、図４と同様に、ＰＬＬ回
路８４内で生成される信号がフィルタ回路８１に供給さ
れ、フィルタ回路８１のカットオフ周波数を制御する。
【００４２】また、本発明の第５実施例においても、本
発明の第４実施例のように、フィルタ回路がパッシブフ
ィルタではなく、アクティブフィルタである。しかしな
がら、本発明の第５実施例においては、電圧制御型のオ
ペアンプを備えたフィルタ回路ではなく、電流制御型の
ｇｍアンプ（相互コンダンタンス型増幅回路）を備えた
フィルタ回路８３を使用する。そのため、ＰＬＬ回路８
４には、電圧電流変換器９１が備えられる。また、ＰＬ
Ｌ回路８４のリングオシレータ８５においては、ｇｍア
ンプを備えたフィルタ回路と同じ構成の回路を使用す
る。
【００４３】フィルタ回路８１は、ｇｍアンプ８２とコ
ンデンサ８３とで構成される。
【００４４】リングオシレータ８５は、フィルタ回路８
１と同じ構成の回路が奇数段ループ接続される。
【００４５】ＰＬＬ回路８４のループフィルタ９０の出
力には、電圧電流変換器９１が配置され、ループフィル
タ９０から出力された電圧信号を電流信号に変換し、リ
ングオシレータ８５に制御電流Ｉｃとして供給する。電
圧電流変換器９１とリングオシレータ８５とを組み合わ
せて、電圧制御発振器と捉えることができる。
【００４６】本発明の第５実施例においても、本発明の
他の実施例のように、ｇｍアンプを構成する素子及びコ
ンデンサの製造過程等におけるバラツキを修正するとと
もに、電源変動によるノイズを相殺する制御電流Ｉｃ
を、フィルタ回路８１に供給する。そのため、フィルタ
回路８１は制御電流Ｉｃにより自己のバラツキを修正及
び電源変動によるノイズを相殺する相殺して、所望する
カットオフ周波数を生成し、所定の周波数信号を出力す
ることができる。
【００４７】図８には、本発明において使用されるｇｍ
アンプの一例を示す。
【００４８】図８に示すｇｍアンプは、ＰＭＯＳトラン
ジスタ９８、９９、１０２、１０３、１０５及びＮＭＯ
Ｓトランジスタ１００、１０１、１０４で構成される。
【００４９】ＰＭＯＳトランジスタ９８とＰＭＯＳトラ
ンジスタ９９とはカレントミラー回路を構成する。制御
電流Ｉｃにより、ＰＭＯＳトランジスタ９８に流れる電
流が制御され、ＰＭＯＳトランジスタ９８に流れる電流
の変化に合わせてＰＭＯＳトランジスタ９９に流れる電
流も制御され変化する。そして、ＰＭＯＳトランジスタ
９９に流れる電流の変化に合わせて、ＰＭＯＳトランジ
スタ１０２とＰＭＯＳトランジスタ１０３に流れる電流
が変化し、出力段から出力される電流も変化する。この
ように、図９に示すｇｍアンプにおいては、制御電流Ｉ
ｃによって出力する電流が変化する。制御電流Ｉｃに基
づいてｇｍアンプが出力する出力電流が変化するという
ことは、制御電流Ｉｃに基づいてｇｍアンプの抵抗が変
化するいうことと同じである。従って、ｇｍアンプ全体
を抵抗として捉えることができる。そのため、本発明の
第５実施例においても、制御電流Ｉｃに基づいてフィル
タ回路８１の時定数を調整しているということができ
る。
【００５０】なお、図９に示すｇｍアンプは一例であ
り、他のどのような構成のｇｍアンプも本発明に適用で
きる。
【００５１】
【発明の効果】本発明によれば、所定の周波数の信号を
出力するように発振回路を制御する制御信号をフィルタ
回路に供給することで、フィルタ回路の時定数を調整す
る。このように、フィルタ回路の時定数は自動的に調整
されるため、従来必要としていたフィルタ回路の調整作
業が不要となり、フィルタ回路又は半導体装置の製造工
程が簡略化されるとともに、製造時間が大幅に短縮化さ
れる。
【００５２】特に、本件発明においては、専用のＰＬＬ
回路を設け、ロック状態時に電圧制御発振器を制御する
制御電圧又は制御電流をフィルタ回路に供給するのが有
効である。即ち、ＰＬＬ回路内の電圧制御回路の発振周
波数を調整するための制御電圧又は制御電流を使用し
て、フィルタ回路の時定数を制御する。フィルタ回路の
製造過程等による時定数のバラツキが修正され、フィル
タ回路は設計時に所望したカットオフ周波数で所定の周
波数信号を出力することができる。
【００５３】以上の説明に関して更に以下の項を開示す
る。
【００５４】 〔特許請求の範囲〕 （付記１）発振回路を制御する制御信号に基づいて時定
数を調整を行うフィルタ回路であって、前記フィルタ回
路の時定数と前記発振回路の時定数とが比例関係にある
ことを特徴とするフィルタ回路（請求項１）。 （付記２）所定の周波数の信号を通過させるフィルタ回
路において、フィルタ回路の時定数をＰＬＬ回路のロッ
ク状態時の発振器を制御する信号で制御することを特徴
とするフィルタ回路（請求項２）。 （付記３）時定数がＰＬＬ回路のロック状態時の発振器
を制御する信号で制御されるフィルタ回路であって、前
記ＰＬＬ回路に含まれる分周器の分周比に基づいてカッ
トオフ周波数を制御することを特徴とするフィルタ回路
（請求項３）。 （付記４）所定の周波数の信号を通過させるフィルタ回
路において、フィルタ回路に含まれる時定数を決定する
抵抗をＰＬＬ回路のロック状態時の発振器を制御する信
号で制御することを特徴とするフィルタ回路（請求項
４）。 （付記５）前記フィルタ回路は抵抗素子とコンデンサと
を含み、前記抵抗素子は前記制御信号で制御されること
を特徴とする（１）（２）（３）又は（４）に記載のフ
ィルタ回路。 （付記６）前記フィルタ回路は抵抗素子とコンデンサと
オペアンプとを含み、前記抵抗素子は前記制御信号で制
御されることを特徴とする（１）（２）（３）又は
（４）に記載のフィルタ回路。 （付記７）前記フィルタ回路は電流制御型アンプとコン
デンサとを含み、前記電流制御型アンプは前記制御信号
で制御されることを特徴とする請求項（１）（２）
（３）又は（４）に記載のフィルタ回路。 （付記８）前記発振回路は、前記フィルタ回路と略同じ
構成の回路が複数個接続されたリングオシレータである
ことを特徴とする（１）（２）（３）（４）（５）
（６）又は（７）に記載のフィルタ回路。 （付記９）前記フィルタ回路は、ローパスフィルタ回
路、ハイパスフィルタ回路又はバンドパスフィルタ回路
であることを特徴とする（１）（２）（３）（４）
（５）（６）（７）又は（８）に記載のフィルタ回路。 （付記１０）入力信号に基づいて異なる周波数の信号を
出力する発振回路と、所定の周波数の信号を通過させる
フィルタ回路とを備えた半導体装置において、前記フィ
ルタ回路の時定数を前記入力信号に基づいて調整するこ
とを特徴とする半導体装置（請求項５）。 （付記１１）入力信号に基づいて異なる周波数の信号を
出力する発振回路と、前記発振回路が発振する信号とク
ロック信号とを比較し、比較結果を前記発振回路への入
力信号として出力する比較回路と、所定の周波数の信号
を通過させるフィルタ回路とを備えた半導体装置におい
て、前記発振回路の出力する信号が安定化したときの該
入力信号を前記フィルタ回路に制御信号として供給する
ことを特徴とする半導体装置（請求項６）。 （付記１２）前記フィルタ回路は抵抗素子とコンデンサ
とを含み、前記抵抗素子は前記制御信号で制御されるこ
とを特徴とする（１０）又は（１１）に記載の半導体装
置。 （付記１３）前記フィルタ回路は抵抗素子とコンデンサ
とオペアンプとを含み、前記抵抗素子は前記制御信号で
制御されることを特徴とする（１０）又は（１１）に記
載の半導体装置。 （付記１４）前記フィルタ回路は電流制御型アンプとコ
ンデンサとを含み、前記電流制御型アンプは前記制御信
号で制御されることを特徴とする請求項（１０）又は
（１１）に記載の半導体装置。 （付記１５）前記発振回路は、前記フィルタ回路と略同
じ構成の回路が複数個接続されたリングオシレータであ
ることを特徴とする（１０）（１１）（１２）（１３）
又は（１４）に記載の半導体装置。 （付記１６）前記フィルタ回路は、ローパスフィルタ回
路、ハイパスフィルタ回路又はバンドパスフィルタ回路
であることを特徴とする（１０）（１１）（１２）（１
３）（１４）又は（１５）に記載の半導体装置。 （付記１７）入力信号に基づいて異なる周波数の信号を
出力する発振ユニットと、所定の周波数の信号を通過さ
せるフィルタユニットとを備えたフィルタシステムにお
いて、前記フィルタユニットの時定数を前記入力信号に
基づいて調整し、該フィルタユニットは所定の周波数の
信号を出力することを特徴とするフィルタシステム（請
求項７）。 （付記１８）入力信号に基づいて異なる周波数の信号を
出力する発振器を含む発振ユニットと、所定の周波数の
信号を通過させるフィルタユニットとを備えたフィルタ
システムにおいて、前記発振ユニットに含まれる分周器
の分周比に基づいて前記フィルタユニットのカットオフ
周波数を制御することを特徴とするフィルタシステム
（請求項８）。 （付記１９）前記発振ユニットは、電圧制御発振ユニッ
ト又は電流制御発振ユニットであることを特徴とする
（１７）流制御発振ユニットであることを特徴とする
（１７）又は（１８）に記載のフィルタシステム。 （付記２０）異なる周波数の信号を出力する発振器を制
御信号で制御し、前記制御信号に基づいて時定数の調整
を行い、前記時定数に基づくカットオフ周波数で所定の
周波数の信号を出力することを特徴とする信号周波数制
御方法（請求項９）。
【図面の簡単な説明】
【図１】第１の従来のローパスフィルタ回路を示す図で
ある。
【図２】第２の従来のローパスフィルタ回路を示す図で
ある。
【図３】第３の従来のローパスフィルタ回路を示す図で
ある。
【図４】本発明の第１実施例を示す図である。
【図５】本発明の第２実施例を示す図である。
【図６】本発明の第３実施例を示す図である。
【図７】本発明の第４実施例を示す図である。
【図８】本発明の第５実施例（１）を示す図である。
【図９】本発明の第５実施例（２）を示す図である。
【符号の説明】
７，２６、４５、６６、８１ フィルタ回路 １０，２９、５０、７１、８４ ＰＬＬ回路 １１，３０，５１，７２， 電圧制御発振器 ８５ 電流制御発振器 １２，３１，５２，７３，８４ １／Ｍ分周器 １３，３２，５３，７４，８７ １／Ｎ分周器 １４，３３，５４，７５，８８ 位相比較器 １５，３４，５５，７６，８９ チャージポンプ回路 １６，３５，５６，７７，９０ ループフィルタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J024 AA02 BA04 BA19 CA14 CA21 DA01 EA01 5J098 AA03 AA11 AA14 AB04 AB15 AB31 AC02 AC21 AD18 CA02 CA04 CA05

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】発振回路を制御する制御信号に基づいて時
    定数を調整を行うフィルタ回路であって、 前記フィルタ回路の時定数と前記発振回路の時定数とが
    比例関係にあること、を特徴とするフィルタ回路。
  2. 【請求項２】所定の周波数の信号を通過させるフィルタ
    回路において、 フィルタ回路の時定数をＰＬＬ回路のロック状態時の発
    振器を制御する信号で制御することを特徴とするフィル
    タ回路。
  3. 【請求項３】時定数がＰＬＬ回路のロック状態時の発振
    器を制御する信号で制御されるフィルタ回路であって，
    前記ＰＬＬ回路に含まれる分周器の分周比に基づいてカ
    ットオフ周波数を制御することを特徴とするフィルタ回
    路。
  4. 【請求項４】所定の周波数の信号を通過させるフィルタ
    回路において、 フィルタ回路に含まれる時定数を決定する抵抗をＰＬＬ
    回路のロック状態時の発振器を制御する信号で制御する
    ことを特徴とするフィルタ回路。
  5. 【請求項５】入力信号に基づいて異なる周波数の信号を
    出力する発振回路と、 所定の周波数を通過させるフィルタ回路と、 を備えた半導体装置において、 前記フィルタ回路の時定数を前記入力信号に基づいて制
    御することを特徴とする半導体装置。
  6. 【請求項６】入力信号に基づいて異なる周波数の信号を
    出力する発振回路と、 前記発振回路が発振する信号とクロック信号とを比較
    し、比較結果を前記発振回路への入力信号として出力す
    る比較回路と、 所定の周波数の信号を通過させるフィルタ回路と、 を備えた半導体装置において、 前記発振回路の出力する信号が安定化したときの該入力
    信号を前記フィルタ回路に制御信号として供給すること
    を特徴とする半導体装置。
  7. 【請求項７】入力信号に基づいて異なる周波数の信号を
    出力する発振ユニットと、 所定の周波数の信号を通過させるフィルタユニットと、 を備えたフィルタシステムにおいて、 前記フィルタユニットの時定数を前記入力信号に基づい
    て調整し、該フィルタユニットは所定の周波数の信号を
    出力することを特徴とするフィルタシステム。
  8. 【請求項８】入力信号に基づいて異なる周波数の信号を
    出力する発振器を含む発振ユニットと、 所定の周波数の信号を通過させるフィルタユニットと、 を備えたフィルタシステムにおいて、 前記発振ユニットに含まれる分周器の分周比に基づいて
    前記フィルタユニットのカットオフ周波数を制御するこ
    とを特徴とするフィルタシステム。
  9. 【請求項９】異なる周波数の信号を出力する発振器を制
    御信号で制御し、 前記制御信号に基づいて時定数を調整し、 前記時定数に基づくカットオフ周波数で所定の周波数の
    信号を出力することを特徴とする信号周波数制御方法。
JP2001070563A 2001-03-13 2001-03-13 フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法 Withdrawn JP2002271173A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001070563A JP2002271173A (ja) 2001-03-13 2001-03-13 フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法
US10/093,822 US20020149087A1 (en) 2001-03-13 2002-03-11 Semiconductor filter system and signal frequency control method
KR1020020012924A KR20020073264A (ko) 2001-03-13 2002-03-11 필터 회로, 반도체 장치, 필터 시스템 및 신호 주파수제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001070563A JP2002271173A (ja) 2001-03-13 2001-03-13 フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法

Publications (1)

Publication Number Publication Date
JP2002271173A true JP2002271173A (ja) 2002-09-20

Family

ID=18928413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001070563A Withdrawn JP2002271173A (ja) 2001-03-13 2001-03-13 フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法

Country Status (3)

Country Link
US (1) US20020149087A1 (ja)
JP (1) JP2002271173A (ja)
KR (1) KR20020073264A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005354425A (ja) * 2004-06-10 2005-12-22 Fujitsu Ltd レシーバ回路
JP2007102361A (ja) * 2005-09-30 2007-04-19 Fujitsu Ltd クロックジッタ抑圧回路およびクロックジッタ抑圧方法
JP2011182178A (ja) * 2010-03-01 2011-09-15 Fujitsu Semiconductor Ltd Ｐｌｌ回路
CN111200412A (zh) * 2018-11-16 2020-05-26 安凯(广州)微电子技术有限公司 一种基于环形振荡器的低通滤波器电容补偿电路及方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624674B1 (en) * 2002-04-23 2003-09-23 Intel Corporation Method and apparatus for reducing variations on damping factor and natural frequency in phase locked loops
US9397637B2 (en) * 2014-03-06 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator, semiconductor device, and electronic device
KR102257764B1 (ko) * 2017-02-22 2021-05-28 삼성전자주식회사 근거리 무선 통신 장치
US10469090B1 (en) * 2017-02-23 2019-11-05 Xilinx, Inc. Inverter-based filter biasing with ring oscillator-based supply regulation
US10826501B1 (en) * 2019-06-24 2020-11-03 Silicon Laboratories Inc. Ring oscillator based RC calibration circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005354425A (ja) * 2004-06-10 2005-12-22 Fujitsu Ltd レシーバ回路
JP4549745B2 (ja) * 2004-06-10 2010-09-22 富士通株式会社 レシーバ回路
JP2007102361A (ja) * 2005-09-30 2007-04-19 Fujitsu Ltd クロックジッタ抑圧回路およびクロックジッタ抑圧方法
JP2011182178A (ja) * 2010-03-01 2011-09-15 Fujitsu Semiconductor Ltd Ｐｌｌ回路
CN111200412A (zh) * 2018-11-16 2020-05-26 安凯(广州)微电子技术有限公司 一种基于环形振荡器的低通滤波器电容补偿电路及方法
CN111200412B (zh) * 2018-11-16 2023-08-25 广州安凯微电子股份有限公司 一种基于环形振荡器的低通滤波器电容补偿电路及方法

Also Published As

Publication number Publication date
KR20020073264A (ko) 2002-09-23
US20020149087A1 (en) 2002-10-17

Similar Documents

Publication Publication Date Title
US8040191B2 (en) PLL circuit with VCO gain control
US7646253B2 (en) Frequency-locked clock generator
US7719365B2 (en) Method and apparatus for reducing silicon area of a phase lock loop (PLL) filter without a noise penalty
JP4106069B2 (ja) Ｐｌｌ周波数シンセサイザ
JP2002111449A (ja) 電圧制御発振回路およびそれを備える位相同期ループ回路
JPH02244820A (ja) Ｐｌｌ回路
US7173461B2 (en) Self-biased phased-locked loop
JP2002271173A (ja) フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法
US20080309414A1 (en) Voltage controlled oscillator and phase locked loop circuit incorporating the same
US6275116B1 (en) Method, circuit and/or architecture to improve the frequency range of a voltage controlled oscillator
US9000857B2 (en) Mid-band PSRR circuit for voltage controlled oscillators in phase lock loop
JP2022514233A (ja) 直接フィードフォワード回路を備える位相同期ループ（ｐｌｌ）
US6194958B1 (en) Filter having minimized cut-off frequency variations
JP4598691B2 (ja) Ｐｌｌ回路及び半導体装置
JP2006033197A (ja) Ｐｌｌ回路
CN116155271A (zh) 低噪声相位锁定环路（pll）电路
US7116178B2 (en) Voltage-controlled oscillator with gain proportional to operating frequency
JP2011188323A (ja) Ｐｌｌ回路
JP4510039B2 (ja) 位相同期回路
US11606097B2 (en) PLL circuit using intermittent operation amplifier
EP1654805B1 (en) Tuning a loop-filter of a pll
TW202223585A (zh) 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法
JP2004096470A (ja) 位相ロックドループ回路
Nikolić et al. The self-bias PLL in standard CMOS
JP3254940B2 (ja) 電圧制御発振器およびｐｌｌ用ｉｃならびにｐｌｌ回路

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080513