JP2005354425A - レシーバ回路 - Google Patents

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Abstract

【課題】 等化器の動作可能な周波数を向上でき、高速な信号伝送に適用できるレシーバ回路を提供する。
【解決手段】 レシーバ回路の等化器30は、入力信号により駆動される第1トランスコンダクタ32及び第1受動素子回路33を有する入力回路31、第1トランスコンダクタ32に直列接続され、復元信号を出力する第2トランスコンダクタ35を有する出力回路34、第2トランスコンダクタ35に逆並列接続される第3トランスコンダクタ37及び第2受動素子回路38を有する帰還回路36を備えて構成される。第1受動素子回路33及び第2受動素子回路38は、それぞれ第1及び第2制御電圧に応じて素子値を調整可能であり、入力回路31及び帰還回路36の周波数特性を素子値に応じてそれぞれ調整するために設けられる。
【選択図】 図3

Description

本発明は、複数のLSIチップ間の信号伝送、LSIチップ内における複数の素子や回路ブロック間の信号伝送、複数のボード(プリント配線基板)間の信号伝送、あるいは複数の匡体間の信号伝送を高速に実施するための技術に関し、特に、高速の信号伝送に用いられるレシーバ回路に関する。
近時、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)等の半導体記憶装置やプロセッサなどの性能向上が著しい。半導体記憶装置やプロセッサなどの性能向上に伴って、システムの性能を向上させるためには、システムを構成する部品あるいは要素間の信号伝送速度の向上(伝送容量の増加および伝送遅延の減少)が不可欠になってきている。例えば、主記憶装置(SRAM、DRAM等)とプロセッサとの間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。また、LSIチップの大規模化に伴い、LSIチップ内における複数の素子や回路ブロック間の信号伝速度がLSIチップ全体の性能を制限する大きな要因となってきている。さらには、複数のボード間の信号伝送、あるいは複数の筐体間の信号伝送においても、信号伝送速度を向上させる必要がある。
LSIチップ内における複数の回路ブロック間、あるいは複数のLSIチップ間などの信号伝送速度が高速(例えば、数Gbit/s)になると、伝送路で信号の高周波成分が減衰する。このため、伝送路の受信端(レシーバ回路)では、信号の波形が歪んでしまう。また、伝送路における信号の高周波成分の減衰だけでなく、LSIパッケージとボードとの接続部やコネクタなどで生じる反射の影響によっても信号の波形歪みが生じてしまう。
このように歪んだ波形の信号は、レシーバ回路において、極性(符号)を正しく判定できないため、信号の波形歪みを除去して増幅する等化器(イコライザ:イコライズ機能を有する増幅回路)が必要となる。等化器としては、互いに異なる周波数特性を有する複数のプレフィルタを並列に配置し、各プレフィルタの出力信号を合成して出力する並列型等化器、あるいは遅延線の各タップの出力信号を合成して出力するFIR(Finite Impulse Response)型等化器などが知られている(例えば、非特許文献1参照)。
図1は、並列型等化器の一例を示している。並列型等化器10は、入力端子INに対して並列に配置されたプレフィルタ11〜13、各プレフィルタ11〜13の出力信号に対するゲイン調整をそれぞれ実施するゲイン調整回路14〜16、各ゲイン調整回路14〜16の出力信号を合成する合成回路17、合成回路17の出力信号(合成信号)を増幅して出力端子OUTに出力する増幅回路18を有している。プレフィルタ11〜13は、ラプラス変換を用いた表現でそれぞれ1(フラット)、s(1階微分特性)、s2(2階微分特性)で表される周波数特性を有している。このような構成の並列型等化器10では、各プレフィルタ11〜13の出力信号を合成することで伝送路での高周波成分の減衰が補償される。また、各プレフィルタ11〜13の出力信号に対するゲイン調整をそれぞれ実施することで、様々な範囲の伝送路の周波数特性が補償される。
図2は、FIR型等化器の一例を示している。FIR型等化器20は、タップ21〜23、入力端子INを介して供給される入力信号および各タップ21〜23の出力信号に対するゲイン調整をそれぞれ実施するゲイン調整回路24〜27、各ゲイン調整回路24〜27の出力信号を合成する合成回路28、合成回路28の出力信号(合成信号)を増幅して出力端子OUTに出力する増幅回路29を有している。このような構成のFIR型等化器20では、入力信号および各タップ21〜23の出力信号を合成することで伝送路での高周波成分の減衰が補償される。また、入力信号および各タップ21〜23の出力信号に対するゲイン調整をそれぞれ実施することで、様々な範囲の伝送路の周波数特性が補償される。
また、特許文献1では、単一の極および単一の零点を備えた伝達関数を有し、単一の極と単一の零点との比率を制御するためのミラー比回路を備えた等化器が開示されている。この等化器では、単一の極と単一の零点との比率を規定する電流ミラー比は、トランジスタサイズの比率により制御される。単一の零点は、伝送路の伝達関数における優勢の極を相殺して、伝送路を原因とする信号の波形歪みを補償する。
特許文献2では、入力信号を増幅する第1の増幅器、入力信号が入力される高周波通過フィルタ、高周波通過フィルタの通過信号を増幅する第2の増幅器、第1の増幅器の出力信号と第2の増幅器の出力信号とを加算する加算部を有する等化器を備えた受信回路が開示されている。第1および第2の増幅器は、CMOSインバータ構成の増幅段と、CMOS構成のゲイン調整段とを有している。この受信回路では、等化器の出力信号に基づいてゲイン調整信号を生成してゲイン調整段にフィードバックすることで、伝送路の周波数特性が補償される。
特表平11−515157号公報 特開2003−204291号公報 Jan W. M. Bergmans, "Digital Baseband Transmission and Recording", Kluwer Academic Publishers, pp.398-412, 1996.
前述のように、並列型等化器およびFIR型等化器のいずれも、複数の信号を合成して出力する合成回路(和信号の発生回路)を有している。このような合成回路は、複数の信号を合成するため、寄生容量が大きくなる。特に、等化器をCMOS回路で構成する場合、トランジスタの限界に近い高い周波数で動作させる必要があり、寄生容量が僅かでも増加すると、等化器の動作可能な最大周波数が制限を受けるという問題がある。また、等化器を大きな寄生容量のもとで高い周波数まで動作させようとすると、回路規模や消費電流が増大してしまう。さらに、ゲイン調整回路のトランジスタサイズは、最大ゲインに合わせて余裕を持ったサイズにする必要がある。サイズの大きいトランジスタは寄生容量も大きいうえに、ゲイン調整回路を最大ゲインで動作させることは実際にはなく、無駄な容量を駆動することになるため、等化器の動作可能な最大周波数が低下するという問題がある。
本発明は、このような従来の問題点に鑑みてなされたものであり、等化器の動作可能な周波数を向上でき、高速な信号伝送に適用できるレシーバ回路を提供することを目的とする。
本発明のレシーバ回路の一形態では、入力端子を介して供給される入力信号の波形歪みを補正する等化器は、第1トランスコンダクタおよび第1受動素子回路を有する入力回路と、第2トランスコンダクタを有する出力回路と、第3トランスコンダクタおよび第2受動素子回路を有する帰還回路とを備えて構成される。入力回路の第1トランスコンダクタは、入力信号により駆動される。入力回路の第1受動素子回路は、第1制御電圧に応じて素子値を調整可能であり、入力回路の周波数特性を素子値に応じて調整するために設けられる。出力回路の第2トランスコンダクタは、第1トランスコンダクタに直列接続され、入力信号の波形歪みを補正した復元信号を出力する。帰還回路の第3トランスコンダクタは、第2トランスコンダクタに逆並列接続(帰還接続)されている。帰還回路の第2受動素子回路は、第2制御電圧に応じて素子値を調整可能であり、帰還回路の周波数特性を素子値に応じて調整するために設けられる。
第1受動素子回路を設けることで、等化器の伝達関数に、第1受動素子回路の素子値により位置が調整される第1の零点を発生させることができる。また、第2受動素子回路を設けることで、帰還回路の伝達関数に、第2受動素子回路の素子値により位置が調整される極を発生させることができる。帰還回路の伝達関数における極は、等化器の伝達関数における零点を規定する。従って、第2受動素子回路を設けることで、等化器の伝達関数に、第2受動素子回路の素子値により位置が調整される第2の零点を発生させることができる。このため、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタ(増幅回路)の直列構成により、図1に示した3個のプレフィルタを有する並列型等化器と同等の周波数特性を得ることができる。合成回路を用いないため、寄生容量の増加を回避でき、高速な信号伝送に適用できる。寄生容量の増加を回避できるため、回路規模の増大および消費電流の増大を回避できる。また、等化器全体の周波数特性は、第1および第2受動素子回路の素子値に応じて調整されるため、トランスコンダクタを構成するトランジスタを、常に最大の増幅度(最大のトランスコンダクタンス)で使用することができる。トランジスタサイズの調整用マージンを不要にできるため、余分な寄生容量を省くことができる。余分な寄生容量をなくすことで、等化器の動作可能な周波数の向上に寄与できる。
本発明のレシーバ回路の前記一形態の好ましい例では、入力回路の第1受動素子回路は、第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子と容量素子とで構成されたRC回路であり、入力端子と第1トランスコンダクタの入力との間に接続される。帰還回路の第2受動素子回路は、第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子と容量素子とで構成された低域通過フィルタであり、第2トランスコンダクタの出力と第3トランスコンダクタの入力との間に接続される。これにより、第1および第2受動素子回路を容易に構成することができる。
本発明のレシーバ回路の前記一形態の好ましい例では、入力回路の第1受動素子回路は、第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子と容量素子とで構成されたRC回路であり、第1トランスコンダクタを構成する差動対のソース側のノード間に接続される。帰還回路の第2受動素子回路は、第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子と容量素子で構成された低域通過フィルタであり、第2トランスコンダクタの出力と第3トランスコンダクタの入力との間に接続される。差動対のソース側のディジェネレーションにRC回路を用いることで、第1トランスコンダクタが与えるトランスコンダクタンスは、RC回路の素子値で規定され、差動対自体のトランスコンダクタンスへの依存性が低くなり、製造ばらつきに対して安定させることができる。
本発明のレシーバ回路の前記一形態の好ましい例では、入力回路の第1受動素子回路は、第1可変抵抗素子に並列接続される抵抗素子または第1可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを有する。帰還回路の第2受動素子回路は、第2可変抵抗素子に並列に接続される抵抗素子または第2可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを有する。このため、等化器の伝達関数における零点の位置を規定する抵抗値の設定範囲を制限することができる。この結果、等化器の伝達関数において、第1の零点が第2の零点より常に小さくなるように設定できる。これにより、第1および第2制御電圧に対する復元信号の品質の極値を単一にすることができ、等化器の周波数特性を容易に最適化できる。
本発明のレシーバ回路の前記一形態の好ましい例では、第1および第2D/A変換器は、ディジタル値に応じて第1および第2制御電圧をそれぞれ生成するために設けられる。第1および第2D/A変換器により第1および第2制御電圧をそれぞれ生成することで、ディジタル回路による等化器の特性制御が可能になる。高速な信号伝送において、伝送路の特性変化は、主として環境温度の変化に起因するものであり、非常に緩やかな変化である。このような緩やかな変化(時定数の長い変化)に追従して等化器の特性を制御する回路は、アナログ回路よりもディジタル回路を用いた方が小規模かつ容易に実現できる。
本発明のレシーバ回路の前記一形態の好ましい例では、判定回路は、等化器から出力される復元信号の極性(符号)を判定する。相関取得回路は、判定回路の前回の判定結果と現在の復元信号との相関を取得する。電圧調整回路は、相関取得回路の取得結果に応じて、相関を無くす方向に第1または第2制御電圧を調整する。第1および第2制御電圧が最適である場合には、判定回路の前回の判定結果と現在の復元信号との相関はほとんど無くなる。換言すれば、第1および第2制御電圧が最適でない場合には、判定回路の前回の判定結果と現在の復元信号との相関が発生する。判定回路の前回の判定結果と現在の復元信号との相関に応じて第1または第2制御電圧を調整することで、相関を無くすような等化器の特性制御が可能になる。
本発明のレシーバ回路の前記一形態の好ましい例では、開口度取得回路は、等化器から出力される復元信号のアイパターンの開口度を取得する。電圧調整回路は、開口度取得回路の取得結果に応じて、開口度を改善する方向に第1または第2制御電圧を調整する。このような構成により、復元信号のアイパターンの開口度を改善するような等化器の特性制御が可能になる。
本発明のレシーバ回路の前記一形態の好ましい例では、判定帰還型等化器(DFE:Decision Feedback Equalizer)は、等化器に直列接続される。一般に、判定帰還型等化器は、ノイズの増幅が無い、あるいは信号の反射により生じる波形歪みの補正能力が高いなどの利点を有している。しかしながら、判定帰還型等化器では、あるビットの判定結果に基づいて生成された帰還信号が次のビットの判定までに出力されなければならないという制約がある。数Gbit/s以上のビットレートの高速な信号伝送の場合には、このような制約を満たすことは非常に困難である。しかしながら、本発明では、数ビット時間以内の短時間相関による波形歪みを、連続的補正を実施する等化器により補正し、信号の反射により生じる数十ビット時間以上の長時間相関による波形歪みを、判定帰還型等化器で補正することで、波形補正の精度を向上させることができる。
本発明のレシーバ回路では、等化器における合成回路を不要にできるため、等化器の動作可能な周波数を向上させることができ、高速な信号伝送に適用できる。また、本発明のレシーバ回路では、等化器の小型化および消費電流の削減を実現できる。
以下、図面を用いて本発明の実施形態を説明する。
図3は、本発明の基本原理を示している。本発明のレシーバ回路内に設けられる等化器30は、入力信号により駆動される第1トランスコンダクタ32を有する入力回路31と、第1トランスコンダクタ32に直列接続され、入力信号の波形歪みを補正した復元信号を出力する第2トランスコンダクタ35を有する出力回路34と、第2トランスコンダクタ35に逆並列接続される(すなわち、入出力が逆向きに並列接続される)第3トランスコンダクタンス37を有する帰還回路36とを備えて構成されている。入力回路31は、第1制御電圧に応じて素子値を調整可能であり、入力回路31の周波数特性を素子値に応じて調整するための第1受動素子回路33を有している。例えば、第1受動素子回路33は、入力回路31の周波数特性に微分特性(周波数が高くなるとゲインが高くなる特性)を与えるために、第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子Rcと容量素子Ccとで構成されるRC回路であり、第1トランスコンダクタ32を構成する差動対のソース側のノード間に接続されている。
また、帰還回路36は、第2制御電圧に応じて素子値を調整可能であり、帰還回路36の周波数特性を素子値に応じて調整するための第2受動素子回路38を有している。例えば、第2受動素子回路38は、帰還回路35の周波数特性に低域通過フィルタ特性を与えるために、第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子Rfbと容量素子Cfbとで構成された低域通過フィルタであり、第2トランスコンダクタ35の出力と第3トランスコンダクタ37の入力との間に接続されている。容量素子Cfbは、例えば、第3トランスコンダクタ37の入力容量である。なお、図中の点線枠内は、入力回路31、出力回路34および帰還回路36の等価回路をそれぞれ示している。
以上のような構成の等化器30では、入力回路31のゲインg1、出力回路34のゲインg2および帰還回路36のゲインg3は、次式(1)、(2)、(3)でそれぞれ表される。
g1 ≒ gm1/[1+gm1×Rc/(1+sCcRc)]
= (1+sCcRc)/[Rc+(1+sCcRc)/gm1]
≒ 1/Rc+sCc ・・・(1)
g2 = gm2 ・・・(2)
g3 = gm3×[1/(1+sCfbRfb)] ・・・(3)
また、入力回路31の負荷インピーダンスz1および出力回路33の負荷インピーダンスz2は、次式(4)、(5)でそれぞれ表される。
z1 = R1/(1+sC1R1) ・・・(4)
z2 = R2/(1+sC2R2) ・・・(5)
従って、等化器30の伝達関数H(s)は、式(1)〜(5)を用いて、次式(6)で表される。
H(s) = (g1z1)(g2z2)/[1+(g1z1)(g3z2)]
= (g1/g3)(z1/z2)/[1+1/[(g2z2)(g3z2)]]
= [(1/Rc+sCc)(1+sCfbRfb)/gm3]/[1+(1+sC1R1)(1+sC2R2)/R1R2gm2gm3]
≒ (1/gm3)(1/Rc+sCc)(1+sCfbRfb)
= (1/gm3)[(1/Rc)+s(Cc)+s2(CcCfbRfb)] ・・・(6)
式(6)に示されるように、等化器30では、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタ(増幅回路)の直列構成により、図1に示ような3個のプレフィルタを有する並列型等化器10と同等の周波数特性が得られる。
図4は、本発明の第1の実施形態を示している。本発明が適用される信号伝送システムでは、受信側LSIチップ100は、等化器104、判定回路106、DEMUX108、I/F回路110、クロック復元回路112、DAC114(第1D/A変換器)およびDAC116(第2D/A変換器)を含むレシーバ回路102を有している。等化器104は、送信側チップLSI130から送出される信号を伝送路150を介して受信し、受信した信号の波形歪みを補正して判定回路106に出力する。等化器104は、DAC114、116からそれぞれ出力される第1制御電圧VC1および第2制御電圧VC2により周波数特性の制御が可能である。等化器104の詳細については、図5で説明する。
判定回路106は、クロック復元回路112から出力されるクロックCKに同期して、等化器104の出力信号の符号(”0”または”1”)を判定し、判定結果(ディジタル信号)をDEMUX108に出力する。DEMUX108は、例えば16ビットのシフトレジスタで構成されており、判定回路106から順次出力される判定結果を16個保持し、シフトレジスタ値をI/F回路110に出力する。I/F回路110は、DEMUX108から出力されるシフトレジスタ値からデータ信号を生成して受信側LSIチップ100のユーザロジック回路(図示せず)に出力する。クロック復元回路112は、I/F回路110から出力されるクロック復元のためのフィードバック信号に基づいて、等化器104が伝送路150を介して受信する信号に同期したクロックCKを生成して判定回路106に出力する。DAC114は、ユーザロジック回路を介して設定されるディジタル値に応じて、第1制御電圧VC1を生成して等化器104に出力する。DAC116は、ユーザロジック回路ユーザロジック回路を介して設定されるディジタル値に応じて、第2制御電圧VC2を生成して等化器104に出力する。
送信側LSIチップ130は、I/F回路134および増幅回路136を含むドライバ回路132を有している。送信側LSIチップ130のユーザロジック回路(図示せず)から送出されるデータ信号は、I/F回路134および増幅回路136を介して伝送路150に送出される。なお、ドライバ回路132における増幅回路136の出力信号、レシーバ回路102における等化器104の出力信号および判定回路106の出力信号は、互いに反対の極性を有する差動信号(相補信号)である。
図5は、第1の実施形態における等化器104を示している。等化器104は、第1トランスコンダクタTC1を構成するpMOSトランジスタQ10、Q11およびnMOSトランジスタQ12〜Q14と、第2トランスコンダクタTC2を構成するpMOSトランジスタQ20、Q21およびnMOSトランジスタQ22〜Q24と、第3トランスコンダクタTC3を構成するnMOSトランジスタQ30〜Q32と、容量素子C40、C41およびnMOSトランジスタQ40と、pMOSトランジスタQ50、Q51とを有している。
第1トランスコンダクタTC1の差動対トランジスタとして機能するnMOSトランジスタQ12、Q13のソースは、互いに接続されている。nMOSトランジスタQ12、Q13のドレインは、ゲートが接地線に接続され、第1トランスコンダクタTC1の負荷抵抗として機能するpMOSトランジスタQ10、Q11を介して電源線に接続されている。nMOSトランジスタQ12、Q13のゲートは、容量素子C40、C41の一端にそれぞれ接続されている。容量素子C40、C41の他端は、入力信号IN、INXの入力端子IN、INXにそれぞれ接続されている。
nMOSトランジスタQ40は、容量素子C40の一端およびnMOSトランジスタQ12のゲートの接続ノードと、容量素子C41の一端およびnMOSトランジスタQ13のゲートの接続ノードとの間に接続されている。nMOSトランジスタQ40のゲートは、第1制御電圧VC1の入力端子VC1に接続されている。すなわち、nMOSトランジスタQ40は、第1制御電圧VC1に応じて抵抗値が変化する第1可変抵抗素子として機能する。第1トランスコンダクタTC1の電流源として機能するnMOSトランジスタQ14は、nMOSトランジスタQ12、Q13のソースと接地線との間に接続されている。nMOSトランジスタQ14のゲートは、バイアス電圧VBの入力端子VBに接続されている。
第2トランスコンダクタTC2を構成するトランジスタQ20〜Q24は、第1トランスコンダクタTC1を構成するトランジスタQ10〜Q14と同様の接続関係を有している。第2トランスコンダクタTC2の差動対トランジスタとして機能するnMOSトランジスタQ22、Q23のゲートは、トランジスタQ10、Q12の接続ノードおよびトランジスタQ11、Q13の接続ノード(第1トランスコンダクタTC1の出力)にそれぞれ接続されている。すなわち、第2トランスコンダクタTC2は、第1トランスコンダクタTC1に直列接続されている。トランジスタQ20、Q22の接続ノードおよびトランジスタQ21、Q23の接続ノード(第2トランスコンダクタTC2の出力)は、入力信号IN、INXの波形歪みを補正した復元信号OUT、OUTXを出力するために、出力端子OUT、OUTXにそれぞれ接続されている。
第3トランスコンダクタTC3を構成するnMOSトランジスタQ30〜Q32は、第1トランスコンダクタTC1を構成するnMOSトランジスタQ12〜Q14と同様の接続関係を有している。nMOSトランジスタQ30、Q31のドレイン(第3トランスコンダクタTC3の出力)は、nMOSトランジスタQ22、Q23のゲートにそれぞれ接続されている。nMOSトランジスタQ31、Q30のゲートは、pMOSトランジスタQ50、Q51を介して、トランジスタQ20、Q22の接続ノードおよびトランジスタQ21、Q23の接続ノードにそれぞれ接続されている。すなわち、第3トランスコンダクタTC3は、第2トランスコンダクタTC2に逆並列接続されている。
pMOSトランジスタQ50は、トランジスタQ20、Q22の接続ノードとnMOSトランジスタQ31のゲートとの間に接続されている。pMOSトランジスタQ51は、トランジスタQ21、Q23の接続ノードとnMOSトランジスタQ31のゲートとの間に接続されている。pMOSトランジスタQ50、Q51のゲートは、共に第2制御電圧VC2の入力端子VC2に接続されている。すなわち、pMOSトランジスタQ50、Q51は、第2制御電圧VC2に応じて抵抗値が変化する第2可変抵抗素子として機能する。また、pMOSトランジスタQ50、Q51は、nMOSトランジスタQ31、Q30のゲート入力容量C50、C51と組み合わせて、一次低域通過フィルタを構成している。
このような構成の等化器104では、nMOSトランジスタQ40および容量素子C40、C41で構成されるRC回路を設けることで、等化器104の伝達関数に、nMOSトランジスタQ40のオン抵抗値(すなわち、第1制御電圧VC1)により位置が調整される第1の零点が発生する。また、pMOSトランジスタQ50、Q51およびnMOSトランジスタQ31、Q30のゲート入力容量C50、C51で構成される低域通過フィルタを設けることで、等化器104の伝達関数に、pMOSトランジスタQ50、Q51のオン抵抗値(すなわち、第2制御電圧VC2)により位置が調整される第2の零点が発生する。このため、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタの直列構成により、図1に示した3個のプレフィルタを用いた並列型等化器10と同等の周波数特性が得られる。
以上、第1の実施形態では、合成回路を用いないため、寄生容量の増加を回避でき、高速な信号伝送に適用できる。寄生容量の増加を回避できるため、等化器104の回路規模の増大および消費電流の増大を防止できる。また、等化器104全体の周波数特性は、nMOSトランジスタQ40のオン抵抗値およびpMOSトランジスタQ50、Q51のオン抵抗値に応じて調整されるため、トランスコンダクタに用いられるトランジスタを、常に最大の増幅度で使用することができる。トランジスタサイズの調整用マージンを不要にできるため、余分な寄生容量をなくすことができ、等化器104の動作可能な周波数の向上に寄与できる。
図6は、本発明の第2の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第2の実施形態のレシーバ回路は、第1の実施形態の等化器104(図5)に代えて等化器204を有していることを除いて、第1の実施形態のレシーバ回路(図4)102と同一である。等化器204は、第1の実施形態の等化器104から容量素子C40、C41およびnMOSトランジスタQ14、Q40を取り除き、容量素子C42およびnMOSトランジスタQ15、Q16、Q41を加えて構成されている。nMOSトランジスタQ15は、nMOSトランジスタQ12のソースと接地線との間に接続されている。nMOSトランジスタQ16は、nMOSトランジスタQ13のソースと接地線との間に接続されている。nMOSトランジスタQ15、Q16のゲートは、共にバイアス電圧VBの入力端子VBに接続されている。nMOSトランジスタQ15、Q16は、共に第1トランスコンダクタTC1aの電流源として機能する。容量素子C42は、nMOSトランジスタQ12、Q15の接続ノードとnMOSトランジスタQ13、Q16の接続ノードとの間に接続されている。nMOSトランジスタQ41は、容量素子C42と同様に、nMOSトランジスタQ12、Q15の接続ノードとnMOSトランジスタQ13、Q16の接続ノードとの間に接続されている。nMOSトランジスタQ41のゲートは、第1制御電圧VC1の入力端子VC1に接続されている。すなわち、nMOSトランジスタQ41は、第1制御電圧VC1に応じて抵抗値が変化する第1可変抵抗素子として機能する。
このような構成の等化器204では、nMOSトランジスタQ41および容量素子C42で構成されるRC回路は、第1トランスコンダクタTC1aの差動対トランジスタとして機能するnMOSトランジスタQ12、Q13のソース側のノード間に接続されている。このため、第1トランスコンダクタTC1aが与えるトランスコンダクタンスは、nMOSトランジスタQ41のオン抵抗値および容量素子C42の容量値で規定され、差動対自体のトランスコンダクタンスへの依存性が低くなり、製造ばらつきに対する安定度が増す。
以上、第2の実施形態でも、第1の実施形態と同様の効果が得られる。さらに、差動対のソース側のディジェネレーションに、nMOSトランジスタQ41および容量素子C42で構成されるRC回路を用いることで、第1トランスコンダクタTC1aが与えるトランスコンダクタンスは、差動対自体のトランスコンダクタンスへの依存性を低くでき、製造ばらつきに対して安定させることができる。
図7は、本発明の第3の実施形態を示している。第1および第2の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第3の実施形態のレシーバ回路は、第1の実施形態の等化器104(図5)に代えて等化器304を有していることを除いて、第1の実施形態のレシーバ回路102(図4)と同一である。等化器304は、第2の実施形態の等化器204(図6)に、nMOSトランジスタQ42およびpMOSトランジスタQ52、Q53を加えて構成されている。nMOSトランジスタQ42は、nMOSトランジスタQ41に並列接続されている。nMOSトランジスタQ42のゲートは、電源線に接続されている。pMOSトランジスタQ52は、pMOSトランジスタQ50に並列接続されている。pMOSトランジスタQ53は、pMOSトランジスタQ51に並列接続されている。pMOSトランジスタQ52、Q53のゲートは、共に接地線に接続されている。nMOSトランジスタQ42およびpMOSトランジスタQ52、Q53は、共に常時オンしているため、抵抗素子として機能する。
このような構成の等化器304では、nMOSトランジスタQ42を設けることで、等化器304の伝達関数における第1の零点の位置を規定する抵抗値の調整範囲が制限される。また、pMOSトランジスタQ52、Q53を設けることで、等化器304の伝達関数における第2の零点の位置を規定する抵抗値の調整範囲が制限される。従って、等化器304の伝達関数における第1の零点の位置の調整範囲と第2の零点の位置の調整範囲とのオーバーラップが防止され、第1制御電圧VC1および第2制御電圧VC2に対する復元信号OUT、OUTXの品質(評価関数)の極値が単一になる。これにより、等化器304の特性最適化を容易に実施することができる。
以上、第3の実施形態でも、第1および第2の実施形態と同様の効果が得られる。さらに、nMOSトランジスタQ42およびpMOSトランジスタQ52、Q53を設けることで、等化器304の伝達関数における第1の零点の位置調整範囲と第2の零点の位置調整範囲とが重なることを防止できる。この結果、第1制御電圧VC1および第2制御電圧VC2に対する復元信号OUT、OUTXの品質の極値を単一にすることができる。これにより、等化器304の周波数特性を容易に最適化できる。
図8は、本発明の第4の実施形態を示している。第1および第2の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第4の実施形態のレシーバ回路は、第1の実施形態の等化器104(図5)に代えて等化器404を有していることを除いて、第1の実施形態のレシーバ回路102(図4)と同一である。等化器404は、第2の実施形態の等化器204(図6)に、nMOSトランジスタQ43およびpMOSトランジスタQ54、Q55を加えて構成されている。nMOSトランジスタQ43は、nMOSトランジスタQ41に直列接続されている。nMOSトランジスタQ43のゲートは、電源線に接続されている。pMOSトランジスタQ54は、pMOSトランジスタQ50に直列接続されている。pMOSトランジスタQ55は、pMOSトランジスタQ51に直列接続されている。pMOSトランジスタQ54、Q55のゲートは、共に接地線に接続されている。nMOSトランジスタQ43およびpMOSトランジスタQ54、Q55は、共に常時オンしているため、抵抗素子として機能する。以上、第4の実施形態でも、第1〜第3の実施形態と同様の効果が得られる。
図9は、本発明の第5の実施形態を示している。第1〜第4の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第5の実施形態のレシーバ回路は、第1の実施形態の等化器104(図5)に代えて等化器504を有していることを除いて、第1の実施形態のレシーバ回路102(図4)と同一である。等化器504は、第2の実施形態の等化器204(図6)に、第3の実施形態のnMOSトランジスタQ42およびpMOSトランジスタQ52、Q53(図7)と、第4の実施形態のnMOSトランジスタQ43およびpMOSトランジスタQ54、Q55(図8)とを加えて構成されている。以上、第5の実施形態でも、第1〜第3の実施形態と同様の効果が得られる。
図10は、本発明の第6の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第6の実施形態の受信側LSIチップ600は、レシーバ回路602を有している。レシーバ回路602は、第1の実施形態のレシーバ回路102(図4)からDAC116を取り除いて、波形モニタ618を加えて構成されている。波形モニタ618は、判定回路106の前回の判定結果と等化器104の現在の復元信号との相関に基づいて第2制御電圧VC2を生成して等化器104に出力する。
図11は、第6の実施形態におけるレシーバ回路602の要部を示している。波形モニタ618は、極性制御回路620および容量素子C1、C2(相関取得回路)と積分回路622(電圧調整回路)とを有している。極性制御回路620は、スイッチS1、S2で構成されている。スイッチS1、S2は、等化器104の出力に接続される入力ノードN1を、判定回路106の出力信号(前回の判定結果)が”1”である場合、出力ノードN2に接続し、判定回路106の出力信号が”0”である場合、出力ノードN3に接続する。容量素子C1の一端は、スイッチS1の出力ノードN2とスイッチS2の出力ノードN3に接続されている。容量素子C2の一端は、スイッチS1の出力ノードN3とスイッチS2の出力ノードN2に接続されている。容量素子C1、C2の他端は、共に接地線に接続されている。従って、容量素子C1、C2の一端側の電圧値は、判定回路106の前回の判定結果と等化器104の現在の復元信号との相関値を示している。積分回路622は、容量素子C1、C2の一端側の電圧値を積分し、第2制御電圧VC2として等化器104に出力する。
第1制御電圧VC1および第2制御電圧VC2が最適である場合には、判定回路106の前回の判定結果と等化器104の現在の復元信号との相関はほとんど無くなる。換言すれば、第1制御電圧VC1および第2制御電圧VC2が最適でない場合には、判定回路106の前回の判定結果と等化器104の現在の復元信号との相関が発生する。判定回路106の前回の判定結果と現在の復元信号との相関に応じて第2制御電圧VC2を調整することで、相関を無くすような等化器104の特性制御が実施される。
以上、第7の実施形態でも、第1の実施形態と同様の効果が得られる。さらに、容量素子C1、C2の一端側の電圧値を積分回路622を介して等化器104にフィードバックすることで、判定回路106の前回の判定結果と現在の復元信号との相関を無くすような等化器104の特性制御が可能になる。
図12は、本発明の第7の実施形態を示している。なお、図12は、第7の実施形態におけるレシーバ回路702の要部を示している。第1および第6の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。レシーバ回路702は、第6の実施形態の波形モニタ618(図11)に代えて波形モニタ718を有していることを除いて、第6の実施形態のレシーバ回路602(図10)と同一である。波形モニタ718は、第6の実施形態の波形モニタ618から積分回路622を取り除き、スイッチ回路724、容量素子C3、C4、比較回路726、制御回路728を加えて構成されている。
スイッチ回路724は、スイッチS3、S4で構成されている。スイッチS3、S4は、制御回路728からの指示に従って、容量素子C1、C2の一端を容量素子C3、C4の一端にそれぞれ接続する。容量素子C3、C4の他端は、共に接地線に接続されている。比較回路726は、容量素子C3、C4の一端側の電圧値を容量素子C1、C2の一端側の電圧値とそれぞれ比較し、容量素子C1、C2の一端側の電圧値が容量素子C3、C4の一端側の電圧値より低いときに、その旨を制御回路728に通知する。
制御回路728は、比較回路726からの通知に応答して、スイッチ回路724に、容量素子C1、C2の一端と容量素子C3、C4の一端との接続を指示する。従って、容量素子C3、C4の一端側の電圧値は、判定回路106の前回の判定結果と等化器104の現在の出力との相関(積)の最小値、すなわち等化器104の復元信号のアイパターンの開口値(開口度)を示している。また、制御回路728は、所定期間(例えば、10000サイクル)の経過毎に、比較回路726からの通知とは無関係に、スイッチ回路724に、容量素子C1、C2の一端と容量素子C3、C4の一端との接続を指示する。制御回路728は、所定期間の経過毎に、第2制御電圧VC2をランダムに変化させて等化器104に出力する。そして、制御回路728は、比較回路726からの通知がない場合、すなわち、前のサイクルまでのアイパターンの開口値の最小値より現在のサイクルのアイパターンの開口値が大きい場合、第2制御電圧VC2を変化させる。これにより、等化器104の復元信号のアイパターンの開口度を改善するような等化器104の特性制御が実施される。このように、極性制御回路620、容量素子C1〜C4、スイッチ回路724、比較回路726および制御回路728は、等化器104の復元信号のアイパターンの開口度を取得する開口度取得回路として機能する。また、制御回路728は、電圧調整回路としても機能する。
以上、第7の実施形態でも、第1の実施形態と同様の効果が得られる。さらに、等化器104の復元信号のアイパターンの開口度を改善するような等化器104の特性制御が可能になる。
図13は、本発明の第8の実施形態を示している。なお、図13は、第8の実施形態におけるレシーバ回路802の要部を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。レシーバ回路802は、第1の実施形態のレシーバ回路102(図4)に、加算器832、834、DEMUX836およびTABLE838を加えて構成されている。
加算器832、834は、等化器104からの復元信号とTABLE838からの帰還信号とを加算して判定回路106に出力する。DEMUX836は、例えば16ビットのシフトレジスタで構成されており、判定回路106から順次出力される判定結果を16個保持し、シフトレジスタ値(判定結果パターン)をTABLE838に出力する。TABLE838は、DEMUX836から出力されるシフトレジスタ値を予め保持しているビットパターンと比較し、比較結果に応じた帰還信号を生成して加算器832、834にそれぞれ出力する。このように、加算器832、834、判定回路106、DEMUX836およびTABLE838は、等化器104に直列接続された判定帰還型等化器830として機能する。このような構成のレシーバ回路802では、数ビット時間以内の短時間相関による波形歪みは、等化器104により補正される。また、信号の反射などによって生じる数十ビット時間以上の長時間相関による波形歪みは、判定帰還型等化器830により補正される。この結果、波形補正の精度が向上する。
以上、第8の実施形態でも、第1の実施形態と同様の効果が得られる。さらに、等化器104と判定帰還型等化器830とを組み合わせることで、波形精度を向上させることができる。
なお、第1の実施形態では、等化器104がnMOSトランジスタQ40および容量素子C40、C41で構成されるRC回路と、pMOSトランジスタQ50、Q51およびゲート入力容量C50、C51で構成される低域通過フィルタとを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器104の伝達関数における第1の零点の調整範囲と第2の零点の調整範囲が重なり合うことを防止するために、図14の等化器104aのように、RC回路は、第1の実施形態における等化器104のRC回路(図5)に、nMOSトランジスタQ40に並列接続され、ゲートが電源線に接続されたnMOSトランジスタQ44を加えて構成され、低域通過フィルタは、第3の実施形態における等化器304の低域通過フィルタ(図7)と同一に構成されてもよい。
また、図15の等化器104bのように、RC回路は、第1の実施形態における等化器104のRC回路に、nMOSトランジスタQ40に直列接続され、ゲートが電源線に接続されたnMOSトランジスタQ45を加えて構成され、低域通過フィルタは、第4の実施形態の等化器404(図8)と同一に構成されてもよい。さらに、等化器104a、104bとは異なる構成で、RC回路は、第1の実施形態における等化器104のRC回路に、nMOSトランジスタQ44、Q45の少なくともいずれかを加えて構成され、低域通過フィルタは、第3〜第5の実施形態における等化器の低域通過フィルタ(図7〜9)のいずれかと同一に構成されてもよい。
第3の実施形態では、等化器304がゲート入力容量C50、C51およびpMOSトランジスタQ50〜Q53で構成される低域通過フィルタを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器304は、第4の実施形態における等化器404の低域通過フィルタまたは第5の実施形態における等化器504の低域通過フィルタを有してもよい。
第4の実施形態では、等化器404がゲート入力容量C50、C51およびpMOSトランジスタQ50、Q51、Q54、Q55で構成される低域通過フィルタを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器404は、第3の実施形態における等化器304の低域通過フィルタまたは第5の実施形態における等化器504の低域通過フィルタを有してもよい。
第5の実施形態では、等化器504がゲート入力容量C50、C51およびpMOSトランジスタQ50〜Q55で構成される低域通過フィルタを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器504は、第3の実施形態における等化器304の低域通過フィルタまたは第4の実施形態における等化器404の低域通過フィルタを有してもよい。
第1〜第8の実施形態では、ドライバ回路における増幅回路の出力信号、レシーバ回路における等化器の出力信号および判定回路の出力信号が差動信号である例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、これらの信号が差動信号ではない場合にも本発明を同様に適用できる。
第1〜第8の実施形態では、本発明を複数のLSIチップ間の信号伝送に適用した例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、本発明をLSIチップ内における複数の回路ブロック間の信号伝送、複数のボード間の信号伝送、あるいは複数の筐体間の信号伝送に適用してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
並列型等化器の一例を示す説明図である。 FIR型等化器の一例を示す説明図である。 本発明の基本原理を示す説明図である。 本発明の第1の実施形態を示すブロック図である。 第1の実施形態における等化器を示す回路図である。 本発明の第2の実施形態を示す回路図である。 本発明の第3の実施形態を示す回路図である。 本発明の第4の実施形態を示す回路図である。 本発明の第5の実施形態を示す回路図である。 本発明の第6の実施形態を示すブロック図である。 第6の実施形態におけるレシーバ回路の要部を示すブロック図である。 本発明の第7の実施形態を示すブロック図である。 本発明の第8の実施形態を示すブロック図である。 第1の実施形態における等化器の変形例を示す回路図である。 第1の実施形態における等化器の変形例を示す回路図である。
符号の説明
30 等化器
31 入力回路
32 第1トランスコンダクタ
33 第1受動素子回路
34 出力回路
35 第2トランスコンダクタ
36 帰還回路
37 第3トランスコンダクタ
38 第2受動素子回路
100、600 受信側LSIチップ
102、602、702、802 レシーバ回路
104、104a、104b、204、304、404、504 等化器
106 判定回路
108 DEMUX
110 I/F回路
112 クロック復元回路
114、116 DAC
130 送信側LSIチップ
132 ドライバ回路
134 I/F回路
136 増幅回路
150 伝送路
618 波形モニタ
620 極性制御回路
622 積分回路
724 スイッチ回路
726 比較回路
728 制御回路
830 判定帰還型等化器
832、834 加算器
836 DEMUX
838 TABLE
C1〜C4、C40〜C42 容量素子
C50、C51 ゲート入力容量
Cc、Cfb 容量素子
CK クロック
IN、INX 入力信号
OUT、OUTX 復元信号
Q10、Q11、Q20、Q21 pMOSトランジスタ
Q12〜Q16、Q22〜Q24、Q30〜Q32 nMOSトランジスタ
Q40〜Q45 nMOSトランジスタ
Q50〜Q55 pMOSトランジスタ
Rc 第1可変抵抗素子
Rfb 第2可変抵抗素子
N1 入力ノード
N2、N3 出力ノード
S1、S2、S3、S4 スイッチ
TC1、TC1a、TC1b、TC1c、TC1d 第1トランスコンダクタ
TC2 第2トランスコンダクタ
TC3 第3トランスコンダクタ
VB バイアス電圧
VC1 第1制御電圧
VC2 第2制御電圧

Claims (9)

  1. 入力端子を介して供給される入力信号の波形歪みを補正する等化器を有するレシーバ回路であって、
    前記等化器は、
    前記入力信号により駆動される第1トランスコンダクタを有する入力回路と、
    前記第1トランスコンダクタに直列接続され、前記入力信号の波形歪みを補正した復元信号を出力する第2トランスコンダクタを有する出力回路と、
    前記第2トランスコンダクタに逆並列接続される第3トランスコンダクタを有する帰還回路とを備え、
    前記入力回路は、第1制御電圧に応じて素子値を調整可能であり、前記入力回路の周波数特性を素子値に応じて調整するための第1受動素子回路を備え、
    前記帰還回路は、第2制御電圧に応じて素子値を調整可能であり、前記帰還回路の周波数特性を素子値に応じて調整するための第2受動素子回路を備えていることを特徴とするレシーバ回路。
  2. 請求項1記載のレシーバ回路において、
    前記第1受動素子回路は、前記第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子と容量素子とで構成されるRC回路であり、前記入力端子と前記第1トランスコンダクタの入力との間に接続され、
    前記第2受動素子回路は、前記第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子と容量素子とで構成される低域通過フィルタであり、前記第2トランスコンダクタの出力と前記第3トランスコンダクタの入力との間に接続されることを特徴とするレシーバ回路。
  3. 請求項2記載のレシーバ回路において、
    前記第1受動素子回路は、前記第1可変抵抗素子に並列接続される抵抗素子または前記第1可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備え、
    前記第2受動素子回路は、前記第2可変抵抗素子に並列接続される抵抗素子または前記第2可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備えていることを特徴とするレシーバ回路。
  4. 請求項1記載のレシーバ回路において、
    前記第1受動素子回路は、前記第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子と容量素子とで構成されるRC回路であり、前記第1トランスコンダクタを構成する差動対のソース側のノード間に接続され、
    前記第2受動素子回路は、前記第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子と容量素子とで構成される低域通過フィルタであり、前記第2トランスコンダクタの出力と前記第3トランスコンダクタの入力との間に接続されることを特徴とするレシーバ回路。
  5. 請求項4記載のレシーバ回路において、
    前記第1受動素子回路は、前記第1可変抵抗素子に並列接続される抵抗素子または前記第1可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備え、
    前記第2受動素子回路は、前記第2可変抵抗素子に並列接続される抵抗素子または前記第2可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備えていることを特徴とするレシーバ回路。
  6. 請求項1記載のレシーバ回路において、
    ディジタル値に応じて前記第1および第2制御電圧をそれぞれ生成するための第1および第2D/A変換器を備えていることを特徴とするレシーバ回路。
  7. 請求項1記載のレシーバ回路において、
    前記復元信号の極性を順次判定する判定回路と、
    前記判定回路の前回の判定結果と現在の復元信号との相関を取得する相関取得回路と、
    前記相関取得回路の取得結果に応じて、相関を無くす方向に前記第1または第2制御電圧を調整する電圧調整回路とを備えていることを特徴とするレシーバ回路。
  8. 請求項1記載のレシーバ回路において、
    前記復元信号のアイパターンの開口度を取得する開口度取得回路と、
    前記開口度取得回路の取得結果に応じて、開口度を改善する方向に前記第1または第2制御電圧を調整する電圧調整回路とを備えていることを特徴とするレシーバ回路。
  9. 請求項1記載のレシーバ回路において、
    前記等化器に直列接続される判定帰還型等化器を備えていることを特徴とするレシーバ回路。
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