JP4549745B2 - レシーバ回路 - Google Patents
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Description
本発明に関連するレシーバ回路では、入力端子を介して供給される入力信号の波形歪みを補正する等化器は、第1トランスコンダクタおよび第1受動素子回路を有する入力回路と、第2トランスコンダクタを有する出力回路と、第3トランスコンダクタおよび第2受動素子回路を有する帰還回路とを備えて構成される。入力回路の第1トランスコンダクタは、入力信号により駆動される。入力回路の第1受動素子回路は、第1制御電圧に応じて素子値を調整可能であり、入力回路の周波数特性を素子値に応じて調整するために設けられる。出力回路の第2トランスコンダクタは、第1トランスコンダクタに直列接続され、入力信号の波形歪みを補正した復元信号を出力する。帰還回路の第3トランスコンダクタは、第2トランスコンダクタに逆並列接続(帰還接続)されている。帰還回路の第2受動素子回路は、第2制御電圧に応じて素子値を調整可能であり、帰還回路の周波数特性を素子値に応じて調整するために設けられる。
図3は、本発明の基本原理を示している。本発明のレシーバ回路内に設けられる等化器30は、入力信号により駆動される第1トランスコンダクタ32を有する入力回路31と、第1トランスコンダクタ32に直列接続され、入力信号の波形歪みを補正した復元信号を出力する第2トランスコンダクタ35を有する出力回路34と、第2トランスコンダクタ35に逆並列接続される(すなわち、入出力が逆向きに並列接続される)第3トランスコンダクタンス37を有する帰還回路36とを備えて構成されている。入力回路31は、第1制御電圧に応じて素子値を調整可能であり、入力回路31の周波数特性を素子値に応じて調整するための第1受動素子回路33を有している。例えば、第1受動素子回路33は、入力回路31の周波数特性に微分特性(周波数が高くなるとゲインが高くなる特性)を与えるために、第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子Rcと容量素子Ccとで構成されるRC回路であり、第1トランスコンダクタ32を構成する差動対のソース側のノード間に接続されている。
g1 ≒ gm1/[1+gm1×Rc/(1+sCcRc)]
= (1+sCcRc)/[Rc+(1+sCcRc)/gm1]
≒ 1/Rc+sCc ・・・(1)
g2 = gm2 ・・・(2)
g3 = gm3×[1/(1+sCfbRfb)] ・・・(3)
また、入力回路31の負荷インピーダンスz1および出力回路33の負荷インピーダンスz2は、次式(4)、(5)でそれぞれ表される。
z1 = R1/(1+sC1R1) ・・・(4)
z2 = R2/(1+sC2R2) ・・・(5)
従って、等化器30の伝達関数H(s)は、式(1)〜(5)を用いて、次式(6)で表される。
H(s) = (g1z1)(g2z2)/[1+(g1z1)(g3z2)]
= (g1/g3)(z1/z2)/[1+1/[(g2z2)(g3z2)]]
= [(1/Rc+sCc)(1+sCfbRfb)/gm3]/[1+(1+sC1R1)(1+sC2R2)/R1R2gm2gm3]
≒ (1/gm3)(1/Rc+sCc)(1+sCfbRfb)
= (1/gm3)[(1/Rc)+s(Cc)+s2(CcCfbRfb)] ・・・(6)
式(6)に示されるように、等化器30では、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタ(増幅回路)の直列構成により、図1に示ような3個のプレフィルタを有する並列型等化器10と同等の周波数特性が得られる。
図12は、本発明の第7の実施形態を示している。なお、図12は、第7の実施形態におけるレシーバ回路702の要部を示している。第1および第6の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。レシーバ回路702は、第6の実施形態の波形モニタ618(図11)に代えて波形モニタ718を有していることを除いて、第6の実施形態のレシーバ回路602(図10)と同一である。波形モニタ718は、第6の実施形態の波形モニタ618から積分回路622を取り除き、スイッチ回路724、容量素子C3、C4、比較回路726、制御回路728を加えて構成されている。
図13は、本発明の第8の実施形態を示している。なお、図13は、第8の実施形態におけるレシーバ回路802の要部を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。レシーバ回路802は、第1の実施形態のレシーバ回路102(図4)に、加算器832、834、DEMUX836およびTABLE838を加えて構成されている。
なお、第1の実施形態では、等化器104がnMOSトランジスタQ40および容量素子C40、C41で構成されるRC回路と、pMOSトランジスタQ50、Q51およびゲート入力容量C50、C51で構成される低域通過フィルタとを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器104の伝達関数における第1の零点の調整範囲と第2の零点の調整範囲が重なり合うことを防止するために、図14の等化器104aのように、RC回路は、第1の実施形態における等化器104のRC回路(図5)に、nMOSトランジスタQ40に並列接続され、ゲートが電源線に接続されたnMOSトランジスタQ44を加えて構成され、低域通過フィルタは、第3の実施形態における等化器304の低域通過フィルタ(図7)と同一に構成されてもよい。
第1〜第8の実施形態では、本発明を複数のLSIチップ間の信号伝送に適用した例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、本発明をLSIチップ内における複数の回路ブロック間の信号伝送、複数のボード間の信号伝送、あるいは複数の筐体間の信号伝送に適用してもよい。
31 入力回路
32 第1トランスコンダクタ
33 第1受動素子回路
34 出力回路
35 第2トランスコンダクタ
36 帰還回路
37 第3トランスコンダクタ
38 第2受動素子回路
100、600 受信側LSIチップ
102、602、702、802 レシーバ回路
104、104a、104b、204、304、404、504 等化器
106 判定回路
108 DEMUX
110 I/F回路
112 クロック復元回路
114、116 DAC
130 送信側LSIチップ
132 ドライバ回路
134 I/F回路
136 増幅回路
150 伝送路
618 波形モニタ
620 極性制御回路
622 積分回路
724 スイッチ回路
726 比較回路
728 制御回路
830 判定帰還型等化器
832、834 加算器
836 DEMUX
838 TABLE
C1〜C4、C40〜C42 容量素子
C50、C51 ゲート入力容量
Cc、Cfb 容量素子
CK クロック
IN、INX 入力信号
OUT、OUTX 復元信号
Q10、Q11、Q20、Q21 pMOSトランジスタ
Q12〜Q16、Q22〜Q24、Q30〜Q32 nMOSトランジスタ
Q40〜Q45 nMOSトランジスタ
Q50〜Q55 pMOSトランジスタ
Rc 第1可変抵抗素子
Rfb 第2可変抵抗素子
N1 入力ノード
N2、N3 出力ノード
S1、S2、S3、S4 スイッチ
TC1、TC1a、TC1b、TC1c、TC1d 第1トランスコンダクタ
TC2 第2トランスコンダクタ
TC3 第3トランスコンダクタ
VB バイアス電圧
VC1 第1制御電圧
VC2 第2制御電圧
Claims (7)
- 入力端子を介して供給される入力信号の波形歪みを補正する等化器を有するレシーバ回路であって、
前記等化器は、
前記入力信号により駆動される第1トランスコンダクタを有する入力回路と、
前記第1トランスコンダクタの出力により駆動され、前記入力信号の波形歪みを補正した復元信号を出力する第2トランスコンダクタを有する出力回路と、
前記第2トランスコンダクタの出力に第3トランスコンダクタの入力を接続し、前記第2トランスコンダクタの入力に前記第3トランスコンダクタの出力を接続する構成を有する帰還回路とを備え、
前記入力回路は、第1制御電圧に応じて素子値を調整可能であり、前記入力回路の周波数特性を素子値に応じて調整するための第1受動素子回路を備え、
前記帰還回路は、第2制御電圧に応じて素子値を調整可能であり、前記帰還回路の周波数特性を素子値に応じて調整するための第2受動素子回路を備え、
前記第1受動素子回路は、前記第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子と容量素子とで構成される微分回路であり、前記入力端子と前記第1トランスコンダクタの入力との間に接続され、
前記第2受動素子回路は、前記第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子と容量素子とで構成される低域通過フィルタであり、前記第2トランスコンダクタの出力と前記第3トランスコンダクタの入力との間に接続されることを特徴とするレシーバ回路。 - 入力端子を介して供給される入力信号の波形歪みを補正する等化器を有するレシーバ回路であって、
前記等化器は、
前記入力信号により駆動される第1トランスコンダクタを有する入力回路と、
前記第1トランスコンダクタの出力により駆動され、前記入力信号の波形歪みを補正した復元信号を出力する第2トランスコンダクタを有する出力回路と、
前記第2トランスコンダクタの出力に第3トランスコンダクタの入力を接続し、前記第2トランスコンダクタの入力に前記第3トランスコンダクタの出力を接続する構成を有する帰還回路とを備え、
前記第1トランスコンダクタは、前記入力信号をゲートに受ける一対のトランジスタを含む差動増幅回路で構成され、
前記入力回路は、第1制御電圧に応じて素子値を調整可能であり、前記入力回路の周波数特性を素子値に応じて調整するための第1受動素子回路を備え、
前記帰還回路は、第2制御電圧に応じて素子値を調整可能であり、前記帰還回路の周波数特性を素子値に応じて調整するための第2受動素子回路を備え、
前記第1受動素子回路は、前記第1制御電圧に応じて抵抗値が変化する第1可変抵抗素子と容量素子とを並列接続して構成されるRC回路であり、前記第1トランスコンダクタにおける前記一対のトランジスタのソース間に接続され、
前記第2受動素子回路は、前記第2制御電圧に応じて抵抗値が変化する第2可変抵抗素子と容量素子とで構成される低域通過フィルタであり、前記第2トランスコンダクタの出力と前記第3トランスコンダクタの入力との間に接続されることを特徴とするレシーバ回路。 - 請求項1または請求項2記載のレシーバ回路において、
前記第1受動素子回路は、前記第1可変抵抗素子に並列接続される抵抗素子または前記第1可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備え、
前記第2受動素子回路は、前記第2可変抵抗素子に並列接続される抵抗素子または前記第2可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備えていることを特徴とするレシーバ回路。 - 請求項1または請求項2記載のレシーバ回路において、
ディジタル値に応じて前記第1および第2制御電圧をそれぞれ生成するための第1および第2D/A変換器を備えていることを特徴とするレシーバ回路。 - 請求項1または請求項2記載のレシーバ回路において、
前記復元信号の極性を順次判定する判定回路と、
前記判定回路の前回の判定結果と現在の復元信号との相関を取得する相関取得回路と、
前記相関取得回路の取得結果に応じて、相関を無くす方向に前記第1または第2制御電圧を調整する電圧調整回路とを備えていることを特徴とするレシーバ回路。 - 請求項1または請求項2記載のレシーバ回路において、
前記復元信号のアイパターンの開口度を取得する開口度取得回路と、
前記開口度取得回路の取得結果に応じて、開口度を改善する方向に前記第1または第2制御電圧を調整する電圧調整回路とを備えていることを特徴とするレシーバ回路。 - 請求項1または請求項2記載のレシーバ回路において、
前記等化器に直列接続される判定帰還型等化器を備えていることを特徴とするレシーバ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004173106A JP4549745B2 (ja) | 2004-06-10 | 2004-06-10 | レシーバ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004173106A JP4549745B2 (ja) | 2004-06-10 | 2004-06-10 | レシーバ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005354425A JP2005354425A (ja) | 2005-12-22 |
JP4549745B2 true JP4549745B2 (ja) | 2010-09-22 |
Family
ID=35588496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004173106A Expired - Fee Related JP4549745B2 (ja) | 2004-06-10 | 2004-06-10 | レシーバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4549745B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4607496B2 (ja) * | 2004-06-10 | 2011-01-05 | 富士通株式会社 | 信号波形モニタ回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6313687B1 (en) * | 1960-08-17 | 2001-11-06 | Agere Systems Guardian Corp. | Variable impedance circuit |
JP2002271173A (ja) * | 2001-03-13 | 2002-09-20 | Fujitsu Ltd | フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法 |
JP2002543551A (ja) * | 1999-04-28 | 2002-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プログラム可能な帯域幅制御を備える読み出しチャネル |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0511545Y2 (ja) * | 1985-09-09 | 1993-03-23 | ||
JP3111838B2 (ja) * | 1994-12-02 | 2000-11-27 | 松下電器産業株式会社 | 波形等化装置 |
JPH08172339A (ja) * | 1994-12-20 | 1996-07-02 | Fujitsu Ltd | 能動型ろ波器、能動型等化器及び発振器 |
JP3576702B2 (ja) * | 1996-06-12 | 2004-10-13 | 富士通株式会社 | 可変ハイパスフィルタ |
JPH10242890A (ja) * | 1997-02-28 | 1998-09-11 | Fujitsu Ltd | イコライザ回路及び振幅偏差調整方法 |
JPH11168412A (ja) * | 1997-12-05 | 1999-06-22 | Hitachi Ltd | 通信制御装置 |
-
2004
- 2004-06-10 JP JP2004173106A patent/JP4549745B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6313687B1 (en) * | 1960-08-17 | 2001-11-06 | Agere Systems Guardian Corp. | Variable impedance circuit |
JP2002543551A (ja) * | 1999-04-28 | 2002-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | プログラム可能な帯域幅制御を備える読み出しチャネル |
JP2002271173A (ja) * | 2001-03-13 | 2002-09-20 | Fujitsu Ltd | フィルタ回路、半導体装置、フィルタシステム及び信号周波数制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2005354425A (ja) | 2005-12-22 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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S111 | Request for change of ownership or part of ownership |
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