JPH09331363A - 伝送路損失等化回路 - Google Patents
伝送路損失等化回路Info
- Publication number
- JPH09331363A JPH09331363A JP8150825A JP15082596A JPH09331363A JP H09331363 A JPH09331363 A JP H09331363A JP 8150825 A JP8150825 A JP 8150825A JP 15082596 A JP15082596 A JP 15082596A JP H09331363 A JPH09331363 A JP H09331363A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- differential
- inverting
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45766—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using balancing means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45291—Indexing scheme relating to differential amplifiers the active amplifying circuit [AAC] comprising balancing means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45528—Indexing scheme relating to differential amplifiers the FBC comprising one or more passive resistors and being coupled between the LC and the IC
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 電源電圧変動、大地電圧変動、電源雑音、大
地雑音の影響をおさえ、又、等化曲線を細かく設定する
ことができ、更には、、集積回路に外付けする外部素子
を減小する。 【解決手段】 等化部２１、等化出力のピーク値に基づ
いて等化部のゲインを制御する利得制御回路２２、等化
出力信号をスライスしてデータパルス、タイミング抽出
用パルス、等化制御用パルスを出力スライサ回路２３、
等化出力の直流成分を検出して等化部にフィードバック
するＤＣ帰還レベル検出部２４、等化部の前段に設けら
れた減衰回路２５で伝送路損失等化回路を構成し、等化
部２１を構成する√ｆＡＧＣ回路３１を複数段カスコー
ド接続すると共に、√ｆＡＧＣ回路３１を差動型非反転
増幅器で構成する。
地雑音の影響をおさえ、又、等化曲線を細かく設定する
ことができ、更には、、集積回路に外付けする外部素子
を減小する。 【解決手段】 等化部２１、等化出力のピーク値に基づ
いて等化部のゲインを制御する利得制御回路２２、等化
出力信号をスライスしてデータパルス、タイミング抽出
用パルス、等化制御用パルスを出力スライサ回路２３、
等化出力の直流成分を検出して等化部にフィードバック
するＤＣ帰還レベル検出部２４、等化部の前段に設けら
れた減衰回路２５で伝送路損失等化回路を構成し、等化
部２１を構成する√ｆＡＧＣ回路３１を複数段カスコー
ド接続すると共に、√ｆＡＧＣ回路３１を差動型非反転
増幅器で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は伝送路損失等化回路
及び該伝送路損失等化回路を構成する各種回路に係わ
り、特に、同軸または平衡ケーブルによりＰＣＭ（Puls
e Code Modulation)信号を伝送するシステムの受信端に
おいて、伝送路による損失を自動的に等化し、信号を再
生する為の伝送路損失等化回路及び該伝送路損失等化回
路用の各種回路に関するものである。
及び該伝送路損失等化回路を構成する各種回路に係わ
り、特に、同軸または平衡ケーブルによりＰＣＭ（Puls
e Code Modulation)信号を伝送するシステムの受信端に
おいて、伝送路による損失を自動的に等化し、信号を再
生する為の伝送路損失等化回路及び該伝送路損失等化回
路用の各種回路に関するものである。
【０００２】
【従来技術】同軸または平衡ケーブルによりＰＣＭ信号
を伝送する信号伝送システムにおいて、信号波形は伝送
路を伝搬してゆくにつれて歪むと共にレベルが低下す
る。このため、適所に伝送路による損失を自動的に等化
し、信号を再生するための伝送路損失等化回路が設けら
れている。図３７は従来の伝送路損失等化回路の構成図
である。１１は伝送路損失と逆特性を持ち、波形整形す
る等化部であり、利得制御信号ＧＣＳのレベルに応じて
利得を可変する一次ハイパスフィルタである√ｆ ＡＧ
Ｃ回路１１ａと、フラットなｆ特を維持しながら利得制
御信号ＧＣＳのレベルに応じて利得を可変する増幅回路
であるフラットＡＧＣ回路１１ｂと、主に上記２段の増
幅系で発生した熱雑音を減衰するためのローパスフィル
タ（LPF1）１１ｃと、等化出力の直流成分と基準電圧Vr
ef4の差に応じた信号を出力する差動増幅器１１ｄを備
えている。
を伝送する信号伝送システムにおいて、信号波形は伝送
路を伝搬してゆくにつれて歪むと共にレベルが低下す
る。このため、適所に伝送路による損失を自動的に等化
し、信号を再生するための伝送路損失等化回路が設けら
れている。図３７は従来の伝送路損失等化回路の構成図
である。１１は伝送路損失と逆特性を持ち、波形整形す
る等化部であり、利得制御信号ＧＣＳのレベルに応じて
利得を可変する一次ハイパスフィルタである√ｆ ＡＧ
Ｃ回路１１ａと、フラットなｆ特を維持しながら利得制
御信号ＧＣＳのレベルに応じて利得を可変する増幅回路
であるフラットＡＧＣ回路１１ｂと、主に上記２段の増
幅系で発生した熱雑音を減衰するためのローパスフィル
タ（LPF1）１１ｃと、等化出力の直流成分と基準電圧Vr
ef4の差に応じた信号を出力する差動増幅器１１ｄを備
えている。
【０００３】１２は等化制御部であり、等化出力波形の
ピーク値を検出するピーク検出部１２ａと、等化出力波
形のピーク値と基準電圧Vref1の差に応じた信号を利得
制御信号ＧＣＳとして出力する差動増幅器１２ｂを有し
ている。１３はスライサであり、等化出力波形と基準電
圧Vref2を比較してタイミング抽出用パルスＴＥＰを出
力する第１のコンパレータ１３ａと、等化出力波形と基
準電圧Vref3を比較してデータパルスＤＴＰを出力する
第２のコンパレータ１３ｂを有している。タイミング抽
出用パルスＴＥＰは図示しないＰＬＬ回路に入力され、
データクロックパルスとなり、該データクロックパルス
に同期してデータパルスＤＴＰの"１","０"が出力され
る。尚、両極性信号（AMI等)の場合は、正負２種の出力
となるので、計４個のコンパレータと参照レベルが必要
になる。
ピーク値を検出するピーク検出部１２ａと、等化出力波
形のピーク値と基準電圧Vref1の差に応じた信号を利得
制御信号ＧＣＳとして出力する差動増幅器１２ｂを有し
ている。１３はスライサであり、等化出力波形と基準電
圧Vref2を比較してタイミング抽出用パルスＴＥＰを出
力する第１のコンパレータ１３ａと、等化出力波形と基
準電圧Vref3を比較してデータパルスＤＴＰを出力する
第２のコンパレータ１３ｂを有している。タイミング抽
出用パルスＴＥＰは図示しないＰＬＬ回路に入力され、
データクロックパルスとなり、該データクロックパルス
に同期してデータパルスＤＴＰの"１","０"が出力され
る。尚、両極性信号（AMI等)の場合は、正負２種の出力
となるので、計４個のコンパレータと参照レベルが必要
になる。
【０００４】１４は√ｆＡＧＣ回路１１ａの時定数を決
定する等化回路網、１５はローパスフィルタ１１ｃの時
定数を決定するＬＰＦ回路網、１６は等化出力波形を直
流に変換するローパスフィルタである。等化部１１、等
化制御部１２、スライサ１３は集積回路内部に設けら
れ、等化回路網１４、ＬＰＦ回路網１５、ローパス１６
は集積回路に外付けされている。
定する等化回路網、１５はローパスフィルタ１１ｃの時
定数を決定するＬＰＦ回路網、１６は等化出力波形を直
流に変換するローパスフィルタである。等化部１１、等
化制御部１２、スライサ１３は集積回路内部に設けら
れ、等化回路網１４、ＬＰＦ回路網１５、ローパス１６
は集積回路に外付けされている。
【０００５】
(1) 問題点１ 図３８は√ｆＡＧＣ回路１１ａの構成図であり、11a-1
はオペアンプ、11a-2は帰還用の可変抵抗、11a-3は抵
抗、11a-4はコンデンサである。√ｆＡＧＣ回路１１ａ
のｆ特は図３９に示すように、可変抵抗ｒXを大きくす
ると高域の利得が上昇し、√ｆに従って減衰する高域の
伝送路損失を補償するようになっている。ＭＯＳプロセ
スで実現する場合、上記可変抵抗11a-2には、ドレーン・
ソース間のインピーダンスがゲート電圧レベルによって
可変されるものが用いられる。IEEE JOURNAL OF SOLID-
STATE CIRCUITS VOL SC.21 NO.1 FEBRUARY 1986の図６
には様々なバリエーションが報告されている。従来の√
ｆＡＧＣ回路では、オペアンプが単相出力（Single-End
ed)であるため、電源電圧変動、グランドバウンス（大
地電圧変動）、電源雑音、大地雑音の影響が大きい問題
がある。
はオペアンプ、11a-2は帰還用の可変抵抗、11a-3は抵
抗、11a-4はコンデンサである。√ｆＡＧＣ回路１１ａ
のｆ特は図３９に示すように、可変抵抗ｒXを大きくす
ると高域の利得が上昇し、√ｆに従って減衰する高域の
伝送路損失を補償するようになっている。ＭＯＳプロセ
スで実現する場合、上記可変抵抗11a-2には、ドレーン・
ソース間のインピーダンスがゲート電圧レベルによって
可変されるものが用いられる。IEEE JOURNAL OF SOLID-
STATE CIRCUITS VOL SC.21 NO.1 FEBRUARY 1986の図６
には様々なバリエーションが報告されている。従来の√
ｆＡＧＣ回路では、オペアンプが単相出力（Single-End
ed)であるため、電源電圧変動、グランドバウンス（大
地電圧変動）、電源雑音、大地雑音の影響が大きい問題
がある。
【０００６】IEEE JOURNAL OF SOLID-STATE CIRCUITS V
OL VOl.23 NO.6 DECEMBER 1988には、１組の差動入力対
と１組の差動出力対を備えた差動型オペアンプが報告さ
れているが、このタイプの差動型オペアンプでは、図３
８の√ｆＡＧＣ回路のような非反転増幅回路を差動で実
現することは出来ない。又、上記文献には、２組の差動
入力対と１組の差動出力対を備えた差動型オペアンプの
報告もあるが、この場合では出力と帰還用入力が集積回
路内部で直結されており、そのため用途がボルテージホ
ロワに限られる。
OL VOl.23 NO.6 DECEMBER 1988には、１組の差動入力対
と１組の差動出力対を備えた差動型オペアンプが報告さ
れているが、このタイプの差動型オペアンプでは、図３
８の√ｆＡＧＣ回路のような非反転増幅回路を差動で実
現することは出来ない。又、上記文献には、２組の差動
入力対と１組の差動出力対を備えた差動型オペアンプの
報告もあるが、この場合では出力と帰還用入力が集積回
路内部で直結されており、そのため用途がボルテージホ
ロワに限られる。
【０００７】(2) 問題点２ 一般的に、集積回路内に伝送路損失等化回路を構築する
場合は、図４０(ａ)に示すように√ｆＡＧＣ回路１１ａ
とフラットＡＧＣ回路１１ｂを一段ずつ設けた簡易型等
化回路が用いられる。すなわち、図４０(b)、図４０(c)
に示すｆ特を持つ両回路を接続し、図４０(d)に示す総
合ｆ特を得る。この場合、√ｆＡＧＣ１１ａの時定数を
決定する抵抗、容量といった受動素子は、集積回路の外
部に構築されなくてはならない問題がある（図３７の等
化回路網１４を参照）。これは、集積回路内素子に比
べ、外付け部品の製造バラツキは極めて小さく、また温
度変動に対してもより安定している為である。集積回路
内素子が設計標準値に対し大きくばらついた場合、図４
０(d)のｆ特は周波数軸に対し平行に移動し、そのため
等化偏差は極めて大きくなり等化出力のアイ開口率は小
さくなる。また、例えばバラツキが小さい外部部品を用
いた場合でも、図４０(d)より明らかなように、伝送路
長の違いが顕著であり、長距離ほど等化偏差が大きくな
る。
場合は、図４０(ａ)に示すように√ｆＡＧＣ回路１１ａ
とフラットＡＧＣ回路１１ｂを一段ずつ設けた簡易型等
化回路が用いられる。すなわち、図４０(b)、図４０(c)
に示すｆ特を持つ両回路を接続し、図４０(d)に示す総
合ｆ特を得る。この場合、√ｆＡＧＣ１１ａの時定数を
決定する抵抗、容量といった受動素子は、集積回路の外
部に構築されなくてはならない問題がある（図３７の等
化回路網１４を参照）。これは、集積回路内素子に比
べ、外付け部品の製造バラツキは極めて小さく、また温
度変動に対してもより安定している為である。集積回路
内素子が設計標準値に対し大きくばらついた場合、図４
０(d)のｆ特は周波数軸に対し平行に移動し、そのため
等化偏差は極めて大きくなり等化出力のアイ開口率は小
さくなる。また、例えばバラツキが小さい外部部品を用
いた場合でも、図４０(d)より明らかなように、伝送路
長の違いが顕著であり、長距離ほど等化偏差が大きくな
る。
【０００８】(3)問題点３ 図４１は様々な伝送路長に対する伝送損失等化回路の構
成図であり、同期系１次群（1.544Mbps)を例として説明
する。図中、１は送信波を発生する送信波発生部、２は
伝送路、３は入力信号レベルをＩＣレベルに減衰すると
共に、終端整合する減衰回路、４は短距離用の再生集積
回路（短距離用再生ＩＣ）、５は中長距離用の再生集積
回路（長距離用再生ＩＣ）である。従来は、主に局内の
装置間を結ぶ短距離用（図４１(a)）と、主に中継器に
用いられる中長距離用(図４１（b))の２種類を用意し、
伝送路長によって使い分けていた。この場合、短距離用
の再生集積回路（短距離用再生ＩＣ）４には、伝送路損
失等化回路が内蔵されないものが多かった。これは、短
距離の伝送路での損失は小さく（0〜6dB;ITU-1 JT-I431
ISDN一次群速度 ユーザ網インタフェースレイヤ１仕様
4.4節参照）、アイ劣化も伝送に差し支えない程度であ
る為である。また、特に同期系１次群では、伝送路損失
の数dB分を打ち消すオーバーシュートおよびアンダーシ
ュートを送信波形に与える予等化を行う為(上記文献の
図 4-1パルスマスク参照）、等化回路の必要性はさらに
低いためである。
成図であり、同期系１次群（1.544Mbps)を例として説明
する。図中、１は送信波を発生する送信波発生部、２は
伝送路、３は入力信号レベルをＩＣレベルに減衰すると
共に、終端整合する減衰回路、４は短距離用の再生集積
回路（短距離用再生ＩＣ）、５は中長距離用の再生集積
回路（長距離用再生ＩＣ）である。従来は、主に局内の
装置間を結ぶ短距離用（図４１(a)）と、主に中継器に
用いられる中長距離用(図４１（b))の２種類を用意し、
伝送路長によって使い分けていた。この場合、短距離用
の再生集積回路（短距離用再生ＩＣ）４には、伝送路損
失等化回路が内蔵されないものが多かった。これは、短
距離の伝送路での損失は小さく（0〜6dB;ITU-1 JT-I431
ISDN一次群速度 ユーザ網インタフェースレイヤ１仕様
4.4節参照）、アイ劣化も伝送に差し支えない程度であ
る為である。また、特に同期系１次群では、伝送路損失
の数dB分を打ち消すオーバーシュートおよびアンダーシ
ュートを送信波形に与える予等化を行う為(上記文献の
図 4-1パルスマスク参照）、等化回路の必要性はさらに
低いためである。
【０００９】一方、中長距離伝送では、最大受信レベル
が小さいため、再生集積回路５の前段に短距離用のよう
に減衰回路３は不要であるが、等化回路は必須である。
近年、長距離伝送では、平衡または同軸ケーブルと中継
器を用いたものに代わり光ファイバによる伝送が主要に
なっている。一方で、光ファイバによる伝送は光／電
気、電気／光変換器が高価であるため、より経済的な平
衡または同軸ケーブル伝送で短距離から中距離までをカ
バーしようとする要求が強くなってきている。このた
め、従来技術で以上のような要求を満足するために、図
４１(ｃ)に示すような対策が講じられている。しかし、
長距離用再生集積回路５は大きな入力信号を扱えないの
で減衰回路３が必要となる。また、伝送路長と無関係に
伝送路損失等化を行うには、短距離伝送路損失に相当す
るローパスフィルタ６を減衰回路３の後段に挿入し、送
信波に与えられた予等化成分を除去する必要がある。こ
のため、問題点２で指摘した受動素子に加え、これらの
減衰回路３およびローパスフィルタ６を構成する受動素
子が、再生集積回路の外部に必要となる問題がある。
が小さいため、再生集積回路５の前段に短距離用のよう
に減衰回路３は不要であるが、等化回路は必須である。
近年、長距離伝送では、平衡または同軸ケーブルと中継
器を用いたものに代わり光ファイバによる伝送が主要に
なっている。一方で、光ファイバによる伝送は光／電
気、電気／光変換器が高価であるため、より経済的な平
衡または同軸ケーブル伝送で短距離から中距離までをカ
バーしようとする要求が強くなってきている。このた
め、従来技術で以上のような要求を満足するために、図
４１(ｃ)に示すような対策が講じられている。しかし、
長距離用再生集積回路５は大きな入力信号を扱えないの
で減衰回路３が必要となる。また、伝送路長と無関係に
伝送路損失等化を行うには、短距離伝送路損失に相当す
るローパスフィルタ６を減衰回路３の後段に挿入し、送
信波に与えられた予等化成分を除去する必要がある。こ
のため、問題点２で指摘した受動素子に加え、これらの
減衰回路３およびローパスフィルタ６を構成する受動素
子が、再生集積回路の外部に必要となる問題がある。
【００１０】(4)問題点４ 従来は、フラットな周波数特性の利得変化を得る手段と
して図４２に示すようにフラットＡＧＣ回路１１ｂが用
いられることが多い。かかる構成では、入力レベルとは
無関係に信号が減衰回路３で減衰される。このため、伝
送距離が長い場合には、増幅系の入力レベルは極めて小
さくなり、増幅段で発生する熱雑音は大きなものになっ
てしまう。このため結果的に等化回路のダイナミックレ
ンジを制限していることになる。
して図４２に示すようにフラットＡＧＣ回路１１ｂが用
いられることが多い。かかる構成では、入力レベルとは
無関係に信号が減衰回路３で減衰される。このため、伝
送距離が長い場合には、増幅系の入力レベルは極めて小
さくなり、増幅段で発生する熱雑音は大きなものになっ
てしまう。このため結果的に等化回路のダイナミックレ
ンジを制限していることになる。
【００１１】(5)問題点５ 図４３は直流オフセットをキャンセルする為の構成説明
図であり、１１は等化部、１６は等化出力波形を直流に
する外付けのローパスフィルタである。単相の信号を扱
う場合、スライサ１３において参照レベル（vref2,3)と
等化出力の直流成分とが一定の電圧差を維持するように
するために、図４３(a)に示すように直流帰還が行われ
る。また、差動の信号を扱う場合には、正負の等化出力
の直流成分が等しくなるように、図４３(b)、(c)に示す
ような直流帰還が行われる。図４３(c)では、アンプと
して、入力差動対とは別に補助入力差動対を備えたもの
が用いられる。これらの例では、等化出力の直流成分を
取り出す方法として、出力信号をローパスフィルタ１６
に通している。この方法では、ローパスフィルタ１６の
時定数を大きく取る必要があり、該ローパスフィルタを
構成する素子を集積回路外部に構築しなくてはならない
問題がある。尚、一般的に、集積回路内に構築できる抵
抗、容量に許容される値は、外部素子に比べて極めて小
さい。
図であり、１１は等化部、１６は等化出力波形を直流に
する外付けのローパスフィルタである。単相の信号を扱
う場合、スライサ１３において参照レベル（vref2,3)と
等化出力の直流成分とが一定の電圧差を維持するように
するために、図４３(a)に示すように直流帰還が行われ
る。また、差動の信号を扱う場合には、正負の等化出力
の直流成分が等しくなるように、図４３(b)、(c)に示す
ような直流帰還が行われる。図４３(c)では、アンプと
して、入力差動対とは別に補助入力差動対を備えたもの
が用いられる。これらの例では、等化出力の直流成分を
取り出す方法として、出力信号をローパスフィルタ１６
に通している。この方法では、ローパスフィルタ１６の
時定数を大きく取る必要があり、該ローパスフィルタを
構成する素子を集積回路外部に構築しなくてはならない
問題がある。尚、一般的に、集積回路内に構築できる抵
抗、容量に許容される値は、外部素子に比べて極めて小
さい。
【００１２】(6)問題点６ スライサ回路１３において、両極性信号を単相で処理
し、正負二つの参照レベルでスライスすると、図４４に
示すように正負のパルスのデューティのバランスが良く
ない。すなわち、正規の参照レベルVref1′,Vref2′に
同方向にオフセットVofが重畳されると、参照レベルはV
ref1,Vref2に変化し、スライサデータのパルス幅(デュ
ーティ)に差が出てしまい、バランスが悪くなる。
し、正負二つの参照レベルでスライスすると、図４４に
示すように正負のパルスのデューティのバランスが良く
ない。すなわち、正規の参照レベルVref1′,Vref2′に
同方向にオフセットVofが重畳されると、参照レベルはV
ref1,Vref2に変化し、スライサデータのパルス幅(デュ
ーティ)に差が出てしまい、バランスが悪くなる。
【００１３】(7) 問題点７ スライサ回路を構成するコンパレータには入力オフセッ
トがあり、CMOSの場合、特に大きく数十mV程度である。
これらのオフセットは、実質的なアイ開口率を下げ、ス
ライスデータのパルス幅の正負バランスを悪化させる問
題がある。MOS差動対のオフセットをキャンセルする方
法としては、IEEE JOURNAL OF SOLID-STATE CIRCUITS V
OL 27 NO.8 AUGUST 1992 、An Offset reduction Techn
ique for use with CMOS Integrated Comparators and
Amplifiers, pages 1168-1175およびIEEE JOURNAL OF S
OLID-STATE CIRCUITS VOL 30 NO.2 FEBRUARY 1995、A H
igh Temperature Precision Amplifier, pages 120-128
がある。しかし前者では複雑なディジタル制御が行わ
れ、また後者はオペアンプであり負帰還回路として用い
なくてはならないため、どちらも本スライサには不向き
である。
トがあり、CMOSの場合、特に大きく数十mV程度である。
これらのオフセットは、実質的なアイ開口率を下げ、ス
ライスデータのパルス幅の正負バランスを悪化させる問
題がある。MOS差動対のオフセットをキャンセルする方
法としては、IEEE JOURNAL OF SOLID-STATE CIRCUITS V
OL 27 NO.8 AUGUST 1992 、An Offset reduction Techn
ique for use with CMOS Integrated Comparators and
Amplifiers, pages 1168-1175およびIEEE JOURNAL OF S
OLID-STATE CIRCUITS VOL 30 NO.2 FEBRUARY 1995、A H
igh Temperature Precision Amplifier, pages 120-128
がある。しかし前者では複雑なディジタル制御が行わ
れ、また後者はオペアンプであり負帰還回路として用い
なくてはならないため、どちらも本スライサには不向き
である。
【００１４】(8) 問題点８ 図４５は従来のピーク検出回路１２ａの構成図であり、
12a-1は等化出力信号と保持しているピーク信号の大小
を比較するコンパレータあるいは差動アンプ、12a-2は
等化出力信号の方がピーク信号より大きいときオンし、
小さいときオフするスイッチ、12a-3はピーク保持用の
コンデンサ、12a-4はコンデンサ充電用の定電流ｉ1の電
流源、12a-5はコンデンサ放電用の定電流ｉ2（＜ｉ1）
の電流源である。基本的な動作は、出力よりも高いレベ
ルが入力するとスイッチ12a-2がＯＮになり、コンデン
サ12a-3に電流ｉ1が流れ込み出力レベルが上昇する。出
力よりも小さなレベルが入力するとスイッチ12a-2がオ
フになり、コンデンサ12a-3に充電されている電荷が放
電され、レベルが下降する。以上は、単相型であるが、
差動でも基本的な動作は同じである。図４５の構成で
は、放電電流は、入出力に関わらず一定である。このた
め、入力データのパターンのパルス密度（”１”の比
率）によって波形が変化することになる。これを防ぐた
め、従来では、コンデンサ12a-3を外部に設けて時定数
を大きくしなければならない問題があった。
12a-1は等化出力信号と保持しているピーク信号の大小
を比較するコンパレータあるいは差動アンプ、12a-2は
等化出力信号の方がピーク信号より大きいときオンし、
小さいときオフするスイッチ、12a-3はピーク保持用の
コンデンサ、12a-4はコンデンサ充電用の定電流ｉ1の電
流源、12a-5はコンデンサ放電用の定電流ｉ2（＜ｉ1）
の電流源である。基本的な動作は、出力よりも高いレベ
ルが入力するとスイッチ12a-2がＯＮになり、コンデン
サ12a-3に電流ｉ1が流れ込み出力レベルが上昇する。出
力よりも小さなレベルが入力するとスイッチ12a-2がオ
フになり、コンデンサ12a-3に充電されている電荷が放
電され、レベルが下降する。以上は、単相型であるが、
差動でも基本的な動作は同じである。図４５の構成で
は、放電電流は、入出力に関わらず一定である。このた
め、入力データのパターンのパルス密度（”１”の比
率）によって波形が変化することになる。これを防ぐた
め、従来では、コンデンサ12a-3を外部に設けて時定数
を大きくしなければならない問題があった。
【００１５】以上より、本発明の第１の目的は、問題点
１を解決できる、すなわち、電源電圧変動、大地電圧変
動、電源雑音、大地雑音の影響をおさえることができる
差動オペアンプ及び差動型非反転増幅回路、差動型ボル
テージフォロワを提供することである。本発明の第２の
目的は、問題点２を解決する伝送路損失等化回路を提供
することであり、等化曲線を細かく設定することがで
き、しかも、集積回路に外付けする外部素子無しでより
小さな等化偏差を実現できる伝送路損失等化回路を提供
することである。本発明の第３の目的は、問題点３を解
決する伝送路損失等化回路を提供することであり、短距
離から中距離までの伝送路長に対応でき、しかも、伝送
路長によらない等化波形が得られる伝送路損失等化回路
を提供することである。
１を解決できる、すなわち、電源電圧変動、大地電圧変
動、電源雑音、大地雑音の影響をおさえることができる
差動オペアンプ及び差動型非反転増幅回路、差動型ボル
テージフォロワを提供することである。本発明の第２の
目的は、問題点２を解決する伝送路損失等化回路を提供
することであり、等化曲線を細かく設定することがで
き、しかも、集積回路に外付けする外部素子無しでより
小さな等化偏差を実現できる伝送路損失等化回路を提供
することである。本発明の第３の目的は、問題点３を解
決する伝送路損失等化回路を提供することであり、短距
離から中距離までの伝送路長に対応でき、しかも、伝送
路長によらない等化波形が得られる伝送路損失等化回路
を提供することである。
【００１６】本発明の第４の目的は、問題点４を解決す
る伝送路損失等化回路を提供することであり、熱雑音を
減小し、その分だけダイナミックレンジを拡大できる伝
送路損失等化回路を提供することである。本発明の第５
の目的は、問題点５を解決することであり、ローパスフ
ィルタを使用しないで等化出力の直流成分を検出帰還で
きる直流帰還レベル検出回路を提供することである。本
発明の第６の目的は、問題点６を解決することであり、
スライスデータのパルス幅を一定にでき、しかも、抵抗
素子のバラツキに関係なくレベルシフトができ、等化偏
差を小さくできるスライサ回路を提供することである。
本発明の第７の目的は、問題点７を解決することであ
り、入力オフセットを十分小さく押えて、連続信号であ
る等化出力波形をスライスして正負スライスデータ間の
パルス幅バランスを改善することである。本発明の第８
の目的は、問題点８を解決することであり、外部素子を
用いることなく、入力データのパルス密度に依存しない
等化制御ができる利得制御回路を提供することである。
る伝送路損失等化回路を提供することであり、熱雑音を
減小し、その分だけダイナミックレンジを拡大できる伝
送路損失等化回路を提供することである。本発明の第５
の目的は、問題点５を解決することであり、ローパスフ
ィルタを使用しないで等化出力の直流成分を検出帰還で
きる直流帰還レベル検出回路を提供することである。本
発明の第６の目的は、問題点６を解決することであり、
スライスデータのパルス幅を一定にでき、しかも、抵抗
素子のバラツキに関係なくレベルシフトができ、等化偏
差を小さくできるスライサ回路を提供することである。
本発明の第７の目的は、問題点７を解決することであ
り、入力オフセットを十分小さく押えて、連続信号であ
る等化出力波形をスライスして正負スライスデータ間の
パルス幅バランスを改善することである。本発明の第８
の目的は、問題点８を解決することであり、外部素子を
用いることなく、入力データのパルス密度に依存しない
等化制御ができる利得制御回路を提供することである。
【００１７】
【課題を解決するための手段】上記第１の目的は本発明
によれば、正転入力と反転帰還入力、および反転入力と
正転帰還入力から成る２組の入力差動対と、１組の出力
差動対と、出力差動対の平均直流レベルを決定するバラ
ンスレベル入力を備えたオペアンプ、あるいは、正転入
力と反転帰還入力、および反転入力と正転帰還入力から
成る２組の入力差動対と、１組の出力差動対と、出力差
動対の正転出力の平均直流レベルを決定する第１のバラ
ンスレベル入力と、反転出力の平均直流レベルを決定す
る第２のバランスレベル入力とを備えたオペアンプによ
り達成される。又、上記第１の目的は、本発明によれ
ば、上記オペアンプの正転入力を第１の入力とし、反転
入力を第２の入力とし、正転出力を第１の出力とし、反
転出力を第２の出力とし、第１の受動素子を反転帰還入
力と大地との間に接続し、第１の受動素子と等しいイン
ピーダンスを有する第２の受動素子を正転帰還入力と大
地との間に接続し、第３の受動素子を反転帰還入力と正
転出力との間に接続し、第３の受動素子と等しいインピ
ーダンスを有する第４の受動素子を正転帰還入力と反転
出力との間に接続してなる差動型非反転増幅回路により
達成される。更に、上記第１の目的は、上記差動型非反
転増幅回路を備え、差動型非反転増幅回路の第１および
第２の受動素子として抵抗と容量を直列に接続した回路
を備え、上記差動型非反転増幅回路の第３および第４の
受動素子として可変抵抗を備えた差動型可変ハイパスフ
ィルタを√ｆＡＧＣ回路として用いることにより達成さ
れる。
によれば、正転入力と反転帰還入力、および反転入力と
正転帰還入力から成る２組の入力差動対と、１組の出力
差動対と、出力差動対の平均直流レベルを決定するバラ
ンスレベル入力を備えたオペアンプ、あるいは、正転入
力と反転帰還入力、および反転入力と正転帰還入力から
成る２組の入力差動対と、１組の出力差動対と、出力差
動対の正転出力の平均直流レベルを決定する第１のバラ
ンスレベル入力と、反転出力の平均直流レベルを決定す
る第２のバランスレベル入力とを備えたオペアンプによ
り達成される。又、上記第１の目的は、本発明によれ
ば、上記オペアンプの正転入力を第１の入力とし、反転
入力を第２の入力とし、正転出力を第１の出力とし、反
転出力を第２の出力とし、第１の受動素子を反転帰還入
力と大地との間に接続し、第１の受動素子と等しいイン
ピーダンスを有する第２の受動素子を正転帰還入力と大
地との間に接続し、第３の受動素子を反転帰還入力と正
転出力との間に接続し、第３の受動素子と等しいインピ
ーダンスを有する第４の受動素子を正転帰還入力と反転
出力との間に接続してなる差動型非反転増幅回路により
達成される。更に、上記第１の目的は、上記差動型非反
転増幅回路を備え、差動型非反転増幅回路の第１および
第２の受動素子として抵抗と容量を直列に接続した回路
を備え、上記差動型非反転増幅回路の第３および第４の
受動素子として可変抵抗を備えた差動型可変ハイパスフ
ィルタを√ｆＡＧＣ回路として用いることにより達成さ
れる。
【００１８】上記第２の目的は本発明によれば、差動型
可変ハイパスフィルタを複数段カスケード接続して集積
回路内部に備えると共に、可変ハイパスフィルタの第１
の抵抗と第１の容量、および可変抵抗を集積回路内部に
備えた伝送路損失等化回路により達成される。上記第３
の目的は本発明によれば、差動型可変ハイパスフィルタ
の差動出力に等値の抵抗の一端をそれぞれ接続し、上記
各抵抗の他端をそれぞれ差動出力とし、差動型可変ハイ
パスフィルタの第１または第２の受動素子である抵抗容
量直列接続回路と等インピーダンス値を有する回路を、
上記差動出力間に備えた伝送路損失等化回路により達成
される。上記第４の目的は本発明によれば、差動型可変
ハイパスフィルタの前段に可変減衰回路を設けた伝送路
損失等化回路により達成される。
可変ハイパスフィルタを複数段カスケード接続して集積
回路内部に備えると共に、可変ハイパスフィルタの第１
の抵抗と第１の容量、および可変抵抗を集積回路内部に
備えた伝送路損失等化回路により達成される。上記第３
の目的は本発明によれば、差動型可変ハイパスフィルタ
の差動出力に等値の抵抗の一端をそれぞれ接続し、上記
各抵抗の他端をそれぞれ差動出力とし、差動型可変ハイ
パスフィルタの第１または第２の受動素子である抵抗容
量直列接続回路と等インピーダンス値を有する回路を、
上記差動出力間に備えた伝送路損失等化回路により達成
される。上記第４の目的は本発明によれば、差動型可変
ハイパスフィルタの前段に可変減衰回路を設けた伝送路
損失等化回路により達成される。
【００１９】上記第５の目的は本発明によれば、充電用
である第１の電流源およびそれを制御する第１のスイッ
チ、放電用である第２の電流源およびそれを制御する第
２のスイッチ、等化部から出力される第１の差動信号
（等化正転信号）が設定レベルを越えたとき第１の制御
信号を出力し、第２の差動信号（等化反転信号）が設定
レベルを越えたとき第２の制御信号を出力するスライサ
回路、第１の制御信号により第１のスイッチのオン・オ
フを制御し、第２の制御信号により第２のスイッチをオ
ン・オフ制御する手段と、充電電流と放電電流の差を積
分し、積分出力を等化出力の直流成分として出力と積分
回路を備えた直流帰還レベル検出回路により達成され
る。上記第６の目的は本発明によれば、抵抗分割型レベ
ルシフタを備えたスライサ回路において、スライサ回路
の電流源として、安定化電圧が正側入力に印加されるオ
ペアンプと、オペアンプの負側入力と大地との間に設け
られた集積回路内部素子である抵抗と、オペアンプ出力
がゲートに接続され、オペアンプの負側入力とソースが
接続されたNチャネルMOSFETを備え、ＮチャネルMOSFET
のドレーンを出力端子とする電流源を用いたスライサ回
路によ達成される。
である第１の電流源およびそれを制御する第１のスイッ
チ、放電用である第２の電流源およびそれを制御する第
２のスイッチ、等化部から出力される第１の差動信号
（等化正転信号）が設定レベルを越えたとき第１の制御
信号を出力し、第２の差動信号（等化反転信号）が設定
レベルを越えたとき第２の制御信号を出力するスライサ
回路、第１の制御信号により第１のスイッチのオン・オ
フを制御し、第２の制御信号により第２のスイッチをオ
ン・オフ制御する手段と、充電電流と放電電流の差を積
分し、積分出力を等化出力の直流成分として出力と積分
回路を備えた直流帰還レベル検出回路により達成され
る。上記第６の目的は本発明によれば、抵抗分割型レベ
ルシフタを備えたスライサ回路において、スライサ回路
の電流源として、安定化電圧が正側入力に印加されるオ
ペアンプと、オペアンプの負側入力と大地との間に設け
られた集積回路内部素子である抵抗と、オペアンプ出力
がゲートに接続され、オペアンプの負側入力とソースが
接続されたNチャネルMOSFETを備え、ＮチャネルMOSFET
のドレーンを出力端子とする電流源を用いたスライサ回
路によ達成される。
【００２０】上記第７の目的は本発明によれば、正側入
力、負側入力、出力の各端子を備え、かつ、差動入力と
補助差動入力を有する増幅回路と、第１の状態において
上記増幅回路の差動入力の正側と負側を短絡し、第２の
状態において上記負側入力端子と上記増幅回路の差動入
力の負側を短絡する第１のスイッチ手段と、第１状態に
おいて上記増幅回路の出力と上記増幅回路の補助差動入
力の負側を抵抗を介して接続し、上記出力端子と大地を
短絡し、第２の状態において、上記出力端子と上記増幅
回路の出力とを短絡する第２のスイッチ手段を備え、上
記正側入力端子と上記増幅回路の差動入力の正側を接続
し、上記増幅回路の補助差動入力の正側に参照レベルを
印加し、上記増幅回路の補助差動入力の負側に電荷保存
回路を接続してなるコンパレータにより達成される。上
記第８の目的は本発明によれば、充電用である第１の電
流源およびそれを制御する第１のスイッチ、放電用であ
る第２の電流源およびそれを制御する第２のスイッチ、
等化部出力の信号振幅が基準レベルを上回るときに上記
第１のスイッチをＯＮにする手段、等化部出力がハイレ
ベルとなる毎に、所定時間だけ上記第２のスイッチをＯ
Ｎにする手段、充電電流と放電電流の差を積分する回路
を備え、積分回路の出力を等化部の利得制御信号として
出力する利得制御回路を備えた伝送路損失等化回路によ
り達成される。
力、負側入力、出力の各端子を備え、かつ、差動入力と
補助差動入力を有する増幅回路と、第１の状態において
上記増幅回路の差動入力の正側と負側を短絡し、第２の
状態において上記負側入力端子と上記増幅回路の差動入
力の負側を短絡する第１のスイッチ手段と、第１状態に
おいて上記増幅回路の出力と上記増幅回路の補助差動入
力の負側を抵抗を介して接続し、上記出力端子と大地を
短絡し、第２の状態において、上記出力端子と上記増幅
回路の出力とを短絡する第２のスイッチ手段を備え、上
記正側入力端子と上記増幅回路の差動入力の正側を接続
し、上記増幅回路の補助差動入力の正側に参照レベルを
印加し、上記増幅回路の補助差動入力の負側に電荷保存
回路を接続してなるコンパレータにより達成される。上
記第８の目的は本発明によれば、充電用である第１の電
流源およびそれを制御する第１のスイッチ、放電用であ
る第２の電流源およびそれを制御する第２のスイッチ、
等化部出力の信号振幅が基準レベルを上回るときに上記
第１のスイッチをＯＮにする手段、等化部出力がハイレ
ベルとなる毎に、所定時間だけ上記第２のスイッチをＯ
Ｎにする手段、充電電流と放電電流の差を積分する回路
を備え、積分回路の出力を等化部の利得制御信号として
出力する利得制御回路を備えた伝送路損失等化回路によ
り達成される。
【００２１】
（Ａ）全体の構成 図１は本発明の伝送路損失等化回路の全体の構成図であ
り、集積回路で構成されている。２１は伝送路損失と逆
特性を持ち、波形整形する等化部であり、利得制御信号
ＧＣＳのレベルに応じて利得を可変する一次ハイパスフ
ィルタである√ｆ ＡＧＣ回路３１と、フラットなｆ特
を維持しながら利得制御信号ＧＣＳのレベルに応じて利
得を可変する増幅回路であるフラットＡＧＣ回路３２等
を備えている。２２は利得制御部であり、等化出力波形
のピーク値を検出し、該ピーク値に基づいて利得制御信
号ＧＣＳを出力する。２３はスライサ回路であり、差動
の等化正転出力信号と差動の等化反転出力信号を入力さ
れ、正転側及び反転側におけるデータパルスＤＴＰ，Ｄ
ＴＰ′、タイミング抽出用パルスＴＥＰ、ＴＥＰ、ピー
ク値検出用の等化制御用パルスＥＱＣ，ＥＱＣ′をそれ
ぞれ出力する。２４は等化出力の直流成分（単相信号の
場合）あるいは正転と反転の直流レベルの差（差動信号
の場合）を検出して等化部２１の入力側に帰還するＤＣ
帰還レベル検出部、２５は伝送信号レベルを減衰する減
衰回路である。
り、集積回路で構成されている。２１は伝送路損失と逆
特性を持ち、波形整形する等化部であり、利得制御信号
ＧＣＳのレベルに応じて利得を可変する一次ハイパスフ
ィルタである√ｆ ＡＧＣ回路３１と、フラットなｆ特
を維持しながら利得制御信号ＧＣＳのレベルに応じて利
得を可変する増幅回路であるフラットＡＧＣ回路３２等
を備えている。２２は利得制御部であり、等化出力波形
のピーク値を検出し、該ピーク値に基づいて利得制御信
号ＧＣＳを出力する。２３はスライサ回路であり、差動
の等化正転出力信号と差動の等化反転出力信号を入力さ
れ、正転側及び反転側におけるデータパルスＤＴＰ，Ｄ
ＴＰ′、タイミング抽出用パルスＴＥＰ、ＴＥＰ、ピー
ク値検出用の等化制御用パルスＥＱＣ，ＥＱＣ′をそれ
ぞれ出力する。２４は等化出力の直流成分（単相信号の
場合）あるいは正転と反転の直流レベルの差（差動信号
の場合）を検出して等化部２１の入力側に帰還するＤＣ
帰還レベル検出部、２５は伝送信号レベルを減衰する減
衰回路である。
【００２２】入力側伝送路より到来した信号は減衰回路
２５で所定レベル減衰した後、等化部２１に入力する。
等化部２１は伝送路の損失特性と逆特性で入信号を等化
してスライサ回路２３に入力する。スライサ回路２３は
入力信号よりデータパルス、タイミング抽出用パルス、
ピーク値検出用の等化制御用パルスを発生する。図示し
ないデータ再生部はタイミング抽出用パルスに同期して
データパルスを読み取って出力側伝送路に送出する。利
得制御回路２２は等化出力のピーク値を検出し、該ピー
ク値に基づいて等化部２１の√ｆＡＧＣ３１、フラット
ＡＧＣ３２のゲインを制御する利得制御信号ＧＣＳを出
力し、等化部２１は等化出力のピーク値が一定レベルに
なるようにゲインを制御する。又、ＤＣ帰還レベル検出
部２４は、たとえば正転と反転の直流レベルの差（差動
信号の場合）を検出して等化部２１の入力側に帰還し、
該差が零となるように制御する。
２５で所定レベル減衰した後、等化部２１に入力する。
等化部２１は伝送路の損失特性と逆特性で入信号を等化
してスライサ回路２３に入力する。スライサ回路２３は
入力信号よりデータパルス、タイミング抽出用パルス、
ピーク値検出用の等化制御用パルスを発生する。図示し
ないデータ再生部はタイミング抽出用パルスに同期して
データパルスを読み取って出力側伝送路に送出する。利
得制御回路２２は等化出力のピーク値を検出し、該ピー
ク値に基づいて等化部２１の√ｆＡＧＣ３１、フラット
ＡＧＣ３２のゲインを制御する利得制御信号ＧＣＳを出
力し、等化部２１は等化出力のピーク値が一定レベルに
なるようにゲインを制御する。又、ＤＣ帰還レベル検出
部２４は、たとえば正転と反転の直流レベルの差（差動
信号の場合）を検出して等化部２１の入力側に帰還し、
該差が零となるように制御する。
【００２３】（Ｂ）等化部 （ａ）√ｆＡＧＣ回路及び等化回路網の集積回路内蔵化 図２(a)に示すように√ｆＡＧＣ回路を従来と同一構成
とし（図３４参照）、かかる√ｆＡＧＣ回路３１ａ〜３
１ｃを図２（ｂ）に示すように複数段集積回路内部に構
築し、又、等化回路網（Ｒ、Ｃ、ｒx)３１ｄも集積回路
内部素子を用いる。すなわち、個々の√ｆＡＧＣ回路
(可変フィルタ)３１ａ〜３１ｃを、単相出力オペアンプ
31a-1と、オペアンプの負側入力と出力との間に設けら
れた可変抵抗31a-2と、上記オペアンプの負側入力と大
地との間に設けられ、第１の抵抗31a-3と第１の容量31a
-4を直列に接続した直列回路とで構成し、各√ｆＡＧＣ
回路(可変フィルタ)３１ａ〜３１ｃを複数段カスコード
接続して集積回路内部に備え、かつ、各√ｆＡＧＣ回路
の第１の抵抗と第１の容量、および可変抵抗をそれぞれ
集積回路内部に備えて√ｆＡＧＣ回路３１を構成する。
とし（図３４参照）、かかる√ｆＡＧＣ回路３１ａ〜３
１ｃを図２（ｂ）に示すように複数段集積回路内部に構
築し、又、等化回路網（Ｒ、Ｃ、ｒx)３１ｄも集積回路
内部素子を用いる。すなわち、個々の√ｆＡＧＣ回路
(可変フィルタ)３１ａ〜３１ｃを、単相出力オペアンプ
31a-1と、オペアンプの負側入力と出力との間に設けら
れた可変抵抗31a-2と、上記オペアンプの負側入力と大
地との間に設けられ、第１の抵抗31a-3と第１の容量31a
-4を直列に接続した直列回路とで構成し、各√ｆＡＧＣ
回路(可変フィルタ)３１ａ〜３１ｃを複数段カスコード
接続して集積回路内部に備え、かつ、各√ｆＡＧＣ回路
の第１の抵抗と第１の容量、および可変抵抗をそれぞれ
集積回路内部に備えて√ｆＡＧＣ回路３１を構成する。
【００２４】かかるカスコード接続の√ｆＡＧＣによれ
ば、１段のみを用いる図３４の従来技術に比べ、等化曲
線を細かく設定することが可能になる。図３は√f AGC
を３段用いた√ｆＡＧＣ回路３１の周波数特性（ｆ
特）、図４は等化回路２１の総合周波数特性である。図
４より明らかなように、伝送損失とほぼ近似した周波数
特性を等化回路に持たせることができる。この結果、従
来技術のものに比べ、極めて等化偏差が小さく、伝送距
離による差も少ない。また、等化偏差が小さいので、集
積回路内部素子の製造バラツキにも対応可能である。な
ぜならば、伝送路損失曲線Ｌ(f,l)は（ｆは周波数、lは
距離）、 Ｌ（f-△f,l）≒Ｌ（f,l+△l） なる特性を持つためである。集積回路路内部素子の製造
バラツキにより、等化曲線が周波数軸方向に△ｆずれて
も、その曲線は異なる伝送距離ｌ＋△ｌに対応する。結
果として、従来技術に比べ、より小さい等化偏差を、外
部素子無しに実現できる。以上により従来の問題点２が
解決できる。
ば、１段のみを用いる図３４の従来技術に比べ、等化曲
線を細かく設定することが可能になる。図３は√f AGC
を３段用いた√ｆＡＧＣ回路３１の周波数特性（ｆ
特）、図４は等化回路２１の総合周波数特性である。図
４より明らかなように、伝送損失とほぼ近似した周波数
特性を等化回路に持たせることができる。この結果、従
来技術のものに比べ、極めて等化偏差が小さく、伝送距
離による差も少ない。また、等化偏差が小さいので、集
積回路内部素子の製造バラツキにも対応可能である。な
ぜならば、伝送路損失曲線Ｌ(f,l)は（ｆは周波数、lは
距離）、 Ｌ（f-△f,l）≒Ｌ（f,l+△l） なる特性を持つためである。集積回路路内部素子の製造
バラツキにより、等化曲線が周波数軸方向に△ｆずれて
も、その曲線は異なる伝送距離ｌ＋△ｌに対応する。結
果として、従来技術に比べ、より小さい等化偏差を、外
部素子無しに実現できる。以上により従来の問題点２が
解決できる。
【００２５】（ｂ）短距離から中距離までの伝送路長へ
の対応 図５に示すように減衰回路２５を集積回路（伝送路損失
等化回路）内部の初段に設け、その後段に、可変抵抗値
ｒxによりローパス、フラット、ハイパスと変化する√
ｆＡＧＣ等化回路３１を設ける。尚、図５において、３
５は送信波発生部、３６は伝送路、３７は受信端、３８
は終端抵抗である。ローバス、フラット、ハイパスと変
化する√ｆＡＧＣ等化回路３１としては、図６(a)のよ
うな可変フィルタを用いる。この可変フィルタは、単相
出力オペアンプ31a-1を備え、オペアンプの正側入力を
入力とし、オペアンプの負側入力と出力との間に可変抵
抗（ｒx）31a-2を備え、上記オペアンプの負側入力と大
地との間に、第１の抵抗(Ｒ）31a-3と第１の容量（Ｃ）
31a-4を直列に接続した回路を備え、上記第１の抵抗31a
-3と同じ値を持つ第２の抵抗31a-5と、第１の容量31a-4
と同じ値を持つ第２の容量31a-6とを直列に接続した回
路を、出力と大地との間に備え、出力と上記オペアンプ
出力との間に第３の抵抗31a-7を備えて構成されてい
る。かかる可変フィルタは、図６(ｂ)に示すように、ｒ
X＝ｒ0のときフラットなｆ特となり、ｒX＞ｒ0でハイパ
ス型、ｒX＜ｒ0でローパス型となる。
の対応 図５に示すように減衰回路２５を集積回路（伝送路損失
等化回路）内部の初段に設け、その後段に、可変抵抗値
ｒxによりローパス、フラット、ハイパスと変化する√
ｆＡＧＣ等化回路３１を設ける。尚、図５において、３
５は送信波発生部、３６は伝送路、３７は受信端、３８
は終端抵抗である。ローバス、フラット、ハイパスと変
化する√ｆＡＧＣ等化回路３１としては、図６(a)のよ
うな可変フィルタを用いる。この可変フィルタは、単相
出力オペアンプ31a-1を備え、オペアンプの正側入力を
入力とし、オペアンプの負側入力と出力との間に可変抵
抗（ｒx）31a-2を備え、上記オペアンプの負側入力と大
地との間に、第１の抵抗(Ｒ）31a-3と第１の容量（Ｃ）
31a-4を直列に接続した回路を備え、上記第１の抵抗31a
-3と同じ値を持つ第２の抵抗31a-5と、第１の容量31a-4
と同じ値を持つ第２の容量31a-6とを直列に接続した回
路を、出力と大地との間に備え、出力と上記オペアンプ
出力との間に第３の抵抗31a-7を備えて構成されてい
る。かかる可変フィルタは、図６(ｂ)に示すように、ｒ
X＝ｒ0のときフラットなｆ特となり、ｒX＞ｒ0でハイパ
ス型、ｒX＜ｒ0でローパス型となる。
【００２６】利得制御信号ＧＣＳにより可変抵抗ｒxの
値が制御され、ローバス、フラット、ハイパスのいずれ
かの特性になる。減衰回路２５を集積回路内部に設ける
ことで、減衰回路を構成する外部素子の分だけ、外部素
子数を削減できる。また、ローパス、フラット、ハイパ
スと変化する√ｆＡＧＣ等化回路を用いることで、送信
波に加えられた予等化成分の影響を受けること無く、伝
送路長に依らない等化波形が得られる。よって、従来の
問題点３で指摘した外部素子は不要となる。
値が制御され、ローバス、フラット、ハイパスのいずれ
かの特性になる。減衰回路２５を集積回路内部に設ける
ことで、減衰回路を構成する外部素子の分だけ、外部素
子数を削減できる。また、ローパス、フラット、ハイパ
スと変化する√ｆＡＧＣ等化回路を用いることで、送信
波に加えられた予等化成分の影響を受けること無く、伝
送路長に依らない等化波形が得られる。よって、従来の
問題点３で指摘した外部素子は不要となる。
【００２７】(ｃ)周波数特性がフラットな利得変化を得
る手段 図７に示すように、周波数特性がフラットな利得変化を
得る手段として、入力段に可変減衰回路２５′を設け、
フラットＡＧＣに代えてゲイン固定のフラットアンプ３
２′を設ける。図８は可変減衰回路２５′の回路例であ
る。なお、ｒ1側を可変にする方法もあるが、√ｆＡＧ
Ｃ回路３１と連動させて等化回路を構成するにはｒ2側
を可変にする。この図７の構成によれば、最小受信レベ
ル入力時、可変減衰器２５′のゲインが上昇し、従来技
術（図３８）に比べて信号振幅が増大する。この結果、
フラットゲイン固定アンプ３２′の出力が、減衰器のゲ
イン上昇分だけ上昇し、従来技術に比べて熱雑音が減少
し、その分だけダイナミックレンジを拡大でき、従来の
問題点４を解決できる。
る手段 図７に示すように、周波数特性がフラットな利得変化を
得る手段として、入力段に可変減衰回路２５′を設け、
フラットＡＧＣに代えてゲイン固定のフラットアンプ３
２′を設ける。図８は可変減衰回路２５′の回路例であ
る。なお、ｒ1側を可変にする方法もあるが、√ｆＡＧ
Ｃ回路３１と連動させて等化回路を構成するにはｒ2側
を可変にする。この図７の構成によれば、最小受信レベ
ル入力時、可変減衰器２５′のゲインが上昇し、従来技
術（図３８）に比べて信号振幅が増大する。この結果、
フラットゲイン固定アンプ３２′の出力が、減衰器のゲ
イン上昇分だけ上昇し、従来技術に比べて熱雑音が減少
し、その分だけダイナミックレンジを拡大でき、従来の
問題点４を解決できる。
【００２８】（ｄ）√ｆＡＧＣ回路等に適用できる差動
型非反転増幅回路 図９(a)は本発明にかかわる差動型非反転増幅回路の構
成図であり、図９（ｂ）に対比のために従来の単相型非
反転増幅回路を並置して示している。図９(a)におい
て、１０１は正転入力と反転帰還入力、および反転入力
と正転帰還入力から成る２組の入力差動対と、１組の出
力差動対と、上記出力差動対の平均直流レベルを決定す
るバランスレベル入力を備え、出力差動対より、バラン
ス入力レベルを中心とするバランスの取れた差動信号を
出力する差動オペアンプである。差動型非反転増幅回路
１００は、差動オペアンプ１０１の正転入力を第１の入
力とし、反転入力を第２の入力とし、正転出力を第１の
出力とし、反転出力を第２の出力とし、第１の受動素子
（Ｚ1）１０２を反転帰還入力と大地との間に接続し、
第１の受動素子１０２と等しいインピーダンスを有する
第２の受動素子１０３を正転帰還入力と大地との間に接
続し、第３の受動素子（Ｚ2）１０４を反転帰還入力と
正転出力との間に接続し、第３の受動素子と等しいイン
ピーダンスを有する第４の受動素子１０５を正転帰還入
力と反転出力との間に接続して構成されている。
型非反転増幅回路 図９(a)は本発明にかかわる差動型非反転増幅回路の構
成図であり、図９（ｂ）に対比のために従来の単相型非
反転増幅回路を並置して示している。図９(a)におい
て、１０１は正転入力と反転帰還入力、および反転入力
と正転帰還入力から成る２組の入力差動対と、１組の出
力差動対と、上記出力差動対の平均直流レベルを決定す
るバランスレベル入力を備え、出力差動対より、バラン
ス入力レベルを中心とするバランスの取れた差動信号を
出力する差動オペアンプである。差動型非反転増幅回路
１００は、差動オペアンプ１０１の正転入力を第１の入
力とし、反転入力を第２の入力とし、正転出力を第１の
出力とし、反転出力を第２の出力とし、第１の受動素子
（Ｚ1）１０２を反転帰還入力と大地との間に接続し、
第１の受動素子１０２と等しいインピーダンスを有する
第２の受動素子１０３を正転帰還入力と大地との間に接
続し、第３の受動素子（Ｚ2）１０４を反転帰還入力と
正転出力との間に接続し、第３の受動素子と等しいイン
ピーダンスを有する第４の受動素子１０５を正転帰還入
力と反転出力との間に接続して構成されている。
【００２９】図１０は差動オペアンプ１０１の構成例で
あり、二対差動入力・差動出力電流ミラー型オペアンプ
の構成を有している。図中、１０１ａは差動入力段、１
０１ｂはカスコード段、１０１ｃはコモンモード帰還差
動対、１０１ｄはコモンモード検出器、１０１ｅ，１０
１ｆは位相補償コンデンサ、１０１ｇ，１０ｈは出力バ
ッファ、ＭはMOS FET、bias1, bias2はバイアス入力端
子、balはバランス入力端子である。
あり、二対差動入力・差動出力電流ミラー型オペアンプ
の構成を有している。図中、１０１ａは差動入力段、１
０１ｂはカスコード段、１０１ｃはコモンモード帰還差
動対、１０１ｄはコモンモード検出器、１０１ｅ，１０
１ｆは位相補償コンデンサ、１０１ｇ，１０ｈは出力バ
ッファ、ＭはMOS FET、bias1, bias2はバイアス入力端
子、balはバランス入力端子である。
【００３０】差動入力段１０１ａは、正転入力ｉｐと反
転帰還入力ｆｂｎ、および反転入力ｉｎと正転帰還入力
ｆｂｐの２組の差動対101a-1,101a-2と、これら２組の
差動対の正転側同士を流れる電流の和をミラーするミラ
ー手段101a-3と、反転側同士を流れる電流の和をミラー
するミラー手段101a-4を備え、正転および反転の差動信
号はカレントミラーによってそれぞれ正負のカスコード
段１０１ｂに伝えられる。カスコード段１０１ｂは上記
２つの電流和がミラーされる正転側及び反転側のカスコ
ード増幅段101b-1,101b-2と、コモンモード差動対１０
１ｃの片側を流れる電流がミラーされる正転側及び反転
側のカスコード増幅段101b-3,101b-4を備えている。カ
スコード段１０１ｂの正転側出力部及び反転側出力部に
はそれぞれ位相補償コンデンサ１０１ｅ，１０１ｆが接
続され、出力バッファ１０１ｇ，１０１ｈを介して１組
の差動出力（正転出力ｏｐ、反転出力ｏｎ）が出力され
るようになっている。尚、出力バッファ１０１ｇ，１０
１ｈは後段に接続される回路のインピーダンスが大きい
場合には省略することができる。
転帰還入力ｆｂｎ、および反転入力ｉｎと正転帰還入力
ｆｂｐの２組の差動対101a-1,101a-2と、これら２組の
差動対の正転側同士を流れる電流の和をミラーするミラ
ー手段101a-3と、反転側同士を流れる電流の和をミラー
するミラー手段101a-4を備え、正転および反転の差動信
号はカレントミラーによってそれぞれ正負のカスコード
段１０１ｂに伝えられる。カスコード段１０１ｂは上記
２つの電流和がミラーされる正転側及び反転側のカスコ
ード増幅段101b-1,101b-2と、コモンモード差動対１０
１ｃの片側を流れる電流がミラーされる正転側及び反転
側のカスコード増幅段101b-3,101b-4を備えている。カ
スコード段１０１ｂの正転側出力部及び反転側出力部に
はそれぞれ位相補償コンデンサ１０１ｅ，１０１ｆが接
続され、出力バッファ１０１ｇ，１０１ｈを介して１組
の差動出力（正転出力ｏｐ、反転出力ｏｎ）が出力され
るようになっている。尚、出力バッファ１０１ｇ，１０
１ｈは後段に接続される回路のインピーダンスが大きい
場合には省略することができる。
【００３１】コモンモード検出器１０１ｄは、差動出力
の平均レベル（カスコード段のコモンモード）を検出し
てコモンモード帰還差動対１０１ｃにフィードバックす
る。コモンモード帰還差動対１０１ｃは、コモンモード
とバランス入力とを２つの入力とする１組の差動対101c
-1と、該差動対の片側を流れる電流を正転及び反転側の
カスコード段にミラーするミラー手段101c-2を有してい
る。差動入力段１０１ａにおける正転及び反転の差動信
号はカレントミラーによってそれぞれ正負のカスコード
段に伝えられ、カスコード段１０１ｂではそれぞれの差
動信号の増幅を行って、出力バッファ１０１ｇ、１０１
ｈを介して正転出力ｏｐ、反転出ｏｎをそれぞれ出力す
る。コモンモード検出器１０１ｄは、差動出力の平均レ
ベルを検出してコモンモード帰還差動対１０１ｃにフィ
ードバックし、コモンモード帰還差動対１０１ｃは、バ
ランス入力レベルとコモンモード（平均レベル）との比
較を行い、カレントミラーによってカスコード段に伝え
る。この結果、バランス入力レベルとコモンモードとの
差に応じてカスコード段のゲインが制御され、コモンモ
ードがバランス入力レベルに等しくなる。又、この差動
オペアンプを用いれば、出力差動対の直流レベルをバラ
ンス入力レベルと等しくすることが可能である。
の平均レベル（カスコード段のコモンモード）を検出し
てコモンモード帰還差動対１０１ｃにフィードバックす
る。コモンモード帰還差動対１０１ｃは、コモンモード
とバランス入力とを２つの入力とする１組の差動対101c
-1と、該差動対の片側を流れる電流を正転及び反転側の
カスコード段にミラーするミラー手段101c-2を有してい
る。差動入力段１０１ａにおける正転及び反転の差動信
号はカレントミラーによってそれぞれ正負のカスコード
段に伝えられ、カスコード段１０１ｂではそれぞれの差
動信号の増幅を行って、出力バッファ１０１ｇ、１０１
ｈを介して正転出力ｏｐ、反転出ｏｎをそれぞれ出力す
る。コモンモード検出器１０１ｄは、差動出力の平均レ
ベルを検出してコモンモード帰還差動対１０１ｃにフィ
ードバックし、コモンモード帰還差動対１０１ｃは、バ
ランス入力レベルとコモンモード（平均レベル）との比
較を行い、カレントミラーによってカスコード段に伝え
る。この結果、バランス入力レベルとコモンモードとの
差に応じてカスコード段のゲインが制御され、コモンモ
ードがバランス入力レベルに等しくなる。又、この差動
オペアンプを用いれば、出力差動対の直流レベルをバラ
ンス入力レベルと等しくすることが可能である。
【００３２】図１１は差動オペアンプの別の構成図であ
り、図１０と同一部分には同一符号を付している。図１
０の差動オペアンプと異なる点は、図１０では入力差動
対で得られる電流和をカスコード段に電流ミラーしてい
るのに対して、図１１では、電流和をカスコード段から
電流フォールドしている。
り、図１０と同一部分には同一符号を付している。図１
０の差動オペアンプと異なる点は、図１０では入力差動
対で得られる電流和をカスコード段に電流ミラーしてい
るのに対して、図１１では、電流和をカスコード段から
電流フォールドしている。
【００３３】図９(a)の差動型非反転増幅回路を図２
（ａ），図６（ａ）の√ｆＡＧＣ回路に適用すれば、差
動型の等化が可能になり、従来の問題点１を解決するこ
とができる。図１２は差動型非反転増幅回路を用いて構
成した差動型可変ハイパスフィルタの例であり、図９
（ａ）の差動型非反転増幅回路における第１および第２
の受動素子１０２，１０３を抵抗Ｒと容量Ｃの直列回路
で置き換え、第３および第４の受動素子１０４，１０５
として可変抵抗ｒxで置き換えたものである。この差動
型可変ハイパスフィルタは差動型の√ｆＡＧＣ回路とし
て使用することができる。
（ａ），図６（ａ）の√ｆＡＧＣ回路に適用すれば、差
動型の等化が可能になり、従来の問題点１を解決するこ
とができる。図１２は差動型非反転増幅回路を用いて構
成した差動型可変ハイパスフィルタの例であり、図９
（ａ）の差動型非反転増幅回路における第１および第２
の受動素子１０２，１０３を抵抗Ｒと容量Ｃの直列回路
で置き換え、第３および第４の受動素子１０４，１０５
として可変抵抗ｒxで置き換えたものである。この差動
型可変ハイパスフィルタは差動型の√ｆＡＧＣ回路とし
て使用することができる。
【００３４】図１３は図６（ａ）の√ｆＡＧＣ回路を差
動型可変ハイパスフィルタを用いて構成した例である。
差動型可変ハイパスフィルタの差動出力端子にそれぞれ
等値の２つの抵抗ｒ0の一端を接続し、各抵抗ｒ0の他端
をそれぞれ差動出力とし、又、差動型可変ハイパスフィ
ルタの第１または第２の受動素子である抵抗容量直列回
路１００ａ，１００ｂと等インピーダンス値を有する回
路１００ｃを、差動出力端子間に設けたものである。ま
た、図１０の作動アンプを用いることにより出力差動対
の直流レベルをバランス入力レベルと等しくすることが
可能な差動型ボルテージフォロワ構成することもでき
る。図１４（ａ）はかかる差動型ボルテージフォロワの
構成例であり、図１０の差動オペアンプの正転入力ｉｐ
を正転入力として備え、反転入力ｉｎを反転入力として
備え、又、正転出力ｏｐと反転帰還入力ｆｂｎとを短絡
しこれを正転出力として備え、反転出力ｏｎと正転帰還
入力ｆｂｐとを短絡しこれを反転出力として備えた構成
を有している。尚、図１４(b)に単相における従来のボ
ルテージフォロワを示す。
動型可変ハイパスフィルタを用いて構成した例である。
差動型可変ハイパスフィルタの差動出力端子にそれぞれ
等値の２つの抵抗ｒ0の一端を接続し、各抵抗ｒ0の他端
をそれぞれ差動出力とし、又、差動型可変ハイパスフィ
ルタの第１または第２の受動素子である抵抗容量直列回
路１００ａ，１００ｂと等インピーダンス値を有する回
路１００ｃを、差動出力端子間に設けたものである。ま
た、図１０の作動アンプを用いることにより出力差動対
の直流レベルをバランス入力レベルと等しくすることが
可能な差動型ボルテージフォロワ構成することもでき
る。図１４（ａ）はかかる差動型ボルテージフォロワの
構成例であり、図１０の差動オペアンプの正転入力ｉｐ
を正転入力として備え、反転入力ｉｎを反転入力として
備え、又、正転出力ｏｐと反転帰還入力ｆｂｎとを短絡
しこれを正転出力として備え、反転出力ｏｎと正転帰還
入力ｆｂｐとを短絡しこれを反転出力として備えた構成
を有している。尚、図１４(b)に単相における従来のボ
ルテージフォロワを示す。
【００３５】（e）√ｆＡＧＣ回路等に適用できる差動
型非反転増幅回路の別の例 図１５は本発明にかかわる差動型非反転増幅回路の別の
構成図であり、図９（ａ）と同一部分には同一符号を付
している。図９（ａ）の差動型非反転増幅回路と異なる
点は、２つのバランス入力を備え、バランス入力レベル
の片方を固定し、他方のバランス入力を可変にした点で
ある。可変する方の入力バランスレベルは、差動出力の
オフセット量の情報を持つものとする。すなわち、可変
する方の入力バランスレベルは、オフセット量に応じて
変化する。図１６は、図１５の差動オペアンプ１０１の
構成例であり、図１０と同一部分には同一符号を付して
いる。図１０と異なる点は、コモンモード帰還差動対１
０１ｃを、(1)バランス入力baln、balp及びコモンモー
ドの３つを入力とする差動対101c-1′と、(2) 該差動対
101c-1′のバランス入力側をそれぞれ流れる電流を正転
及び反転側のカスコード段に電流ミラーにより帰還する
電流ミラー手段101c-2、101c-3で構成した点である。
型非反転増幅回路の別の例 図１５は本発明にかかわる差動型非反転増幅回路の別の
構成図であり、図９（ａ）と同一部分には同一符号を付
している。図９（ａ）の差動型非反転増幅回路と異なる
点は、２つのバランス入力を備え、バランス入力レベル
の片方を固定し、他方のバランス入力を可変にした点で
ある。可変する方の入力バランスレベルは、差動出力の
オフセット量の情報を持つものとする。すなわち、可変
する方の入力バランスレベルは、オフセット量に応じて
変化する。図１６は、図１５の差動オペアンプ１０１の
構成例であり、図１０と同一部分には同一符号を付して
いる。図１０と異なる点は、コモンモード帰還差動対１
０１ｃを、(1)バランス入力baln、balp及びコモンモー
ドの３つを入力とする差動対101c-1′と、(2) 該差動対
101c-1′のバランス入力側をそれぞれ流れる電流を正転
及び反転側のカスコード段に電流ミラーにより帰還する
電流ミラー手段101c-2、101c-3で構成した点である。
【００３６】図１７は図１５の差動オペアンプ１０１の
別の構成例であり、図１６と同一部分には同一符号を付
している。図１６と異なる点は、図１６では入力差動対
で得られる電流和をカスコード段に電流ミラーしている
のに対して、図１７では、電流和をカスコード段から電
流フォールドしている。図１８は図１５の差動オペアン
プ１０１の更に別の構成例であり、図１６と同一部分に
は同一符号を付している。図１６と異なる点は、コモン
モード帰還差動対１０１ｃを、(1)出力のコモンモード
と正バランス入力balpからなる第１の差動対と、出力の
コモンモードと負バランス入力balnからなる第２の差動
対を備えた４入力の差動対101c-1″と、(2) 該差動対10
1c-1″の正負バランス入力側をそれぞれ流れる電流を正
転及び反転側のカスコード段に電流ミラーにより帰還す
る電流ミラー手段101c-2、101c-3で構成した点である。
別の構成例であり、図１６と同一部分には同一符号を付
している。図１６と異なる点は、図１６では入力差動対
で得られる電流和をカスコード段に電流ミラーしている
のに対して、図１７では、電流和をカスコード段から電
流フォールドしている。図１８は図１５の差動オペアン
プ１０１の更に別の構成例であり、図１６と同一部分に
は同一符号を付している。図１６と異なる点は、コモン
モード帰還差動対１０１ｃを、(1)出力のコモンモード
と正バランス入力balpからなる第１の差動対と、出力の
コモンモードと負バランス入力balnからなる第２の差動
対を備えた４入力の差動対101c-1″と、(2) 該差動対10
1c-1″の正負バランス入力側をそれぞれ流れる電流を正
転及び反転側のカスコード段に電流ミラーにより帰還す
る電流ミラー手段101c-2、101c-3で構成した点である。
【００３７】図１９は図１５の差動オペアンプ１０１の
更に別の構成例である。図１６と異なる点は、コモンモ
ード帰還差動対１０１ｃを、(1)出力のコモンモードと
正バランス入力balpからなる第１の差動対と、出力のコ
モンモードと負バランス入力balnからなる第２の差動対
を備えた４入力の差動対101c-1″と、(2) 該差動対101c
-1″の正負バランス入力側をそれぞれ流れる電流を正転
及び反転側のカスコード段に電流ミラーにより帰還する
電流ミラー手段101c-2、101c-3と、(4) それぞれのカス
コード段から電流フォールドして帰還させる電流フォー
ルド手段101c-4で構成した点である。なお、以上のオペ
アンプの構成において、ＰチャンネルＦＥＴとＮチャン
ネルＦＥＴを逆にすることにより、あるいは、一段もし
くは複数段の電流ミラー手段、電流フォールド手段を介
してカスコード段へ電流ミラーしたり、カスコード段か
ら電流フォールドすることにより、オペアンプを実現す
ることもできる。
更に別の構成例である。図１６と異なる点は、コモンモ
ード帰還差動対１０１ｃを、(1)出力のコモンモードと
正バランス入力balpからなる第１の差動対と、出力のコ
モンモードと負バランス入力balnからなる第２の差動対
を備えた４入力の差動対101c-1″と、(2) 該差動対101c
-1″の正負バランス入力側をそれぞれ流れる電流を正転
及び反転側のカスコード段に電流ミラーにより帰還する
電流ミラー手段101c-2、101c-3と、(4) それぞれのカス
コード段から電流フォールドして帰還させる電流フォー
ルド手段101c-4で構成した点である。なお、以上のオペ
アンプの構成において、ＰチャンネルＦＥＴとＮチャン
ネルＦＥＴを逆にすることにより、あるいは、一段もし
くは複数段の電流ミラー手段、電流フォールド手段を介
してカスコード段へ電流ミラーしたり、カスコード段か
ら電流フォールドすることにより、オペアンプを実現す
ることもできる。
【００３８】図１５の差動型非反転増幅回路によれば、
正負両出力間の直流オフセットがキャンセルされる方向
に、可変入力バランスレベルが変化し、直流オフセット
がキャンセルされる。図１５の差動型非反転増幅回路は
図９（ａ）の差動型非反転増幅回路と同様に図２
（ａ），図６（ａ）の√ｆＡＧＣ回路に適用すれば、差
動型の等化ができるようになる。又、図１１のように受
動素子１０２〜１０５を抵抗、コンデンサ、可変抵抗で
置き換えることにより、差動型可変ハイパスフィルタを
構成し、差動型の√ｆＡＧＣ回路として使用することが
でき、更に、図１３と同様に構成して差動型の√ｆＡＧ
Ｃ回路を構成することもできる。更に又、図１４(a)の
ように構成することにより、差動型ボルテージフォロワ
を構成することもできる。また、差動型非反転増幅回路
を多段に接続するときは、図２０に示すように初段を図
１５の差動型非反転増幅回路とし、２段目以下を図９
（ａ）の差動型非反転増幅回路とすることにより、最終
段の出力直流オフセット量を初段の可変バランス入力に
帰還し、オフセットをキャンセルすることができる。
正負両出力間の直流オフセットがキャンセルされる方向
に、可変入力バランスレベルが変化し、直流オフセット
がキャンセルされる。図１５の差動型非反転増幅回路は
図９（ａ）の差動型非反転増幅回路と同様に図２
（ａ），図６（ａ）の√ｆＡＧＣ回路に適用すれば、差
動型の等化ができるようになる。又、図１１のように受
動素子１０２〜１０５を抵抗、コンデンサ、可変抵抗で
置き換えることにより、差動型可変ハイパスフィルタを
構成し、差動型の√ｆＡＧＣ回路として使用することが
でき、更に、図１３と同様に構成して差動型の√ｆＡＧ
Ｃ回路を構成することもできる。更に又、図１４(a)の
ように構成することにより、差動型ボルテージフォロワ
を構成することもできる。また、差動型非反転増幅回路
を多段に接続するときは、図２０に示すように初段を図
１５の差動型非反転増幅回路とし、２段目以下を図９
（ａ）の差動型非反転増幅回路とすることにより、最終
段の出力直流オフセット量を初段の可変バランス入力に
帰還し、オフセットをキャンセルすることができる。
【００３９】（Ｂ）スライサ回路 （ａ）スライサ回路の構成 従来のスライサ回路から出力されるスライサデータのパ
ルス幅(デューティ)は一定にならず差が出てしまい、バ
ランスが悪い。そこで、図２１に示すように、コンパレ
ータ２３ａ〜２３ｃ，２３ａ′〜２３ｃ′と、その前段
に設けられた抵抗分割レベルシフタ２３ｄ、２３ｄ′と
でスライサ回路２３を構成し、信号同士の比較によっ
て、データパルスＤＴＰ，ＤＴＰ′、タイミング抽出用
パルスＴＥＰ，ＴＥＰ′及び等化制御用パルスＥＱＣ，
ＥＱＣ′をそれぞれ出力するようにする。抵抗分割レベ
ルシフタ２３ｄは第１の入力端子ＩＮ１と第１のコンパ
レータ２３ａの正側入力との間に第１の抵抗ｒ1を備
え、第１のコンパレータ２３ａの正側入力と第２のコン
パレータ２３ｂの正側入力との間に第２の抵抗ｒ2を備
え、第２のコンパレータ２３ｂの正側入力と第３のコン
パレータ２３ｃの正側入力との間に第３の抵抗ｒ4を備
え、第３のコンパレータ２３ｃの正側入力と大地との間
に第４の抵抗ｒ4を備えている。
ルス幅(デューティ)は一定にならず差が出てしまい、バ
ランスが悪い。そこで、図２１に示すように、コンパレ
ータ２３ａ〜２３ｃ，２３ａ′〜２３ｃ′と、その前段
に設けられた抵抗分割レベルシフタ２３ｄ、２３ｄ′と
でスライサ回路２３を構成し、信号同士の比較によっ
て、データパルスＤＴＰ，ＤＴＰ′、タイミング抽出用
パルスＴＥＰ，ＴＥＰ′及び等化制御用パルスＥＱＣ，
ＥＱＣ′をそれぞれ出力するようにする。抵抗分割レベ
ルシフタ２３ｄは第１の入力端子ＩＮ１と第１のコンパ
レータ２３ａの正側入力との間に第１の抵抗ｒ1を備
え、第１のコンパレータ２３ａの正側入力と第２のコン
パレータ２３ｂの正側入力との間に第２の抵抗ｒ2を備
え、第２のコンパレータ２３ｂの正側入力と第３のコン
パレータ２３ｃの正側入力との間に第３の抵抗ｒ4を備
え、第３のコンパレータ２３ｃの正側入力と大地との間
に第４の抵抗ｒ4を備えている。
【００４０】又、抵抗分割レベルシフタ２３ｄ′は第２
の入力端子ＩＮ２と第４のコンパレータ２３ａ′の正側
入力との間に第１の抵抗と同値の第５の抵抗ｒ1を備
え、第４のコンパレータ２３ａ′の正側入力と第５のコ
ンパレータ２３ｂ′の正側入力との間に第２の抵抗と同
値の第６の抵抗ｒ2を備え、第５のコンパレータ２３
ｂ′の正側入力と第６のコンパレータ２３ｃ′の正側入
力との間に第３の抵抗と同値の第７の抵抗ｒ3を備え、
第６のコンパレータ２３ｃ′の正側入力と大地との間に
第４の抵抗と同値の第８の抵抗ｒ4を備えている。更
に、第１のコンパレータ２３ａと第２のコンパレータ２
３ｂと第３のコンパレータ２３ｃの負側入力は第２の入
力端子ＩＮ２に接続され、第４のコンパレータ２３ａ′
と第５のコンパレータ２３ｂ′と第６のコンパレータ２
３ｃ′の負側入力は第１の入力端子ＩＮ１と接続されて
いる。
の入力端子ＩＮ２と第４のコンパレータ２３ａ′の正側
入力との間に第１の抵抗と同値の第５の抵抗ｒ1を備
え、第４のコンパレータ２３ａ′の正側入力と第５のコ
ンパレータ２３ｂ′の正側入力との間に第２の抵抗と同
値の第６の抵抗ｒ2を備え、第５のコンパレータ２３
ｂ′の正側入力と第６のコンパレータ２３ｃ′の正側入
力との間に第３の抵抗と同値の第７の抵抗ｒ3を備え、
第６のコンパレータ２３ｃ′の正側入力と大地との間に
第４の抵抗と同値の第８の抵抗ｒ4を備えている。更
に、第１のコンパレータ２３ａと第２のコンパレータ２
３ｂと第３のコンパレータ２３ｃの負側入力は第２の入
力端子ＩＮ２に接続され、第４のコンパレータ２３ａ′
と第５のコンパレータ２３ｂ′と第６のコンパレータ２
３ｃ′の負側入力は第１の入力端子ＩＮ１と接続されて
いる。
【００４１】上記、レベルシフタとしては図２２に示す
レベルシフタ２３ｅ，２３ｅ′も用いられている。この
レベルシフタ２３ｅ，２３ｅ′において、23e-1〜23e-3
は抵抗でありそれぞれｒ1〜ｒ3の値を有するもの、23e-
4は定電流源である。図２２におけるデータパルスＤＴ
Ｐを発生するコンパレータ２３ａのタイムチャートを図
２３に示し、又、タイミング抽出用パルスＴＥＰを発生
するコンパレータ２３ｂのタイムチャートを図２４に示
し、さらに、等化出力のピーク値を検出する際に使用す
る等化制御用パルスＥＱＣを発生するコンパレータ２３
ｃのタイムチャートを図２５に示す。コンパレータ２３
ａ′、２３ｂ′、２３ｃ′も同様のスライスを行う。
レベルシフタ２３ｅ，２３ｅ′も用いられている。この
レベルシフタ２３ｅ，２３ｅ′において、23e-1〜23e-3
は抵抗でありそれぞれｒ1〜ｒ3の値を有するもの、23e-
4は定電流源である。図２２におけるデータパルスＤＴ
Ｐを発生するコンパレータ２３ａのタイムチャートを図
２３に示し、又、タイミング抽出用パルスＴＥＰを発生
するコンパレータ２３ｂのタイムチャートを図２４に示
し、さらに、等化出力のピーク値を検出する際に使用す
る等化制御用パルスＥＱＣを発生するコンパレータ２３
ｃのタイムチャートを図２５に示す。コンパレータ２３
ａ′、２３ｂ′、２３ｃ′も同様のスライスを行う。
【００４２】（ｂ） レベルシフタの電流源 ところで、図２１の抵抗分割型のレベルシフタでは、シ
フト量が等化出力の直流成分に依存する。このため、等
化出力の直流成分が変動すると、等化回路が目標とする
信号出力レベルが変動し、等化偏差を生じる。また、図
２２定電流を用いたレベルシフタは、抵抗の素子バラツ
キによってシフト量が変化するため、製造バラツキによ
り等化偏差を生じる。そこで、製造バラツキに関わらず
一定の等化出力振幅を得るために、図２２の電流源とし
て、図２６に示す電流源を用いる。図２６において、４
１はオペアンプであり、オペアンプ４１の正側入力に安
定化電圧Ｖ0が印加され、オペアンプ４１の負側入力と
大地との間には集積回路内部素子である抵抗Ｒが接続さ
れ、オペアンプ出力端子にはＮチャネル MOSFET４２の
ゲートが接続され、オペアンプ４１の負側入力とＮチャ
ネル MOSFET４２のソースが接続されている。Ｎチャネ
ルMOSFET４２のドレーンより定電流が取り出せるように
なっているが、図２６の電流源では更に、ＮチャネルMO
SFET４２のドレーンにカレントミラー回路４３，４４が
接続され、カレントミラー回路４４より定電流を取り出
すようにしている。
フト量が等化出力の直流成分に依存する。このため、等
化出力の直流成分が変動すると、等化回路が目標とする
信号出力レベルが変動し、等化偏差を生じる。また、図
２２定電流を用いたレベルシフタは、抵抗の素子バラツ
キによってシフト量が変化するため、製造バラツキによ
り等化偏差を生じる。そこで、製造バラツキに関わらず
一定の等化出力振幅を得るために、図２２の電流源とし
て、図２６に示す電流源を用いる。図２６において、４
１はオペアンプであり、オペアンプ４１の正側入力に安
定化電圧Ｖ0が印加され、オペアンプ４１の負側入力と
大地との間には集積回路内部素子である抵抗Ｒが接続さ
れ、オペアンプ出力端子にはＮチャネル MOSFET４２の
ゲートが接続され、オペアンプ４１の負側入力とＮチャ
ネル MOSFET４２のソースが接続されている。Ｎチャネ
ルMOSFET４２のドレーンより定電流が取り出せるように
なっているが、図２６の電流源では更に、ＮチャネルMO
SFET４２のドレーンにカレントミラー回路４３，４４が
接続され、カレントミラー回路４４より定電流を取り出
すようにしている。
【００４３】かかる電流源においては、オペアンプ４１
の負入力端子に安定化電圧Ｖ0に等しいレベルが発生す
る。よって集積回路内抵抗Ｒには、Ｖ0／Ｒの電流が流
れ、この電流はカレントミラー手段４３，４４を通じて
出力される。集積回路の内部に構築される抵抗の製造バ
ラツキによる係数ｋは、同一チップ内ではほぼ一定であ
り、図２６の抵抗Ｒおよび図２２の抵抗ｒ1，ｒ2，ｒ3
はそれぞれ、以下のように表すことができる。 Ｒ ＝ｋ・Ｒ0 ｒ1＝ｋ・ｒ10 ｒ2＝ｋ・ｒ20 ｒ3＝ｋ・ｒ30 よって、ｒ1，ｒ2，ｒ3においてシフトされるレベルは
それぞれ ｒ1・ｉ1＝ｒ1・Ｖ0／Ｒ ＝（ｋ・ｒ10）・Ｖ0／（ｋ・Ｒ0） ＝Ｖ0・ｒ10／Ｒ0 ｒ2・ｉ1＝Ｖ0・ｒ20／Ｒ0 ｒ3・ｉ1＝Ｖ0・ｒ30／Ｒ0 となり、これらは全て製造バラツキとは無関係な値とな
る。
の負入力端子に安定化電圧Ｖ0に等しいレベルが発生す
る。よって集積回路内抵抗Ｒには、Ｖ0／Ｒの電流が流
れ、この電流はカレントミラー手段４３，４４を通じて
出力される。集積回路の内部に構築される抵抗の製造バ
ラツキによる係数ｋは、同一チップ内ではほぼ一定であ
り、図２６の抵抗Ｒおよび図２２の抵抗ｒ1，ｒ2，ｒ3
はそれぞれ、以下のように表すことができる。 Ｒ ＝ｋ・Ｒ0 ｒ1＝ｋ・ｒ10 ｒ2＝ｋ・ｒ20 ｒ3＝ｋ・ｒ30 よって、ｒ1，ｒ2，ｒ3においてシフトされるレベルは
それぞれ ｒ1・ｉ1＝ｒ1・Ｖ0／Ｒ ＝（ｋ・ｒ10）・Ｖ0／（ｋ・Ｒ0） ＝Ｖ0・ｒ10／Ｒ0 ｒ2・ｉ1＝Ｖ0・ｒ20／Ｒ0 ｒ3・ｉ1＝Ｖ0・ｒ30／Ｒ0 となり、これらは全て製造バラツキとは無関係な値とな
る。
【００４４】以上のように、抵抗Ｒおよび抵抗ｒ1，
ｒ2，ｒ3を同一チップ内に形成すれば、製造バラツキと
は無関係に一定のレベルシフトを行うことができ、製造
バラツキによる等化偏差を抑えることができる。また、
カレントミラーとして図２７に示す回路を用いれば、よ
り正確なレベルシフトが可能である。
ｒ2，ｒ3を同一チップ内に形成すれば、製造バラツキと
は無関係に一定のレベルシフトを行うことができ、製造
バラツキによる等化偏差を抑えることができる。また、
カレントミラーとして図２７に示す回路を用いれば、よ
り正確なレベルシフトが可能である。
【００４５】（ｃ）カレントミラー 図２７はカレントミラーの実施例であり、図２７（ａ）
はカスコード型のカレントミラー、図２７（ｂ）は３段
カスコード型カレントミラー、図２７（ｃ）はウィルソ
ン型カレントミラー回路である。カスコード型カレント
ミラー回路は、第１のNチャネルMOSFET５１ａと第２
のNチャネルMOSFET５１ｂと第３のNチャネルMOSFET５１
ｃと第４のNチャネルMOSFET５１ｄを備え、第１のNチ
ャネルMOSFET５１ａのドレーンを入力端子として、又、
第３のNチャネルMOSFET５１ｃのドレーンを出力端子と
して有し、第１のNチャネルMOSFET５１ａのドレーン
とゲートおよび第３のNチャネルMOSFET５１ｃのゲート
を接続し、第１のNチャネルMOSFET５１ａのソース、
第２のNチャネルMOSFET５１ｂのドレーンとゲート、お
よび第４のNチャネルMOSFET５１ｄのゲートを接続し、
第３のNチャネルMOSFET５１ｃのソースと第４のNチャ
ネルMOSFET５１ｄのドレーンを接続し、第２のNチャ
ネルMOSFET５１ｂのソースと大地との間を接続し、第４
のNチャネルMOSFET５１ｄのソースと大地との間を接続
して構成されている。
はカスコード型のカレントミラー、図２７（ｂ）は３段
カスコード型カレントミラー、図２７（ｃ）はウィルソ
ン型カレントミラー回路である。カスコード型カレント
ミラー回路は、第１のNチャネルMOSFET５１ａと第２
のNチャネルMOSFET５１ｂと第３のNチャネルMOSFET５１
ｃと第４のNチャネルMOSFET５１ｄを備え、第１のNチ
ャネルMOSFET５１ａのドレーンを入力端子として、又、
第３のNチャネルMOSFET５１ｃのドレーンを出力端子と
して有し、第１のNチャネルMOSFET５１ａのドレーン
とゲートおよび第３のNチャネルMOSFET５１ｃのゲート
を接続し、第１のNチャネルMOSFET５１ａのソース、
第２のNチャネルMOSFET５１ｂのドレーンとゲート、お
よび第４のNチャネルMOSFET５１ｄのゲートを接続し、
第３のNチャネルMOSFET５１ｃのソースと第４のNチャ
ネルMOSFET５１ｄのドレーンを接続し、第２のNチャ
ネルMOSFET５１ｂのソースと大地との間を接続し、第４
のNチャネルMOSFET５１ｄのソースと大地との間を接続
して構成されている。
【００４６】３段カスコード型カレントミラー回路は、
第１のNチャネルMOSFET５２ａと第２のNチャネルMOSF
ET５２ｂと第３のNチャネルMOSFET５２ｃと第４のNチャ
ネルMOSFET５２ｄと第５のNチャネルMOSFET５２ｅと第
６のNチャネルMOSFET５２ｆを備え、第１のNチャネル
MOSFET５２ａのドレーンを入力として、又、第４のNチ
ャネルMOSFET５２ｄのドレーンを出力として備え、第
１のNチャネルMOSFET５２ａのドレーンとゲートおよび
第４のNチャネルMOSFET５２のゲートを接続し、第１
のNチャネルMOSFET５１ａのソース、第２のNチャネルMO
SFET５２ｂのドレーンとゲート、および第５のNチャネ
ルMOSFET５２ｅのゲートを接続し、第２のNチャネルM
OSFET５２ｂのソース、第３のNチャネルMOSFET５２ｃの
ドレーンとゲート、および第６のNチャネルMOSFET５２
ｆのゲートを接続し、第４のNチャネルMOSFET５２ｄ
のソースと第５のNチャネルMOSFET５２ｅのドレーンを
接続し、第５のNチャネルMOSFET５２ｅのソースと第
６のNチャネルMOSFET５２ｆのドレーンを接続し、第
３のNチャネルMOSFET５２ｃのソースと大地との間を接
続し、第６のNチャネルMOSFET５２ｆのソースと大地と
の間を接続して構成されている。
第１のNチャネルMOSFET５２ａと第２のNチャネルMOSF
ET５２ｂと第３のNチャネルMOSFET５２ｃと第４のNチャ
ネルMOSFET５２ｄと第５のNチャネルMOSFET５２ｅと第
６のNチャネルMOSFET５２ｆを備え、第１のNチャネル
MOSFET５２ａのドレーンを入力として、又、第４のNチ
ャネルMOSFET５２ｄのドレーンを出力として備え、第
１のNチャネルMOSFET５２ａのドレーンとゲートおよび
第４のNチャネルMOSFET５２のゲートを接続し、第１
のNチャネルMOSFET５１ａのソース、第２のNチャネルMO
SFET５２ｂのドレーンとゲート、および第５のNチャネ
ルMOSFET５２ｅのゲートを接続し、第２のNチャネルM
OSFET５２ｂのソース、第３のNチャネルMOSFET５２ｃの
ドレーンとゲート、および第６のNチャネルMOSFET５２
ｆのゲートを接続し、第４のNチャネルMOSFET５２ｄ
のソースと第５のNチャネルMOSFET５２ｅのドレーンを
接続し、第５のNチャネルMOSFET５２ｅのソースと第
６のNチャネルMOSFET５２ｆのドレーンを接続し、第
３のNチャネルMOSFET５２ｃのソースと大地との間を接
続し、第６のNチャネルMOSFET５２ｆのソースと大地と
の間を接続して構成されている。
【００４７】ウィルソン型カレントミラー回路は、第
１のNチャネルMOSFET５３ａと第２のNチャネルMOSFET５
３ｂと第３のNチャネルMOSFET５３ｃを備え、第１のN
チャネルMOSFET５３ａのドレーンと第２のNチャネルMOS
FET５３ｂのゲートを接続し、これを入力として備え、
第１のNチャネルMOSFET５３ａのゲート、第２のNチャ
ネルMOSFET５３ｂのソースおよび第３のNチャネルMOSFE
T５３ｃのドレーンとゲートを接続し、第１のNチャネ
ルMOSFET５３ａのソースと大地との間を接続し、第３の
NチャネルMOSFETのソースと大地との間を接続し、第
２のNチャネルMOSFET５３ｂのドレーンを出力として備
えて構成されている。
１のNチャネルMOSFET５３ａと第２のNチャネルMOSFET５
３ｂと第３のNチャネルMOSFET５３ｃを備え、第１のN
チャネルMOSFET５３ａのドレーンと第２のNチャネルMOS
FET５３ｂのゲートを接続し、これを入力として備え、
第１のNチャネルMOSFET５３ａのゲート、第２のNチャ
ネルMOSFET５３ｂのソースおよび第３のNチャネルMOSFE
T５３ｃのドレーンとゲートを接続し、第１のNチャネ
ルMOSFET５３ａのソースと大地との間を接続し、第３の
NチャネルMOSFETのソースと大地との間を接続し、第
２のNチャネルMOSFET５３ｂのドレーンを出力として備
えて構成されている。
【００４８】（Ｃ）利得制御回路 （ａ）利得制御回路の構成 図２８は利得制御回路２２の構成図である。２２ａは充
電用である第１の電流源、２２ｂは第１の電流源を制御
する第１のスイッチ、２２ｃは放電用である第２の電流
源、２２ｄは第２の電流源を制御する第２のスイッチ、
２２ｅは等化部（利得可変回路）２１の出力信号振幅が
基準レベルを上回るときに第１のスイッチ２２ｂをオン
にするオア回路、２２ｆは等化部の出力がハイレベルと
なる毎に所定時間だけ第２のスイッチ２２ｄをオンする
スイッチ制御回路、２２ｇは第１の電流源２２ａよりの
充電電流と第２の電流源２２ｃへの放電電流の差を積分
する積分回路、２２ｈは積分回路の出力を等化部２１の
利得制御信号ＧＣＳとして出力するローパスフィルタで
ある。尚、ローパスフィルタ２２ｈは前段のチャージポ
ンプで十分な時定数が得られる場合は不要である。
電用である第１の電流源、２２ｂは第１の電流源を制御
する第１のスイッチ、２２ｃは放電用である第２の電流
源、２２ｄは第２の電流源を制御する第２のスイッチ、
２２ｅは等化部（利得可変回路）２１の出力信号振幅が
基準レベルを上回るときに第１のスイッチ２２ｂをオン
にするオア回路、２２ｆは等化部の出力がハイレベルと
なる毎に所定時間だけ第２のスイッチ２２ｄをオンする
スイッチ制御回路、２２ｇは第１の電流源２２ａよりの
充電電流と第２の電流源２２ｃへの放電電流の差を積分
する積分回路、２２ｈは積分回路の出力を等化部２１の
利得制御信号ＧＣＳとして出力するローパスフィルタで
ある。尚、ローパスフィルタ２２ｈは前段のチャージポ
ンプで十分な時定数が得られる場合は不要である。
【００４９】オア回路２２ｅは、スライサ回路２３から
出力される等化制御用パルスＥＱＣ、ＥＱＣ′のいずれ
かがハイレベルになるとハイレベルのスイッチオン信号
を出力し、第１のスイッチ２２ｂをオンする。スイッチ
制御回路２２ｆはオア回路22f-1とパルサ22f-2を有し、
オア回路22f-1はスライサ回路２３から出力されるデー
タパルスＤＴＰ，ＤＴＰ′のいずれかがハイレベルにな
るとハイレベルの信号を出力し、パルサ22f-2はオア回
路22f-1の出力の立上りを検出して所定時間幅のスイッ
チオン信号を出力し、第２のスイッチ２２ｄをオンす
る。等化部２１から出力される等化出力のピークが大き
いとき、第１のスイッチ２２ｂがオンしている期間が長
くなり、ピークが小さいとき、第１のスイッチ２２ｂが
オンしている期間が短くなる。一方、第２のスイッチ２
２ｄは一定の期間オンする。従って、ピーク値が大きい
ときには充電電流が放電電流より大きくなって積分出力
が大きくなり、ピーク値が小さいときには放電電流が小
さくなって積分出力が減小する。これにより、ピーク値
の大小に応じた利得制御信号ＧＣＳが出力し、等化部２
１は該利得制御信号ＧＣＳに基づいて等化出力のピーク
が一定になるようにゲインを制御する。以上のように、
本発明の利得制御回路によれば、外部素子を用いること
無く、又、入力データのパルス密度に依存しない等化制
御が可能になり、従来の問題点８を解決することができ
る。
出力される等化制御用パルスＥＱＣ、ＥＱＣ′のいずれ
かがハイレベルになるとハイレベルのスイッチオン信号
を出力し、第１のスイッチ２２ｂをオンする。スイッチ
制御回路２２ｆはオア回路22f-1とパルサ22f-2を有し、
オア回路22f-1はスライサ回路２３から出力されるデー
タパルスＤＴＰ，ＤＴＰ′のいずれかがハイレベルにな
るとハイレベルの信号を出力し、パルサ22f-2はオア回
路22f-1の出力の立上りを検出して所定時間幅のスイッ
チオン信号を出力し、第２のスイッチ２２ｄをオンす
る。等化部２１から出力される等化出力のピークが大き
いとき、第１のスイッチ２２ｂがオンしている期間が長
くなり、ピークが小さいとき、第１のスイッチ２２ｂが
オンしている期間が短くなる。一方、第２のスイッチ２
２ｄは一定の期間オンする。従って、ピーク値が大きい
ときには充電電流が放電電流より大きくなって積分出力
が大きくなり、ピーク値が小さいときには放電電流が小
さくなって積分出力が減小する。これにより、ピーク値
の大小に応じた利得制御信号ＧＣＳが出力し、等化部２
１は該利得制御信号ＧＣＳに基づいて等化出力のピーク
が一定になるようにゲインを制御する。以上のように、
本発明の利得制御回路によれば、外部素子を用いること
無く、又、入力データのパルス密度に依存しない等化制
御が可能になり、従来の問題点８を解決することができ
る。
【００５０】（ｂ）入力断検出回路 図２９は入力断検出回路の構成図であり、利得可変回路
（等化部）の出力がハイレベルになったとき、リセット
するタイマ２２ｉと、タイマの出力によって制御される
第３のスイッチ２２ｊと、第３のスイッチがオンになる
と積分回路２２ｇを構成するコンデンサＣ１に蓄えられ
た電荷を放電する第３の電流源２２ｋと、利得制御回路
の出力と参照電圧とを比較するコンパレータ（またはヒ
ステリシスコンパレータ）２２ｍを備え、コンパレータ
またはヒステリシスコンパレータの出力により入力断を
検出するものである。
（等化部）の出力がハイレベルになったとき、リセット
するタイマ２２ｉと、タイマの出力によって制御される
第３のスイッチ２２ｊと、第３のスイッチがオンになる
と積分回路２２ｇを構成するコンデンサＣ１に蓄えられ
た電荷を放電する第３の電流源２２ｋと、利得制御回路
の出力と参照電圧とを比較するコンパレータ（またはヒ
ステリシスコンパレータ）２２ｍを備え、コンパレータ
またはヒステリシスコンパレータの出力により入力断を
検出するものである。
【００５１】等化部２１よりデータが出力されなければ
等化制御用パルスＥＱＣ，ＥＱＣ′及びデータパルスＤ
ＴＰ，ＤＴＰ′は出力されず、積分回路２２ｇには充電
も放電も行われない。このため、利得制御信号ＧＣＳの
レベルは変わらず、利得制御信号ＧＣＳのレベルを参照
レベルと比較することにより入力断を検出することはで
きない。そこで、データパルスＤＴＰ，ＤＴＰ′の入力
によってリセットされるタイマ２２ｉを設け、タイマ２
２ｉの出力で制御される放電流源２２ｋを設ける。タイ
マ２２ｉは、放電流源22i-1と、コンデンサ22i-2と、デ
ータパルスＤＴＰ，ＤＴＰ′がハイレベルの期間オンす
るスイッチ22i-3と、コンパレータ22i-4を有している。
データパルスＤＴＰ，ＤＴＰ′がハイレベルになると、
スイッチ22i-3がオンし、コンデンサ22i-2が充電され
る。この結果、コンデンサの端子電圧Ｖ１は基準電圧Vr
ef1より大きくなり、第３のスイッチ２２ｊはオンしな
い。又、このとき、利得制御信号ＧＣＳのレベルは基準
電圧Vref2より大きいため、入力断アラームは出力しな
い。
等化制御用パルスＥＱＣ，ＥＱＣ′及びデータパルスＤ
ＴＰ，ＤＴＰ′は出力されず、積分回路２２ｇには充電
も放電も行われない。このため、利得制御信号ＧＣＳの
レベルは変わらず、利得制御信号ＧＣＳのレベルを参照
レベルと比較することにより入力断を検出することはで
きない。そこで、データパルスＤＴＰ，ＤＴＰ′の入力
によってリセットされるタイマ２２ｉを設け、タイマ２
２ｉの出力で制御される放電流源２２ｋを設ける。タイ
マ２２ｉは、放電流源22i-1と、コンデンサ22i-2と、デ
ータパルスＤＴＰ，ＤＴＰ′がハイレベルの期間オンす
るスイッチ22i-3と、コンパレータ22i-4を有している。
データパルスＤＴＰ，ＤＴＰ′がハイレベルになると、
スイッチ22i-3がオンし、コンデンサ22i-2が充電され
る。この結果、コンデンサの端子電圧Ｖ１は基準電圧Vr
ef1より大きくなり、第３のスイッチ２２ｊはオンしな
い。又、このとき、利得制御信号ＧＣＳのレベルは基準
電圧Vref2より大きいため、入力断アラームは出力しな
い。
【００５２】一方、データパルスＤＴＰ，ＤＴＰ′の入
力が途絶えると、スイッチ22-3がオフし、コンデンサ22
i-2に充電されている充電電荷が放電し、コンデンサの
端子電圧が低下する。コンデンサの端子電圧Ｖ１が基準
電圧Vref1より小さくなる前にデータパルスＤＴＰ，Ｄ
ＴＰ′が到来すると、スイッチ22i-3がオンし、コンデ
ンサ22i-2が充電され、コンデンサの端子電圧Ｖ１は基
準電圧Vref1より小さくならない。しかし、データパル
スＤＴＰ，ＤＴＰ′の入力が所定期間以上途絶えると、
コンデンサの端子電圧Ｖ１が放電により低下し、基準電
圧Vref1より小さくなる。コンデンサの端子電圧Ｖ１が
基準電圧Vref1より小さくなると、スイッチ２２ｊがオ
ンし、積分回路２２ｇから放電が生じ、利得制御信号Ｇ
ＣＳのレベルが除々に下がり、参照レベルVref2を下回
るとコンパレータ２２ｍより入力断アラームが出力さ
れ、データ断が検出できる。図３０に入力断検出のタイ
ムチャートである。
力が途絶えると、スイッチ22-3がオフし、コンデンサ22
i-2に充電されている充電電荷が放電し、コンデンサの
端子電圧が低下する。コンデンサの端子電圧Ｖ１が基準
電圧Vref1より小さくなる前にデータパルスＤＴＰ，Ｄ
ＴＰ′が到来すると、スイッチ22i-3がオンし、コンデ
ンサ22i-2が充電され、コンデンサの端子電圧Ｖ１は基
準電圧Vref1より小さくならない。しかし、データパル
スＤＴＰ，ＤＴＰ′の入力が所定期間以上途絶えると、
コンデンサの端子電圧Ｖ１が放電により低下し、基準電
圧Vref1より小さくなる。コンデンサの端子電圧Ｖ１が
基準電圧Vref1より小さくなると、スイッチ２２ｊがオ
ンし、積分回路２２ｇから放電が生じ、利得制御信号Ｇ
ＣＳのレベルが除々に下がり、参照レベルVref2を下回
るとコンパレータ２２ｍより入力断アラームが出力さ
れ、データ断が検出できる。図３０に入力断検出のタイ
ムチャートである。
【００５３】（Ｄ）ＤＣ帰還レベル検出 （ａ）原理 等化出力の直流レベルは、正側ピークと負側ピークの差
に比例する。換言すれば、等化出力の直流レベルは、ス
ライサ回路２３より出力される正側の等化制御用パルス
ＥＱＣと負側の等化制御用パルスＥＱＣ′のパルス幅に
比例する。従って、ＥＱＣ，ＥＱＣ′のパルス幅を検出
できれば、等化出力の直流レベルを検出できる。 （ｂ）ＤＣ帰還レベル検出回路 図３１は上記原理に基づいてＤＣ帰還レベルを検出する
ＤＣ帰還レベル検出回路の構成図である。図中、２４ａ
は充電用である第１の電流源、２４ｂは正側の等化制御
用パルスＥＱＣがハイレベルの時オンして第１の電流源
を制御する第１のスイッチ、２４ｃは放電用である第２
の電流源、２４ｄは負側の等化制御用パルスＥＱＣ′が
ハイレベルの時オンして第２の電流源を制御する第２の
スイッチ、２４ｅは第１の電流源２４ａよりの充電電流
と第２の電流源２４ｃへの放電電流の差を積分する積分
回路、２４ｆはローパスフィルタである。尚、ローパス
フィルタ２４ｆは前段のチャージポンプで十分な時定数
が得られる場合は不要である。
に比例する。換言すれば、等化出力の直流レベルは、ス
ライサ回路２３より出力される正側の等化制御用パルス
ＥＱＣと負側の等化制御用パルスＥＱＣ′のパルス幅に
比例する。従って、ＥＱＣ，ＥＱＣ′のパルス幅を検出
できれば、等化出力の直流レベルを検出できる。 （ｂ）ＤＣ帰還レベル検出回路 図３１は上記原理に基づいてＤＣ帰還レベルを検出する
ＤＣ帰還レベル検出回路の構成図である。図中、２４ａ
は充電用である第１の電流源、２４ｂは正側の等化制御
用パルスＥＱＣがハイレベルの時オンして第１の電流源
を制御する第１のスイッチ、２４ｃは放電用である第２
の電流源、２４ｄは負側の等化制御用パルスＥＱＣ′が
ハイレベルの時オンして第２の電流源を制御する第２の
スイッチ、２４ｅは第１の電流源２４ａよりの充電電流
と第２の電流源２４ｃへの放電電流の差を積分する積分
回路、２４ｆはローパスフィルタである。尚、ローパス
フィルタ２４ｆは前段のチャージポンプで十分な時定数
が得られる場合は不要である。
【００５４】正側の等化制御用パルスＥＱＣがハイレベ
ルになると、スイッチ２４ｂがオンし、積分回路２４ｅ
は充電される。一方、負側の等化制御用パルスＥＱＣ′
がハイレベルになると、スイッチ２４ｄがオンし、積分
回路２４ｅは放電を開始する。差動の等化正転出力信号
の直流レベルが反転出力の直流レベルを上回っていると
きは充電される電荷が放電される電荷を上回り、逆に反
転出力の直流レベルが正転出力の直流レベルを上回って
いるときは放電される電荷が充電される電荷を上回る。
以上より、積分回路２４ｅより正側の等化制御用パルス
ＥＱＣと負側の等化制御用パルスＥＱＣ′のパルス幅の
差に比例した電圧、すなわち、正転側と反転側の直流レ
ベルの差に比例した電圧が出力され、等化部２１に直流
帰還される。これにより、等化部２１は該直流レベルの
差が零となるように制御し、正転と反転の直流レベルが
等しくなったところで安定する。充電および放電を制御
するパルスのパルス幅と、充電電流および放電電流の値
を十分小さく設定すれば、従来の直流帰還回路のように
大きな外部素子（ローパスフィルタ）は不要となり、従
来の問題点５を解決できる。
ルになると、スイッチ２４ｂがオンし、積分回路２４ｅ
は充電される。一方、負側の等化制御用パルスＥＱＣ′
がハイレベルになると、スイッチ２４ｄがオンし、積分
回路２４ｅは放電を開始する。差動の等化正転出力信号
の直流レベルが反転出力の直流レベルを上回っていると
きは充電される電荷が放電される電荷を上回り、逆に反
転出力の直流レベルが正転出力の直流レベルを上回って
いるときは放電される電荷が充電される電荷を上回る。
以上より、積分回路２４ｅより正側の等化制御用パルス
ＥＱＣと負側の等化制御用パルスＥＱＣ′のパルス幅の
差に比例した電圧、すなわち、正転側と反転側の直流レ
ベルの差に比例した電圧が出力され、等化部２１に直流
帰還される。これにより、等化部２１は該直流レベルの
差が零となるように制御し、正転と反転の直流レベルが
等しくなったところで安定する。充電および放電を制御
するパルスのパルス幅と、充電電流および放電電流の値
を十分小さく設定すれば、従来の直流帰還回路のように
大きな外部素子（ローパスフィルタ）は不要となり、従
来の問題点５を解決できる。
【００５５】（ｃ）ＤＣ帰還レベル検出回路の適用例 図３２〜図３４はＤＣ帰還レベル検出回路の適用例であ
り、直流オフセットをキャンセルするもので、２１は等
化部、２３はスライサ回路、２４はＤＣ帰還レベル検出
回路である。図３２においては、差動対入力を備えるア
ンプ７１の正側に正転信号（等化入力）を加え、ＤＣ帰
還レベル検出回路２４の出力を差動対入力の負側に入力
した構成を有している。図３３においては、差動対入力
と補助差動対入力とを有する差動増幅器７２の差動対に
差動信号を入力し、補助差動対入力の正側に参照電圧Vr
efを印加し、直流帰還レベル検出回路２４の出力を上記
補助差動対入力の負側に入力する構成を有している。
り、直流オフセットをキャンセルするもので、２１は等
化部、２３はスライサ回路、２４はＤＣ帰還レベル検出
回路である。図３２においては、差動対入力を備えるア
ンプ７１の正側に正転信号（等化入力）を加え、ＤＣ帰
還レベル検出回路２４の出力を差動対入力の負側に入力
した構成を有している。図３３においては、差動対入力
と補助差動対入力とを有する差動増幅器７２の差動対に
差動信号を入力し、補助差動対入力の正側に参照電圧Vr
efを印加し、直流帰還レベル検出回路２４の出力を上記
補助差動対入力の負側に入力する構成を有している。
【００５６】図３４においては、正転入力と反転帰還入
力、および反転入力と正転帰還入力から成る２組の入力
差動対と、１組の出力差動対と、２つのバランス入力を
備えたオペアンプ７３の第１のバランス入力に参照電圧
を印加し、直流帰還レベル検出回路２４の出力を第２の
バランス入力に入力する構成を有している。
力、および反転入力と正転帰還入力から成る２組の入力
差動対と、１組の出力差動対と、２つのバランス入力を
備えたオペアンプ７３の第１のバランス入力に参照電圧
を印加し、直流帰還レベル検出回路２４の出力を第２の
バランス入力に入力する構成を有している。
【００５７】（Ｅ）スライサ回路に適用できる自動オフ
セットキャンセルコンパレータ （ａ）自動オフセットキャンセルコンパレータ 図３５はスライサ回路２３を構成する各コンパレータに
適用できる自動オフセットキャンセルコンパレータの構
成図である。このコンパレータは、正側入力端子INp、
負側入力INn及び出力端子OUTを備え、更に差動入力と補
助差動入力を有する増幅回路８１と、第１の状態φ1に
おいて増幅回路８１の差動入力の正側ｉｐと負側ｉｎを
短絡し、第２の状態φ2において負側入力INnと増幅回路
８１の差動入力の負側ｉｎを短絡する第１のスイッチ手
段８２と、第１状態φ1において増幅回路８１の出力ｏ
ｕｔと増幅回路の補助差動入力の負側ａｉｎを抵抗Ｒを
介して接続し、出力端子ＯＵＴと大地を短絡し、第２の
状態φ2において、出力端子ＯＵＴと増幅回路８１の出
力ｏｕｔとを短絡する第２，第３のスイッチ手段８３，
８４を備え、正側入力端子INpと増幅回路の差動入力の
正側ｉｐを接続し、増幅回路８１の補助差動入力の正側
ａｉｐに参照レベルVrefを印加し、増幅回路８１の補助
差動入力の負側に電荷保存回路８５を接続し、増幅回路
の出力outと第２のスイッチ手段８３との間に位相補償
回路８６を接続して構成されている。位相補償回路８６
は位相余裕が十分あれば不要である。
セットキャンセルコンパレータ （ａ）自動オフセットキャンセルコンパレータ 図３５はスライサ回路２３を構成する各コンパレータに
適用できる自動オフセットキャンセルコンパレータの構
成図である。このコンパレータは、正側入力端子INp、
負側入力INn及び出力端子OUTを備え、更に差動入力と補
助差動入力を有する増幅回路８１と、第１の状態φ1に
おいて増幅回路８１の差動入力の正側ｉｐと負側ｉｎを
短絡し、第２の状態φ2において負側入力INnと増幅回路
８１の差動入力の負側ｉｎを短絡する第１のスイッチ手
段８２と、第１状態φ1において増幅回路８１の出力ｏ
ｕｔと増幅回路の補助差動入力の負側ａｉｎを抵抗Ｒを
介して接続し、出力端子ＯＵＴと大地を短絡し、第２の
状態φ2において、出力端子ＯＵＴと増幅回路８１の出
力ｏｕｔとを短絡する第２，第３のスイッチ手段８３，
８４を備え、正側入力端子INpと増幅回路の差動入力の
正側ｉｐを接続し、増幅回路８１の補助差動入力の正側
ａｉｐに参照レベルVrefを印加し、増幅回路８１の補助
差動入力の負側に電荷保存回路８５を接続し、増幅回路
の出力outと第２のスイッチ手段８３との間に位相補償
回路８６を接続して構成されている。位相補償回路８６
は位相余裕が十分あれば不要である。
【００５８】時間帯φ1（第１状態、オフセットキャン
セル・モード）において、コンパレータの正負の入力ｉ
ｐ，ｉｎが短絡される。又、増幅回路８１の出力は抵抗
Ｒを介して負側補助入力ａｉｎに帰還され、出力レベル
は参照電圧レベルVrefと等しくなり、コンパレータ出力
はローレベル（”Ｌ”）に固定される。尚、位相補償回
路８６は帰還による発振を防止する。時間帯φ1の動作
時における増幅回路８１の負側補助入力ａｉｎのレベル
は電荷保存回路８５に保存され、時間帯φ1以外の時間
帯φ2（第２状態、通常モード）において２つの入力レ
ベルが等しいとき、コンパレータの出力レベルはVrefと
なる。従って参照電圧レベルVrefを、次段ディジタル回
路の閾値Vthの近傍に設定すれば、コンパレータの入力
オフセットをキャンセルすることができる。コンパレー
タの利得を十分大きくすれば、VrefとVthとのオフセッ
トは、差動入力オフセットに換算すれば極めて小さくな
る。
セル・モード）において、コンパレータの正負の入力ｉ
ｐ，ｉｎが短絡される。又、増幅回路８１の出力は抵抗
Ｒを介して負側補助入力ａｉｎに帰還され、出力レベル
は参照電圧レベルVrefと等しくなり、コンパレータ出力
はローレベル（”Ｌ”）に固定される。尚、位相補償回
路８６は帰還による発振を防止する。時間帯φ1の動作
時における増幅回路８１の負側補助入力ａｉｎのレベル
は電荷保存回路８５に保存され、時間帯φ1以外の時間
帯φ2（第２状態、通常モード）において２つの入力レ
ベルが等しいとき、コンパレータの出力レベルはVrefと
なる。従って参照電圧レベルVrefを、次段ディジタル回
路の閾値Vthの近傍に設定すれば、コンパレータの入力
オフセットをキャンセルすることができる。コンパレー
タの利得を十分大きくすれば、VrefとVthとのオフセッ
トは、差動入力オフセットに換算すれば極めて小さくな
る。
【００５９】（ｂ）スライサ回路のコンパレータへの適
用 図２２の６個のコンパレータ２３ａ〜２３ｃ′に図３５
のコンパレータを用いる。正転側のデータパルス出力用
の第１コンパレータ２３ａの出力が"Ｈ"の時間帯をφ1
とし（図３６のタイムチャート参照）、この間、第４〜
第６コンパレータ２３ａ′〜２３ｃ′をオフセットキャ
ンセル・モードにする。同様に、反転側のデータパルス
出力用の第４コンパレータ２３ａ′の出力が"Ｈ"の時間
帯をφ2とし、この間、第１〜第３コンパレータ２３ａ
〜２３ｃをオフセットキャンセル・モードにする。
用 図２２の６個のコンパレータ２３ａ〜２３ｃ′に図３５
のコンパレータを用いる。正転側のデータパルス出力用
の第１コンパレータ２３ａの出力が"Ｈ"の時間帯をφ1
とし（図３６のタイムチャート参照）、この間、第４〜
第６コンパレータ２３ａ′〜２３ｃ′をオフセットキャ
ンセル・モードにする。同様に、反転側のデータパルス
出力用の第４コンパレータ２３ａ′の出力が"Ｈ"の時間
帯をφ2とし、この間、第１〜第３コンパレータ２３ａ
〜２３ｃをオフセットキャンセル・モードにする。
【００６０】すなわち、第４〜第６のコンパレータ２３
ａ′〜２３ｃ′は、時間帯φ1において、第１状態（オ
フキャンセルモード）となり、φ1以外の時間帯で第２
状態（通常モード）になる。又、第１〜第３のコンパレ
ータ２３ａ〜２３ｃは、時間帯φ2において、第１状態
（オフキャンセルモード）となり、φ2以外の時間帯で
第２状態（通常モード）になる。時間帯φ1の間、第４
〜第６のコンパレータ２３ａ′〜２３ｃ′が"Ｈ"になる
ことはあり得ないので、オフセットキャンセル・モード
にしても問題はない。同様に、時間帯φ2の間、第１〜
第３コンパレータ２３ａ〜２３ｃをオフセットキャンセ
ル・モードにしても問題はない。以上のようにすれば、
入力オフセットを十分小さく抑えて、連続信号である等
化出力波形をスライスすることができ、従来の問題点７
を解決することができる。以上、本発明を実施例により
説明したが、本発明は請求の範囲に記載した本発明の主
旨に従い種々の変形が可能であり、本発明はこれらを排
除するものではない。
ａ′〜２３ｃ′は、時間帯φ1において、第１状態（オ
フキャンセルモード）となり、φ1以外の時間帯で第２
状態（通常モード）になる。又、第１〜第３のコンパレ
ータ２３ａ〜２３ｃは、時間帯φ2において、第１状態
（オフキャンセルモード）となり、φ2以外の時間帯で
第２状態（通常モード）になる。時間帯φ1の間、第４
〜第６のコンパレータ２３ａ′〜２３ｃ′が"Ｈ"になる
ことはあり得ないので、オフセットキャンセル・モード
にしても問題はない。同様に、時間帯φ2の間、第１〜
第３コンパレータ２３ａ〜２３ｃをオフセットキャンセ
ル・モードにしても問題はない。以上のようにすれば、
入力オフセットを十分小さく抑えて、連続信号である等
化出力波形をスライスすることができ、従来の問題点７
を解決することができる。以上、本発明を実施例により
説明したが、本発明は請求の範囲に記載した本発明の主
旨に従い種々の変形が可能であり、本発明はこれらを排
除するものではない。
【００６１】
【発明の効果】以上本発明によれば、差動型非反転増幅
回路を構成でき、かかる差動型非反転増幅回路を等化部
の√ｆＡＧＣに適用することにより差動型の等化が可能
になり、従来問題となっていた電源電圧変動、大地電圧
変動、電源雑音、大地雑音の影響をなくすことができ
る。又、差動型非反転増幅回路を構成する差動アンプを
用いれば、出力差動対の直流レベルをバランス入力レベ
ルと等しくすることが可能な差動型ボルテージフォロワ
を容易に構成することができる。本発明によれば、等化
部における√ｆＡＧＣを複数段、カスコード接続して集
積回路の内部に構築し、等化回路網も集積回路内部素子
を用いるようにしたから、√ｆＡＧＣを１段のみ用いる
従来技術に比べ、等化曲線を細かく設定することが可能
になり、しかも、より小さい等化偏差を、外部素子無し
に実現することができる。
回路を構成でき、かかる差動型非反転増幅回路を等化部
の√ｆＡＧＣに適用することにより差動型の等化が可能
になり、従来問題となっていた電源電圧変動、大地電圧
変動、電源雑音、大地雑音の影響をなくすことができ
る。又、差動型非反転増幅回路を構成する差動アンプを
用いれば、出力差動対の直流レベルをバランス入力レベ
ルと等しくすることが可能な差動型ボルテージフォロワ
を容易に構成することができる。本発明によれば、等化
部における√ｆＡＧＣを複数段、カスコード接続して集
積回路の内部に構築し、等化回路網も集積回路内部素子
を用いるようにしたから、√ｆＡＧＣを１段のみ用いる
従来技術に比べ、等化曲線を細かく設定することが可能
になり、しかも、より小さい等化偏差を、外部素子無し
に実現することができる。
【００６２】本発明によれば、減衰回路を集積回路内部
の初段に設け、その後段に、ローパス、フラット、ハイ
パスと変化する√ｆＡＧＣを設けて等化回路を構成した
から、減衰回路を構成する外部素子の分だけ外部素子数
を削減でき、しかも、ローパス、フラット、ハイパスと
変化する√ｆＡＧＣ等化回路を用いることで、送信波に
加えられた予等化成分の影響を受けること無く、伝送路
長に依らない等化波形を得ることができる。本発明によ
れば、周波数特性がフラットな利得変化を得る手段とし
て、入力段に可変減衰回路を設けるようにしたから、フ
ラットAGCの可変量分だけ、減衰回路出力の最小値が増
大し、熱雑音を減少でき、その分だけダイナミックレン
ジを拡大することができる。
の初段に設け、その後段に、ローパス、フラット、ハイ
パスと変化する√ｆＡＧＣを設けて等化回路を構成した
から、減衰回路を構成する外部素子の分だけ外部素子数
を削減でき、しかも、ローパス、フラット、ハイパスと
変化する√ｆＡＧＣ等化回路を用いることで、送信波に
加えられた予等化成分の影響を受けること無く、伝送路
長に依らない等化波形を得ることができる。本発明によ
れば、周波数特性がフラットな利得変化を得る手段とし
て、入力段に可変減衰回路を設けるようにしたから、フ
ラットAGCの可変量分だけ、減衰回路出力の最小値が増
大し、熱雑音を減少でき、その分だけダイナミックレン
ジを拡大することができる。
【００６３】本発明によれば、正側の等化制御用パルス
と負側の等化制御用パルスのパルス幅の差に比例した電
圧、すなわち、正転側と反転側の直流レベルの差に比例
した電圧を検出してＤＣ帰還するようにしたから、従来
のようにローパスフィルタを使用しなくても正転と反転
の直流レベルの差を検出してＤＣ帰還できる。本発明に
よれば、コンパレータの前段に抵抗分割レベルシフタあ
るいは電流源付き抵抗分割レベルシフタを設け、信号同
士の比較によって、スライスパルスを出力するようにス
ライサ回路を構成したから、正負パルスのデューティの
バランスを改善できる。又、電流源とレベルシフタを１
チップの集積回路内に納めてスライサ回路を構成したか
ら、製造バラツキとは無関係に一定のレベルシフトを行
うことができ、正負パルスのデューティバランスをより
改善でき、等化偏差を小さくできる。尚、本発明のカレ
ントミラーを用いることによりより正確なレベルシフト
が可能である。
と負側の等化制御用パルスのパルス幅の差に比例した電
圧、すなわち、正転側と反転側の直流レベルの差に比例
した電圧を検出してＤＣ帰還するようにしたから、従来
のようにローパスフィルタを使用しなくても正転と反転
の直流レベルの差を検出してＤＣ帰還できる。本発明に
よれば、コンパレータの前段に抵抗分割レベルシフタあ
るいは電流源付き抵抗分割レベルシフタを設け、信号同
士の比較によって、スライスパルスを出力するようにス
ライサ回路を構成したから、正負パルスのデューティの
バランスを改善できる。又、電流源とレベルシフタを１
チップの集積回路内に納めてスライサ回路を構成したか
ら、製造バラツキとは無関係に一定のレベルシフトを行
うことができ、正負パルスのデューティバランスをより
改善でき、等化偏差を小さくできる。尚、本発明のカレ
ントミラーを用いることによりより正確なレベルシフト
が可能である。
【００６４】本発明によれば、ローレベルを出力時、オ
フセットモードとなって入力オフセットをキャンセルす
るようにコンパレータを構成し、該コンパレータをスラ
イサ回路に適用したから、入力オフセットを十分小さく
抑えて、連続信号である等化出力波形をスライスするこ
とができる。本発明によれば、等化出力のピークが大き
いとき、充電電流が放電電流より大きくなって積分出力
（利得制御信号）が大きくなり、ピーク値が小さいとき
には放電電流が大きくなって積分出力（利得制御信号）
が減小するようにし、ピーク値の大小に応じた利得制御
信号ＧＣＳに基づいて等化出力のピークが一定となるよ
うにゲインを制御するように構成したから、外部素子を
用いること無く、入力データのパルス密度に依存しない
等化制御が可能になり、又、本発明によれば、データパ
ルスの到来が所定時間以上途絶えると時間経過に従って
積分出力（利得制御信号）が低下するように構成したか
ら、該積分出力レベルを監視することにより容易に入力
断を検出することができる。
フセットモードとなって入力オフセットをキャンセルす
るようにコンパレータを構成し、該コンパレータをスラ
イサ回路に適用したから、入力オフセットを十分小さく
抑えて、連続信号である等化出力波形をスライスするこ
とができる。本発明によれば、等化出力のピークが大き
いとき、充電電流が放電電流より大きくなって積分出力
（利得制御信号）が大きくなり、ピーク値が小さいとき
には放電電流が大きくなって積分出力（利得制御信号）
が減小するようにし、ピーク値の大小に応じた利得制御
信号ＧＣＳに基づいて等化出力のピークが一定となるよ
うにゲインを制御するように構成したから、外部素子を
用いること無く、入力データのパルス密度に依存しない
等化制御が可能になり、又、本発明によれば、データパ
ルスの到来が所定時間以上途絶えると時間経過に従って
積分出力（利得制御信号）が低下するように構成したか
ら、該積分出力レベルを監視することにより容易に入力
断を検出することができる。
【図１】本発明の伝送路損失等化回路の構成図である。
【図２】√ｆＡＧＣ回路である。
【図３】√ｆＡＧＣのｆ特性である。
【図４】等化回路の総合周波数特性である。
【図５】本発明による装置間伝送路、短中距離化への対
応説明図である。
応説明図である。
【図６】ローパス〜フラット〜ハイパスに可変する√ｆ
ＡＧＣである。
ＡＧＣである。
【図７】周波数特性がフラットな利得変化を得る構成図
である。
である。
【図８】可変減衰回路の一例である。
【図９】非反転増幅回路である。
【図１０】差動オペアンプの構成図である。
【図１１】差動オペアンプの別の構成図である。
【図１２】差動型可変ハイパスフィルタの構成図であ
る。
る。
【図１３】ローパス／フラット／ハイパスに可変する差
動型の√ｆＡＧＣ回路である。
動型の√ｆＡＧＣ回路である。
【図１４】ボルテージフォロワである。
【図１５】差動型非反転増幅回路の別の構成図である。
【図１６】差動オペアンプの構成図である。
【図１７】差動オペアンプの別の構成図である。
【図１８】差動オペアンプの更に別の構成図である。
【図１９】差動オペアンプの更に別の構成図である。
【図２０】差動型非反転増幅回路の縦続構成図である。
【図２１】差動型スライサ（コンパレータ）の第１の構
成図である。
成図である。
【図２２】差動型スライサ（コンパレータ）の第２の構
成図である。
成図である。
【図２３】データパルス出力用コンパレータの動作説明
用タイムチャートである。
用タイムチャートである。
【図２４】タイミング抽出用パルスを出力するコンパレ
ータの動作説明用タイムチャートである。
ータの動作説明用タイムチャートである。
【図２５】等化制御用パルスを出力するためのコンパレ
ータの動作説明用タイムチャートである。
ータの動作説明用タイムチャートである。
【図２６】レベルシフタのシフト量を一定にする為の電
流源の一例である。
流源の一例である。
【図２７】カレントミラーである。
【図２８】本発明による利得制御である。
【図２９】入力断検出回路である。
【図３０】入力断検出アラームタイムチャートである。
【図３１】ＤＣ帰還レベル検出回路の構成図である。
【図３２】ＤＣ帰還レベル検出回路の第１の適用例であ
る。
る。
【図３３】ＤＣ帰還レベル検出回路の第２の適用例であ
る。
る。
【図３４】ＤＣ帰還レベル検出回路の第３の適用例であ
る。
る。
【図３５】自動オフセットキャンセルコンパレータであ
る。
る。
【図３６】オフセットキャンセルのタイムチャートであ
る。
る。
【図３７】従来技術による伝送路損失等化回路の構成例
である。
である。
【図３８】√ｆＡＧＣ回路である。
【図３９】√ｆＡＧＣ回路のｆ特である。
【図４０】簡易型等化回路の構成図である。
【図４１】様々な伝送路長に対する構成図である。
【図４２】ｆ特がフラットな利得変化を得る手段であ
る。
る。
【図４３】直流オフセットをキャンセルするための構成
図である。
図である。
【図４４】両極性信号の単相処理説明図である。
【図４５】従来のピーク検出回路の構成（単相）であ
る。
る。
２１・・等化部 ２２・・利得制御回路 ２３・・スライサ回路 ２４・・ＤＣ帰還レベル検出部 ２５・・減衰回路 ３１・・√ｆＡＧＣ ３２・・フラットＡＧＣ ＧＣＳ・・ゲイン制御信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山縣 康孝 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 酒井 俊行 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (55)
- 【請求項１】 正転入力と反転帰還入力、および反転入
力と正転帰還入力から成る２組の入力差動対と、１組の
出力差動対と、上記出力差動対の平均直流レベルを決定
するバランスレベル入力を備えることを特徴とするオペ
アンプ。 - 【請求項２】 前記オペアンプの正転入力を第１の入力
とし、反転入力を第２の入力とし、正転出力を第１の出
力とし、反転出力を第２の出力とし、第１の受動素子を
反転帰還入力と大地との間に接続し、第１の受動素子と
等しいインピーダンスを有する第２の受動素子を正転帰
還入力と大地との間に接続し、第３の受動素子を反転帰
還入力と正転出力との間に接続し、第３の受動素子と等
しいインピーダンスを有する第４の受動素子を正転帰還
入力と反転出力との間に接続することを特徴とする請求
項１記載の差動型非反転増幅回路。 - 【請求項３】 前記差動型非反転増幅回路の第１および
第２の受動素子として抵抗と容量を直列に接続した回路
を備え、差動型非反転増幅回路の第３および第４の受動
素子として可変抵抗を備えることを特徴とした請求項２
記載の差動型可変ハイパスフィルタ。 - 【請求項４】 前記差動型可変ハイパスフィルタの差動
入力を差動入力とし、差動型可変ハイパスフィルタの差
動出力にそれぞれ等値の抵抗の一端を接続し、前記各抵
抗の他端をそれぞれ差動出力とし、上記差動型可変ハイ
パスフィルタの第１または第２の受動素子である抵抗容
量直列接続回路と等インピーダンス値を有する回路を、
上記差動出力間に備えることを特徴とする請求項３記載
の可変ハイパスフィルタ。 - 【請求項５】 前記可変ハイパスフィルタを√ｆＡＧＣ
回路として備えたことを特徴とする請求項３又は請求項
４記載の伝送路損失等化回路。 - 【請求項６】 前記差動型可変ハイパスフィルタを複数
カスコード接続して集積回路内部に備え、各差動型可変
ハイパスフィルタの第１と第２と第３と第４の受動素子
を集積回路内部に備えて√ｆＡＧＣ回路を構成したこと
を特徴とする請求項３記載の伝送路損失等化回路。 - 【請求項７】 前記オペアンプの正転入力を正転入力と
して備え、上記オペアンプの反転入力を反転入力として
備え、上記オペアンプの正転出力と反転帰還入力とを短
絡しこれを正転出力として備え、上記オペアンプの反転
出力と正転帰還入力とを短絡しこれを反転出力として備
えることを特徴とする請求項１記載の差動型ボルテージ
フォロワ。 - 【請求項８】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 バランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーする手段と、反転側同士を流れる電流の和をミラー
する手段と、 各電流和がそれぞれミラーされるカスコード増幅段と、 各カスコード段の出力に接続された位相補償手段と、 ２つのカスコード段のコモンモードを検出する手段と、 コモンモードとバランス入力とを入力とする１組の差動
対と、 上記差動対の片側を流れる電流を、上記２つのカスコー
ド段にミラーする手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１記載のオペアンプ。 - 【請求項９】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 バランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーする手段と、反転側同士を流れる電流の和をミラー
する手段と、 各電流和がそれぞれミラーされるカスコード増幅段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 ２つの出力バッファのコモンモードを検出する手段と、 コモンモードとバランス入力とを入力とする１組の差動
対と、 上記差動対の片側を流れる電流を、上記２つのカスコー
ド段にミラーする手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１記載のオペアンプ。 - 【請求項１０】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 バランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード増幅段と反転側同士を流
れる電流の和が電流フォールドされるカスコード増幅段
と、 各カスコード段の出力に接続された位相補償手段と、 ２つのカスコード段のコモンモードを検出する手段と、 コモンモードとバランス入力とを入力とする１組の差動
対と、 上記差動対の片側を流れる電流を、上記２つのカスコー
ド段にミラーする手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１記載のオペアンプ。 - 【請求項１１】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 バランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード増幅段と反転側同士を流
れる電流の和が電流フォールドされるカスコード増幅段
と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 ２つの出力バッファのコモンモードを検出する手段と、 コモンモードとバランス入力とを入力とする１組の差動
対と、 上記差動対の片側を流れる電流を、上記２つのカスコー
ド段にミラーする手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１記載のオペアンプ。 - 【請求項１２】 正転入力と反転帰還入力、および反転
入力と正転帰還入力から成る２組の入力差動対と、１組
の出力差動対と、上記出力差動対の正転出力の平均直流
レベルを決定する第１のバランスレベル入力と、反転出
力の平均直流レベルを決定する第２のバランスレベル入
力を備えることを特徴とするオペアンプ。 - 【請求項１３】 前記のオペアンプの正転入力を第１の
入力とし、反転入力を第２の入力とし、正転出力を第１
の出力とし、反転出力を第２の出力とし、第１の受動素
子を反転帰還入力と大地との間に接続し、第１の受動素
子と等しいインピーダンスを有する第２の受動素子を正
転帰還入力と大地との間に接続し、第３の受動素子を反
転帰還入力と正転出力との間に接続し、第３の受動素子
と等しいインピーダンスを有する第４の受動素子を正転
帰還入力と反転出力との間に接続し、二つのバランス入
力の片方に定電圧レベルを入力し、もう片方に可変レベ
ルを入力することを特徴とする請求項１２記載の差動型
非反転増幅回路。 - 【請求項１４】 前記差動型非反転増幅回路の第１およ
び第２の受動素子として抵抗と容量を直列に接続した回
路を備え、差動型非反転増幅回路の第３および第４の受
動素子として可変抵抗を備えることを特徴とする請求項
１３記載の差動型可変ハイパスフィルタ。 - 【請求項１５】 前記差動型可変ハイパスフィルタの差
動入力を差動入力として備え、差動型可変ハイパスフィ
ルタの差動出力にそれぞれ等値の抵抗の一端を接続し、
前記各抵抗の他端をそれぞれ差動出力とし、上記差動型
可変ハイパスフィルタの第１または第２の受動素子であ
る抵抗容量直列接続回路と等インピーダンス値を有する
回路を、上記差動出力間に備えることを特徴とする請求
項１４記載の可変ハイパスフィルタ。 - 【請求項１６】 前記可変フィルタを√ｆＡＧＣ回路と
して備えることを特徴とする請求項１４又は請求項１５
記載の伝送路損失等化回路。 - 【請求項１７】 前記差動型可変ハイパスフィルタを複
数カスコード接続して集積回路内部に備え、各差動型可
変ハイパスフィルタの第１と第２と第３と第４の受動素
子を集積回路内部に備えて√ｆＡＧＣ回路を構成したこ
とを特徴とする請求項１４記載の伝送路損失等化回路。 - 【請求項１８】 前記オペアンプの正転入力を正転入力
として備え、上記オペアンプの反転入力を反転入力とし
て備え、上記オペアンプの正転出力と反転帰還入力とを
短絡しこれを正転出力として備え、上記オペアンプの反
転出力と正転帰還入力とを短絡しこれを反転出力として
備えることを特徴とする請求項１２記載の差動型ボルテ
ージフォロワ。 - 【請求項１９】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーする手段と反転側同士を流れる電流の和をミラーす
る手段と、 各電流和がミラーされるカスコード増幅段と、 各カスコード段の出力に接続された位相補償手段と、 上記２つのカスコード段のコモンモードを検出する手段
と、 上記コモンモードと２つのバランス入力の計３つを入力
とする１組の差動対と、 上記差動対の正側を流れる電流を上記カスコード段の正
側にミラーする手段と、 上記差動対の負側を流れる電流を上記カスコード段の負
側にミラーする手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２０】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード段と反転側同士を流れる
電流の和が電流フォールドされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 上記２つのカスコード段のコモンモードを検出する手段
と、 上記コモンモードと２つのバランス入力の計３つを入力
とする１組の差動対と、 上記差動対の正側を流れる電流を上記カスコード段の正
側にミラーする手段と、 上記差動対の負側を流れる電流を上記カスコード段の負
側にミラーする手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２１】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード段と反転側同士を流れる
電流の和が電流フォールドされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 上記２つの出力バッファのコモンモードを検出する手段
と、 上記コモンモードと２つのバランス入力の計３つを入力
とする１組の差動対と、 上記差動対の正側を流れる電流を上記カスコード段の正
側にミラーする手段と、 上記差動対の負側を流れる電流を上記カスコード段の負
側にミラーする手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２２】 前記オペアンプは、 正転入力と反転帰還入力からなる第１の入力差動対と、 反転入力と正転帰還入力から成る第２の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーする第１のミラー手段と反転側同士を流れる電流の
和をミラーする第２のミラー手段と、 上記第１のミラー手段により電流ミラーされる第１のカ
スコード段と、 上記第２のミラー手段により電流ミラーされる第２のカ
スコード段と、 各カスコード段の出力に接続された位相補償手段と、 上記２つのカスコード段出力のコモンモードを検出する
手段と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記第１のカスコード段にミラーする第３のミラー手
段と、 上記第２のコモンモード帰還差動対の片側を流れる電流
を上記第２のカスコード段にミラーする第４のミラー手
段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２３】 前記オペアンプは、 正転入力と反転帰還入力からなる第１の入力差動対と、 反転入力と正転帰還入力から成る第２の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーする第１のミラー手段と反転側同士を流れる電流の
和をミラーする第２のミラー手段と、 上記第１のミラー手段により電流ミラーされる第１のカ
スコード段と、 上記第２のミラー手段により電流ミラーされる第２のカ
スコード段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 上記２つの出力バッファのコモンモードを検出する手段
と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記第１のカスコード段にミラーする第３のミラー手
段と、 上記第２のコモンモード帰還差動対の片側を流れる電流
を上記第２のカスコード段にミラーする第４のミラー手
段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２４】 前記オペアンプは、 正転入力と反転帰還入力からなる第１の入力差動対と、 反転入力と正転帰還入力から成る第２の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード段と反転側同士を流れる
電流の和が電流フォールドされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 上記２つのカスコード段出力のコモンモードを検出する
手段と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記カスコード段の一方ににミラーする手段と、上記
第２のコモンモード帰還差動対の片側を流れる電流を上
記カスコード段の他方にミラーする手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２５】 前記オペアンプは、 正転入力と反転帰還入力からなる第１の入力差動対と、 反転入力と正転帰還入力から成る第２の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード段と反転側同士を流れる
電流の和が電流フォールドされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 上記２つの出力バッファのコモンモードを検出する手段
と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記カスコード段の一方ににミラーする手段と、上記
第２のコモンモード帰還差動対の片側を流れる電流を上
記カスコード段の他方にミラーする手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２６】 前記オペアンプは、 正転入力と反転帰還入力からなる第１の入力差動対と、 反転入力と正転帰還入力から成る第２の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーするミラー手段と反転側同士を流れる電流の和をミ
ラーするミラー手段と、 各電流和がそれぞれミラーされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 上記２つのカスコード段出力のコモンモードを検出する
手段と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記カスコード段の一方から電流フォールドする手段
と、上記第２のコモンモード帰還差動対の片側を流れる
電流を上記カスコード段の他方から電流フォールドする
手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２７】 前記オペアンプは、 正転入力と反転帰還入力からなる第１の入力差動対と、 反転入力と正転帰還入力から成る第２の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーするミラー手段と反転側同士を流れる電流の和をミ
ラーするミラー手段と、 各電流和がそれぞれミラーされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 上記２つの出力バッファのコモンモードを検出する手段
と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記カスコード段の一方から電流フォールドする手段
と、上記第２のコモンモード帰還差動対の片側を流れる
電流を上記カスコード段の他方から電流フォールドする
手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２８】 前記オペアンプは、 正転入力と反転帰還入力からなる入力差動対と、 反転入力と正転帰還入力からなる入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード段と反転側同士を流れる
電流の和が電流フォールドされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 上記２つのカスコード段出力のコモンモードを検出する
手段と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記カスコード段の一方から電流フォールドする手段
と、上記第２のコモンモード帰還差動対の片側を流れる
電流を上記カスコード段の他方から電流フォールドする
手段を備え、 上記２つのカスコード段の出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項２９】 前記オペアンプは、 正転入力と反転帰還入力からなる入力差動対と、 反転入力と正転帰還入力からなる入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和が電
流フォールドされるカスコード段と反転側同士を流れる
電流の和が電流フォールドされるカスコード段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 上記２つの出力バッファのコモンモードを検出する手段
と、 上記コモンモードと上記正バランス入力からなる第１の
コモンモード帰還差動対と、上記コモンモードと上記負
バランス入力からなる第２のコモンモード帰還差動対
と、 上記第１のコモンモード帰還差動対の片側を流れる電流
を上記カスコード段の一方から電流フォールドする手段
と、上記第２のコモンモード帰還差動対の片側を流れる
電流を上記カスコード段の他方から電流フォールドする
手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項３０】 前記オペアンプは、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、 正負１組のバランス入力と、 上記２組の差動対の、正転側同士を流れる電流の和をミ
ラーする手段と反転側同士を流れる電流の和をミラーす
る手段と、 各電流和がミラーされるカスコード増幅段と、 各カスコード段の出力に接続された位相補償手段と、 各カスコード段の出力に接続された出力バッファと、 上記２つの出力バッファのコモンモードを検出する手段
と、 上記コモンモードと２つのバランス入力の計３つを入力
とする１組の差動対と、 上記差動対の正側を流れる電流を上記カスコード段の正
側にミラーする手段と、 上記差動対の負側を流れる電流を上記カスコード段の負
側にミラーする手段を備え、 上記２つの出力バッファの出力を１組の差動出力とする
ことを特徴とする請求項１２記載のオペアンプ。 - 【請求項３１】 オペアンプの正転入力を第１の入力と
し、反転入力を第２の入力とし、正転出力を第１の出力
とし、反転出力を第２の出力とし、第１の受動素子を反
転帰還入力と大地との間に接続し、１つのバランス入力
にし、第１の受動素子と等しいインピーダンスを有する
第２の受動素子を正転帰還入力と大地との間に接続し、
第３の受動素子を反転帰還入力と正転出力との間に接続
し、第３の受動素子と等しいインピーダンスを有する第
４の受動素子を正転帰還入力と反転出力との間に接続
し、二つのバランス入力の片方に定電圧レベルを入力
し、もう片方に可変レベルを入力してなる第１の差動型
非反転増幅回路を初段に設け、 オペアンプの正転入力を第１の入力とし、反転入力を第
２の入力とし、正転出力を第１の出力とし、反転出力を
第２の出力とし、第１の受動素子を反転帰還入力と大地
との間に接続し、第１の受動素子と等しいインピーダン
スを有する第２の受動素子を正転帰還入力と大地との間
に接続し、第３の受動素子を反転帰還入力と正転出力と
の間に接続し、第３の受動素子と等しいインピーダンス
を有する第４の受動素子を正転帰還入力と反転出力との
間に接続し、１つのバランス入力に定電圧を入力してな
る第２の差動型非反転増幅回路を第２段目以降に備える
ことを特徴とする差動回路。 - 【請求項３２】 単相出力オペアンプを備え、 オペアンプの正側入力を入力とし、 オペアンプの負側入力と出力との間に可変抵抗を備え、 上記オペアンプの負側入力と大地との間に、第１の抵抗
と第１の容量を直列に接続した回路を備え上記第１の抵
抗と同じ値を持つ第２の抵抗と、第１の容量と同じ値を
持つ第２の容量とを直列に接続した回路を、出力と大地
との間に備え、 出力端子と上記オペアンプ出力との間に第３の抵抗を備
えることを特徴とする可変フィルタ。 - 【請求項３３】 前記可変フィルタを伝送路損失等化回
路の√ｆＡＧＣ回路として備えたことを特徴とする請求
項３２記載の伝送路損失等化回路。 - 【請求項３４】 単相出力オペアンプを備え、オペアン
プの正側入力を入力とし、オペアンプの負側入力と出力
との間に可変抵抗を備え、上記オペアンプの負側入力と
大地との間に、第１の抵抗と第１の容量を直列に接続し
た回路を備えた可変フィルタを複数段カスケード接続し
て集積回路内部に備え、かつ、各可変ハイパスフィルタ
の第１の抵抗と第１の容量、および可変抵抗を集積回路
内部に備えて√ｆＡＧＣ回路を構成したことを特徴とす
る伝送路損失等化回路。 - 【請求項３５】 充電用である第１の電流源およびそれ
を制御する第１のスイッチと、 放電用である第２の電流源およびそれを制御する第２の
スイッチと、 利得可変回路の出力信号振幅が基準レベルを上回るとき
に上記第１のスイッチをＯＮにする回路と、 上記利得可変回路出力がハイレベルとなる毎に所定時間
だけ上記第２のスイッチをＯＮにする回路と、 上記第１の電流源よりの充電電流と第２の電流源への放
電電流の差を積分する積分回路を備え、 上記積分回路の出力を上記利得可変回路の利得制御信号
として出力することを特徴とする利得制御回路。 - 【請求項３６】 利得制御回路の出力にローパスフィル
タを備えることを特徴とする請求項３５記載の利得制御
回路。 - 【請求項３７】 前記利得可変回路出力がハイレベルに
なったとき、リセットするタイマと、 タイマの出力によって制御される第３のスイッチと、 第３のスイッチがＯＮになると前記積分回路を構成する
コンデンサに蓄えられた電荷を放電する第３の電流源
と、 上記利得制御回路の出力と参照電圧とを比較するコンパ
レータまたはヒステリシスコンパレータを備え、 上記コンパレータまたはヒステリシスコンパレータの出
力により入力断を検出することを特徴とする請求項３５
記載の利得制御回路。 - 【請求項３８】 第１、第２の入力端子と、第１のコン
パレータと第２のコンパレータと第３のコンパレータと
第４のコンパレータと第５のコンパレータと第６のコン
パレータを備え、 第１の入力端子と第１のコンパレータの正側入力との間
に第１の抵抗を備え、 第１のコンパレータの正側入力と第２のコンパレータの
正側入力との間に第２の抵抗を備え、 第２のコンパレータの正側入力と第３のコンパレータの
正側入力との間に第３の抵抗を備え、 第３のコンパレータの正側入力と大地との間に第４の抵
抗を備え、 第２の入力端子と第４のコンパレータの正側入力との間
に第１の抵抗と同値の第５の抵抗を備え、 第４のコンパレータの正側入力と第５のコンパレータの
正側入力との間に第２の抵抗と同値の第６の抵抗を備
え、 第５のコンパレータの正側入力と第６のコンパレータの
正側入力との間に第３の抵抗と同値の第７の抵抗を備
え、 第６のコンパレータの正側入力と大地との間に第４の抵
抗と同値の第８の抵抗を備え、 第１のコンパレータと第２のコンパレータと第３のコン
パレータの負側入力を第２の入力端子に接続し、 第４のコンパレータと第５のコンパレータと第６のコン
パレータの負側入力を第１の入力端子に接続し、 第１のコンパレータ、第２のコンパレータ、第３のコン
パレータ、第４のコンパレータ、第５のコンパレータお
よび第６のコンパレータの出力をそれぞれ第１の出力、
第２の出力、第３の出力、第４の出力、第５の出力およ
び第６の出力として備えることを特徴とするスライサ回
路。 - 【請求項３９】 第１、第２の入力端子と、第１のコン
パレータと第２のコンパレータと第３のコンパレータと
第４のコンパレータと第５のコンパレータと第６のコン
パレータとを備え、 第１の入力端子と第１のコンパレータの正側入力との間
に第１の抵抗を備え、 第１のコンパレータの正側入力と第２のコンパレータの
正側入力との間に第２の抵抗を備え、 第２のコンパレータの正側入力と第３のコンパレータの
正側入力との間に第３の抵抗を備え、 第３のコンパレータの正側入力と大地との間に第１の電
流源を備え、 第２の入力端子と第４のコンパレータの正側入力との間
に第１の抵抗と同値の第４の抵抗を備え、 第４のコンパレータの正側入力と第５のコンパレータの
正側入力との間に第２の抵抗と同値の第５の抵抗を備
え、 第５のコンパレータの正側入力と第６のコンパレータの
正側入力との間に第３の抵抗と同値の第６の抵抗を備
え、 第６のコンパレータの正側入力と大地との間に第１の電
流源と同値の第２の電流源を備え、 第１のコンパレータと第２のコンパレータと第３のコン
パレータの負側入力を第２の入力端子に接続し、 第４のコンパレータと第５のコンパレータと第６のコン
パレータの負側入力を第１の入力端子に接続し、 第１のコンパレータ、第２のコンパレータ、第３のコン
パレータ、第４のコンパレータ、第５のコンパレータお
よび第６のコンパレータの出力をそれぞれ第１の出力、
第２の出力、第３の出力、第４の出力、第５の出力およ
び第６の出力として備えることを特徴とするスライサ回
路。 - 【請求項４０】 等化回路より出力される差動の正転等
化信号及び等化反転信号を前記スライサ回路の第１、第
２の入力とする請求項３８または請求項３９記載のスラ
イサ回路。 - 【請求項４１】 前記第１の電流源および第２の電流源
は、 オペアンプを備え、 安定化電圧を該オペアンプの正側入力に印加し、オペア
ンプの負側入力と大地との間に集積回路内部素子である
抵抗を備え、 オペアンプ出力がゲートに接続され、オペアンプの負側
入力とソースが接続されたＮチャネル MOSFETを備え、 ＮチャネルMOSFETのドレーンを出力端子として有するこ
とを特徴とする請求項３９記載のスライサ回路。 - 【請求項４２】 電流源は、前記ＮチャネルMOSFETのド
レーンを入力とするカレントミラー回路を備え、カレン
トミラー回路の出力を出力端子として備えることを特徴
とする請求項４１記載のスライサ回路。 - 【請求項４３】 前記カレントミラー回路は、 第１のNチャネルMOSFETと第２のNチャネルMOSFETと第３
のNチャネルMOSFETと第４のNチャネルMOSFETとを備え、 第１のNチャネルMOSFETのドレーンを入力端子として備
え、 第１のNチャネルMOSFETのドレーンとゲートおよび第３
のNチャネルMOSFETのゲートを接続し、 第１のNチャネルMOSFETのソース、第２のNチャネルMOSF
ETのドレーンとゲート、および第４のNチャネルMOSFET
のゲートを接続し、 第３のNチャネルMOSFETのソースと第４のNチャネルMOSF
ETのドレーンを接続し、 第２のNチャネルMOSFETのソースと大地との間を接続
し、 第４のNチャネルMOSFETのソースと大地との間を接続
し、 第３のNチャネルMOSFETのドレーンを出力端子とするこ
とを特徴とする請求項４２記載のスライサ回路。 - 【請求項４４】 前記カレントミラー回路は、 第１のNチャネルMOSFETと第２のNチャネルMOSFETと第３
のNチャネルMOSFETと第４のNチャネルMOSFETと第５のN
チャネルMOSFETと第６のNチャネルMOSFETを備え、 第１のNチャネルMOSFETのドレーンを入力端子として備
え、 第１のNチャネルMOSFETのドレーンとゲートおよび第４
のNチャネルMOSFETゲートを接続し、 第１のNチャネルMOSFETのソース、第２のNチャネルMOSF
ETのドレーンとゲート、および第５のNチャネルMOSFET
のゲートを接続し、 第２のNチャネルMOSFETのソース、第３のNチャネルMOSF
ETのドレーンとゲート、および第６のNチャネルMOSFET
のゲートを接続し、 第４のNチャネルMOSFETのソースと第５のNチャネルMOSF
ETのドレーンを接続し、 第５のNチャネルMOSFETのソースと第６のNチャネルMOSF
ETのドレーンを接続し、 第３のNチャネルMOSFETのソースと大地との間を接続
し、 第６のNチャネルMOSFETのソースと大地との間を接続
し、 第４のNチャネルMOSFETのドレーンを出力端子とするこ
とを特徴とする請求項４０記載のスライサ回路。 - 【請求項４５】 前記カレントミラー回路は、 第１のNチャネルMOSFETと第２のNチャネルMOSFETと第３
のNチャネルMOSFETを備え、 第１のNチャネルMOSFETのドレーンと第２のNチャネルMO
SFETとのゲートを接続し、これを入力端子として備え、 第１のNチャネルMOSFETのゲート、第２のNチャネルMOSF
ETのソースおよび第３のNチャネルMOSFETのドレーンと
ゲートを接続し、 第１のNチャネルMOSFETのソースと大地との間を接続
し、 第３のNチャネルMOSFETのソースと大地との間を接続
し、 第２のNチャネルMOSFETのドレーンを出力端子とするこ
とを特徴とする請求項４０記載のスライサ回路。 - 【請求項４６】 充電用である第１の電流源および該電
流源を制御する第１のスイッチと、放電用である第２の
電流源および該電流源を制御する第２のスイッチと、前
記スライサ回路の第３の出力を上記第１のスイッチの制
御信号とし、第６の出力を、上記第２のスイッチの制御
信号とする手段と、上記第１の電流源よりの充電電流と
第２の電流源への放電電流との差を積分する積分回路を
備え、上記積分回路の積分信号を出力することを特徴と
する請求項３８または請求項３９記載の直流帰還レベル
検出回路。 - 【請求項４７】 出力にローパスフィルタを備えること
を特徴とする請求項４６記載の直流帰還レベル検出回
路。 - 【請求項４８】 前記直流帰還レベル検出回路備えると
共に、差動対入力を備える回路を備え、上記差動対入力
の正側に正転信号を入力し、上記直流帰還レベル検出回
路の出力を上記差動対入力の負側に入力することを特徴
とする請求項４６記載の直流帰還回路。 - 【請求項４９】 前記直流帰還レベル検出回路を備える
と共に、差動対入力と補助差動対入力とを有する回路を
備え、上記差動対に差動信号を入力し、上記補助差動対
入力の正側に参照電圧を印加し、上記直流帰還レベル検
出回路の出力を上記補助差動対入力の負側に入力するこ
とを特徴とする請求項４６記載の直流帰還回路。 - 【請求項５０】 前記直流帰還レベル検出回路と、 正転入力と反転帰還入力、および反転入力と正転帰還入
力から成る２組の入力差動対と、１組の出力差動対と、
２つのバランス入力端子を有するオペアンプを備え、 オペアンプの第１のバランス入力端子に参照電圧を印加
し、 前記直流帰還レベル検出回路の出力をオペアンプの第２
のバランス入力端子に入力することを特徴とする請求項
４６記載の直流帰還回路。 - 【請求項５１】 正側入力、負側入力、出力の各端子を
備え、かつ、 差動入力と補助差動入力を有する増幅回路と、 第１の状態において上記増幅回路の差動入力の正側と負
側を短絡し、第２の状態において上記負側入力端子と上
記増幅回路の差動入力の負側を短絡する第１のスイッチ
手段と、 第１状態において上記増幅回路の出力と上記増幅回路の
補助差動入力の負側を抵抗を介して接続し、上記出力端
子と大地を短絡し、第２の状態において、上記出力端子
と上記増幅回路の出力とを短絡する第２のスイッチ手段
を備え、 上記正側入力端子と上記増幅回路の差動入力の正側を接
続し、上記増幅回路の補助差動入力の正側に参照レベル
を印加し、上記増幅回路の補助差動入力の負側に電荷保
存回路を接続してなることを特徴とするコンパレータ。 - 【請求項５２】 増幅回路の出力と第２のスイッチ手段
との間に位相補償回路を備えたことを特徴とする請求項
５１記載のコンパレータ。 - 【請求項５３】 請求項３８または請求項３９記載のス
ライサ回路において、該スライサ回路の第１〜第６のコ
ンパレータをそれぞれ、 正側入力、負側入力及び出力の各端子を備え、かつ、差
動入力と補助差動入力を有する増幅回路と、第１の状態
において上記増幅回路の差動入力の正側と負側を短絡
し、第２の状態において上記負側入力端子と上記増幅回
路の差動入力の負側を短絡する第１のスイッチ手段と、
第１状態において上記増幅回路の出力と上記増幅回路の
補助差動入力の負側を抵抗を介して接続し、上記出力端
子と大地を短絡し、第２の状態において、上記出力端子
と上記増幅回路の出力とを短絡する第２のスイッチ手段
を備え、上記正側入力端子と上記増幅回路の差動入力の
正側を接続し、上記増幅回路の補助差動入力の正側に参
照レベルを印加し、上記増幅回路の補助差動入力の負側
に電荷保存回路を接続してなるコンパレータにより構成
し、 上記第１のコンパレータがパルスを出力する時間を上記
第４から第６までのコンパレータの第１状態にし、上記
第１のコンパレータがパルスを出力していない時間を上
記第４から第６までのコンパレータの第２状態にし、 上記第４のコンパレータがパルスを出力する時間を上記
第１から第３までのコンパレータの第１状態にし、上記
第４のコンパレータがパルスを出力していない時間を上
記第１から第３までのコンパレータの第２状態にするす
ることを特徴とするスライサ回路。 - 【請求項５４】 伝送路による損失を等化する伝送路損
失等化回路において、 伝送路損失等化回路を集積回路で構成し、該伝送路損失
等化回路の等化部の前段に減衰回路を設けると共に、該
減衰回路を前記集積回路内に設けることを特徴とする伝
送路損失等化回路。 - 【請求項５５】 前記等化部を構成する√ｆＡＧＣ回路
の後段に設けられるフラットＡＧＣ回路のゲイン一定値
にを固定し、前記減衰回路の減衰度を可変としたことを
特徴とする請求項５４記載の伝送路損失等化回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15082596A JP3576702B2 (ja) | 1996-06-12 | 1996-06-12 | 可変ハイパスフィルタ |
| US08/778,791 US6011435A (en) | 1996-06-12 | 1997-01-06 | Transmission-line loss equalizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15082596A JP3576702B2 (ja) | 1996-06-12 | 1996-06-12 | 可変ハイパスフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331363A true JPH09331363A (ja) | 1997-12-22 |
| JP3576702B2 JP3576702B2 (ja) | 2004-10-13 |
Family
ID=15505233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15082596A Expired - Fee Related JP3576702B2 (ja) | 1996-06-12 | 1996-06-12 | 可変ハイパスフィルタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6011435A (ja) |
| JP (1) | JP3576702B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000252886A (ja) * | 1999-03-02 | 2000-09-14 | Fujitsu Ltd | 伝送路インタフェース・モジュール及び伝送システム |
| JP2000354072A (ja) * | 1999-04-23 | 2000-12-19 | Daimlerchrysler Ag | ２線式線路上の干渉性縦電圧を低減する低減回路を備える回路装置 |
| US6181454B1 (en) | 1997-04-23 | 2001-01-30 | Nec Corporation | Adaptive threshold controlled decision circuit immune to ringing components of digital signals |
| JP2005278153A (ja) * | 2004-02-20 | 2005-10-06 | Fujitsu Ltd | Ｄｃオフセット補正を伴う適応型等化器 |
| JP2005354425A (ja) * | 2004-06-10 | 2005-12-22 | Fujitsu Ltd | レシーバ回路 |
| JP2006509458A (ja) * | 2002-12-09 | 2006-03-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 拡張ウィルソン電流ミラー自己バイアス昇圧回路を有する増幅回路 |
| JP2006166076A (ja) * | 2004-12-08 | 2006-06-22 | Fuji Electric Holdings Co Ltd | 演算増幅回路および積分器 |
| WO2006129490A1 (ja) * | 2005-06-01 | 2006-12-07 | Advantest Corporation | 伝送線路駆動回路 |
| JP2006340097A (ja) * | 2005-06-02 | 2006-12-14 | Rf Chips Technology Inc | 利得制御回路および利得制御機能を有するアンプ回路 |
| JP2007028625A (ja) * | 2005-07-14 | 2007-02-01 | Altera Corp | プログラム可能な、レシーバの等化回路および方法 |
| JP2007505576A (ja) * | 2003-09-11 | 2007-03-08 | ザイリンクス インコーポレイテッド | 組込型等化を有するアナログフロントエンドおよびその適用 |
| US7257323B2 (en) | 2001-11-21 | 2007-08-14 | Nec Corporation | Signal-off detection circuit and optical receiving device using the same |
| JP2009267462A (ja) * | 2008-04-22 | 2009-11-12 | Nec Electronics Corp | 信号処理装置 |
| WO2009153838A1 (ja) * | 2008-06-20 | 2009-12-23 | 富士通株式会社 | 受信装置 |
| JP2013532922A (ja) * | 2010-07-19 | 2013-08-19 | ナショナル セミコンダクター コーポレーション | 区分された粗いおよび微細な制御を有するアダプティブ信号イコライザ |
| JP2014515588A (ja) * | 2011-05-31 | 2014-06-30 | 日本テキサス・インスツルメンツ株式会社 | 同相フィードバックを備えた広帯域幅ｃ級増幅器 |
| WO2018056100A1 (ja) * | 2016-09-26 | 2018-03-29 | 株式会社村田製作所 | 高速シリアル信号イコライザおよび高速シリアルインターフェース |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281749B1 (en) * | 1997-06-17 | 2001-08-28 | Srs Labs, Inc. | Sound enhancement system |
| US6061551A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for down-converting electromagnetic signals |
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US7236754B2 (en) * | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US6560301B1 (en) * | 1998-10-21 | 2003-05-06 | Parkervision, Inc. | Integrated frequency translation and selectivity with a variety of filter embodiments |
| US6813485B2 (en) | 1998-10-21 | 2004-11-02 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7039372B1 (en) * | 1998-10-21 | 2006-05-02 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US6542722B1 (en) * | 1998-10-21 | 2003-04-01 | Parkervision, Inc. | Method and system for frequency up-conversion with variety of transmitter configurations |
| US6370371B1 (en) | 1998-10-21 | 2002-04-09 | Parkervision, Inc. | Applications of universal frequency translation |
| US6853690B1 (en) | 1999-04-16 | 2005-02-08 | Parkervision, Inc. | Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments |
| US6873836B1 (en) * | 1999-03-03 | 2005-03-29 | Parkervision, Inc. | Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology |
| US6879817B1 (en) * | 1999-04-16 | 2005-04-12 | Parkervision, Inc. | DC offset, re-radiation, and I/Q solutions using universal frequency translation technology |
| US7110444B1 (en) * | 1999-08-04 | 2006-09-19 | Parkervision, Inc. | Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations |
| US7065162B1 (en) | 1999-04-16 | 2006-06-20 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same |
| US7693230B2 (en) | 1999-04-16 | 2010-04-06 | Parkervision, Inc. | Apparatus and method of differential IQ frequency up-conversion |
| US8295406B1 (en) | 1999-08-04 | 2012-10-23 | Parkervision, Inc. | Universal platform module for a plurality of communication protocols |
| US7082171B1 (en) * | 1999-11-24 | 2006-07-25 | Parkervision, Inc. | Phase shifting applications of universal frequency translation |
| US7292835B2 (en) * | 2000-01-28 | 2007-11-06 | Parkervision, Inc. | Wireless and wired cable modem applications of universal frequency translation technology |
| US7010286B2 (en) | 2000-04-14 | 2006-03-07 | Parkervision, Inc. | Apparatus, system, and method for down-converting and up-converting electromagnetic signals |
| US6566915B1 (en) * | 2000-08-10 | 2003-05-20 | Intel Corporation | Differential envelope detector |
| US7454453B2 (en) * | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
| US7010559B2 (en) * | 2000-11-14 | 2006-03-07 | Parkervision, Inc. | Method and apparatus for a parallel correlator and applications thereof |
| JP2004516766A (ja) * | 2000-12-22 | 2004-06-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 浮遊フィードバックを低減するための増幅回路及び方法 |
| TW503618B (en) * | 2001-05-11 | 2002-09-21 | Via Tech Inc | Data comparator using positive/negative phase strobe signal as the dynamic reference voltage and the input buffer using the same |
| TW569534B (en) * | 2001-05-15 | 2004-01-01 | Via Tech Inc | Data transmission system using differential signals as edge alignment triggering signals and input/output buffers thereof |
| JP2003124783A (ja) * | 2001-10-10 | 2003-04-25 | Mitsubishi Electric Corp | Ｇｍ−Ｃフィルタ |
| US7072427B2 (en) | 2001-11-09 | 2006-07-04 | Parkervision, Inc. | Method and apparatus for reducing DC offsets in a communication system |
| JP4166466B2 (ja) * | 2001-12-19 | 2008-10-15 | ソニー株式会社 | 無線通信システム及び無線通信方法、無線通信装置及びその制御方法、並びにコンピュータ・プログラム |
| US6975848B2 (en) * | 2002-06-04 | 2005-12-13 | Parkervision, Inc. | Method and apparatus for DC offset removal in a radio frequency communication channel |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US8160237B2 (en) * | 2004-07-12 | 2012-04-17 | Actelis Networks, Inc. | Multi-stage differential warping amplifier and method |
| TWI345873B (en) * | 2004-09-03 | 2011-07-21 | Rohm Co Ltd | Balanced output circuit and electronic machine using the same |
| US7705671B1 (en) * | 2006-07-28 | 2010-04-27 | National Semiconductor Corporation | Audio amplifier having an input stage with a supply-independent reference voltage |
| JP4412508B2 (ja) * | 2007-10-04 | 2010-02-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路 |
| US8344797B2 (en) * | 2009-11-20 | 2013-01-01 | Conexant Systems, Inc. | Systems and methods for offset cancellation method for DC-coupled audio drivers |
| JPWO2011121658A1 (ja) * | 2010-03-31 | 2013-07-04 | 株式会社アドバンテスト | 可変イコライザ回路およびそれを用いた試験装置 |
| US8330537B1 (en) * | 2010-07-23 | 2012-12-11 | National Semiconductor Corporation | Low noise, high CMRR and PSRR input buffer |
| JP5320503B2 (ja) * | 2010-09-10 | 2013-10-23 | 旭化成エレクトロニクス株式会社 | 増幅回路 |
| JP6488674B2 (ja) * | 2013-12-25 | 2019-03-27 | パナソニック株式会社 | Ｄｃオフセットキャンセル回路 |
| US9319186B1 (en) * | 2014-04-04 | 2016-04-19 | Altera Corporation | Receiver eye-monitor circuit and method |
| US9729119B1 (en) * | 2016-03-04 | 2017-08-08 | Atmel Corporation | Automatic gain control for received signal strength indication |
| CN105845096B (zh) * | 2016-06-03 | 2018-07-20 | 京东方科技集团股份有限公司 | 面板驱动装置以及显示装置 |
| CN107896097A (zh) * | 2017-10-30 | 2018-04-10 | 平湖市燎原印刷厂 | 一种印刷机用编码器输入电路 |
| JP2019193139A (ja) * | 2018-04-26 | 2019-10-31 | ソニーセミコンダクタソリューションズ株式会社 | 制限回路および電子装置 |
| US10715358B1 (en) * | 2018-11-29 | 2020-07-14 | Xilinx, Inc. | Circuit for and method of receiving signals in an integrated circuit device |
| CN112217529B (zh) * | 2019-07-09 | 2023-07-21 | 富泰华工业（深圳）有限公司 | 降低无线传输数字信号干扰的方法和装置 |
| KR20220057221A (ko) * | 2020-10-29 | 2022-05-09 | 삼성전자주식회사 | 아날로그 프론트 앤드 수신기 및 상기 수신기를 포함한 전자 장치 |
| WO2023115456A1 (zh) * | 2021-12-23 | 2023-06-29 | 深圳市傲科光电子有限公司 | 一种连续时间线性均衡电路和宽带接收机 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065075A (en) * | 1976-04-14 | 1977-12-27 | Larry Wayne Holcomb | Tape transport for a cassette |
| JPS606757Y2 (ja) * | 1976-09-13 | 1985-03-05 | 株式会社ケツト科学研究所 | 走行式パイプ検査装置 |
| IT1185638B (it) * | 1985-07-18 | 1987-11-12 | Sgs Microelettronica Spa | Amplificatore operazionale tutto differenziale per circuiti integrati in tecnologia mos |
| US4668919A (en) * | 1986-02-19 | 1987-05-26 | Advanced Micro Devices, Inc. | High speed operational amplifier |
| US4825173A (en) * | 1988-01-18 | 1989-04-25 | Motorola, Inc. | High gain, programmable differential amplifier circuitry |
| US5117199A (en) * | 1991-03-27 | 1992-05-26 | International Business Machines Corporation | Fully differential follower using operational amplifier |
| US5136255A (en) * | 1991-06-28 | 1992-08-04 | Texas Instruments Incorporated | Amplifier circuit |
| EP0684698B1 (en) * | 1994-05-23 | 1999-11-17 | STMicroelectronics S.r.l. | Class AB output amplifier stage |
-
1996
- 1996-06-12 JP JP15082596A patent/JP3576702B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-06 US US08/778,791 patent/US6011435A/en not_active Expired - Lifetime
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181454B1 (en) | 1997-04-23 | 2001-01-30 | Nec Corporation | Adaptive threshold controlled decision circuit immune to ringing components of digital signals |
| JP2000252886A (ja) * | 1999-03-02 | 2000-09-14 | Fujitsu Ltd | 伝送路インタフェース・モジュール及び伝送システム |
| JP2000354072A (ja) * | 1999-04-23 | 2000-12-19 | Daimlerchrysler Ag | ２線式線路上の干渉性縦電圧を低減する低減回路を備える回路装置 |
| US7257323B2 (en) | 2001-11-21 | 2007-08-14 | Nec Corporation | Signal-off detection circuit and optical receiving device using the same |
| JP2006509458A (ja) * | 2002-12-09 | 2006-03-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 拡張ウィルソン電流ミラー自己バイアス昇圧回路を有する増幅回路 |
| JP2007505576A (ja) * | 2003-09-11 | 2007-03-08 | ザイリンクス インコーポレイテッド | 組込型等化を有するアナログフロントエンドおよびその適用 |
| JP4850706B2 (ja) * | 2003-09-11 | 2012-01-11 | ザイリンクス インコーポレイテッド | 組込型等化を有するアナログフロントエンドおよびその適用 |
| JP2005278153A (ja) * | 2004-02-20 | 2005-10-06 | Fujitsu Ltd | Ｄｃオフセット補正を伴う適応型等化器 |
| JP2005354425A (ja) * | 2004-06-10 | 2005-12-22 | Fujitsu Ltd | レシーバ回路 |
| JP2006166076A (ja) * | 2004-12-08 | 2006-06-22 | Fuji Electric Holdings Co Ltd | 演算増幅回路および積分器 |
| JP4685099B2 (ja) * | 2005-06-01 | 2011-05-18 | 株式会社アドバンテスト | 伝送線路駆動回路 |
| JPWO2006129490A1 (ja) * | 2005-06-01 | 2008-12-25 | 株式会社アドバンテスト | 伝送線路駆動回路 |
| US7902835B2 (en) | 2005-06-01 | 2011-03-08 | Advantest Corporation | Transmission line driving circuit |
| WO2006129490A1 (ja) * | 2005-06-01 | 2006-12-07 | Advantest Corporation | 伝送線路駆動回路 |
| JP2006340097A (ja) * | 2005-06-02 | 2006-12-14 | Rf Chips Technology Inc | 利得制御回路および利得制御機能を有するアンプ回路 |
| JP2007028625A (ja) * | 2005-07-14 | 2007-02-01 | Altera Corp | プログラム可能な、レシーバの等化回路および方法 |
| JP2012130047A (ja) * | 2005-07-14 | 2012-07-05 | Altera Corp | プログラム可能な、レシーバの等化回路および方法 |
| JP2009267462A (ja) * | 2008-04-22 | 2009-11-12 | Nec Electronics Corp | 信号処理装置 |
| JP4656260B2 (ja) * | 2008-06-20 | 2011-03-23 | 富士通株式会社 | 受信装置 |
| WO2009153838A1 (ja) * | 2008-06-20 | 2009-12-23 | 富士通株式会社 | 受信装置 |
| US8619915B2 (en) | 2008-06-20 | 2013-12-31 | Fujitsu Limited | Receiver |
| JP2013532922A (ja) * | 2010-07-19 | 2013-08-19 | ナショナル セミコンダクター コーポレーション | 区分された粗いおよび微細な制御を有するアダプティブ信号イコライザ |
| JP2014515588A (ja) * | 2011-05-31 | 2014-06-30 | 日本テキサス・インスツルメンツ株式会社 | 同相フィードバックを備えた広帯域幅ｃ級増幅器 |
| WO2018056100A1 (ja) * | 2016-09-26 | 2018-03-29 | 株式会社村田製作所 | 高速シリアル信号イコライザおよび高速シリアルインターフェース |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3576702B2 (ja) | 2004-10-13 |
| US6011435A (en) | 2000-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09331363A (ja) | 伝送路損失等化回路 | |
| EP0500694B1 (en) | Fully differential cmos power amplifier | |
| US6169764B1 (en) | Analog adaptive line equalizer | |
| JP2656734B2 (ja) | 光受信回路 | |
| US9467313B2 (en) | Continuous-time linear equalizer for high-speed receiving unit | |
| US7724079B1 (en) | Programmable logic enabled dynamic offset cancellation | |
| EP0766381B1 (en) | Improved single-ended to differential converter with relaxed common-mode input requirements | |
| KR101127461B1 (ko) | 고도의 선형 가변이득 증폭기 | |
| US20050248396A1 (en) | Novel VGA-CTF combination cell for 10 GB/S serial data receivers | |
| KR101472469B1 (ko) | Ｄｃ 오프셋을 실시간으로 제거하는 ｄｃ 오프셋 보상 회로및 상기 ｄｃ 오프셋 보상 회로를 포함하는 수신 시스템 | |
| US10797802B2 (en) | Optical receiver | |
| US5708391A (en) | High frequency differential filter with CMOS control | |
| US8433259B2 (en) | Gyrator circuit, wide-band amplifier and radio communication apparatus | |
| US6696890B2 (en) | Differential signal transfer circuit | |
| JP2830087B2 (ja) | 周波数特性補正回路 | |
| CN113497603B (zh) | 借助于差分漂移电流感测来进行基线漂移修正的装置 | |
| JP2001177355A (ja) | オフセット制御回路及びそれを用いた光受信器並びに光通信システム | |
| JP5157907B2 (ja) | 等化フィルタ回路 | |
| EP0329793B1 (en) | High-speed electronic circuit having a cascode configuration | |
| EP0696846B1 (en) | High-pass filter structure with programmable zeros | |
| US6873205B1 (en) | Active continuous-time filter with increased dynamic range in the presence of blocker signals | |
| KR100694632B1 (ko) | 쌍방향 통신용 송수신기 | |
| US9013221B2 (en) | Low-voltage differential signal receiver circuitry | |
| US20230305246A1 (en) | Opto-electronic assemblies | |
| JP3815437B2 (ja) | インターフェース回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040706 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040708 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |