JP5320503B2 - 増幅回路 - Google Patents
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Description
本発明は、このような点に鑑みてなされたものであって、入力インピーダンスを高めることによって前段の回路の負荷を低減し、しかもノイズが少ない増幅回路を提供することを目的とする。
また、本発明の一態様の増幅回路は、第1の入力端子(例えば図3に示した反転入力端子104a)と、第2の入力端子(例えば図3に示した非反転入力端子104c)と、第1の入力端子と極性が同じである第1の出力端子(例えば図3に示した反転出力端子104d)と、第1の入力端子と極性が逆である第2の出力端子(例えば図3に示した非反転出力端子104b)と、を備える全差動型の演算増幅器(例えば図3に示した演算増幅器104)と、入力信号が一端に入力され、演算増幅器の第1の入力端子が他端に接続される第1の入力インピーダンス素子(例えば図3に示した入力インピーダンス素子101a)と、基準電圧が一端に入力され、演算増幅器の第2の入力端子が他端に接続される第2の入力インピーダンス素子(例えば図3に示した入力インピーダンス素子101b)と、第1の入力端子に一端が接続され、第2の出力端子に他端が接続される第1の負帰還インピーダンス素子(例えば図3に示した負帰還インピーダンス素子102a)と、第2の入力端子に一端が接続され、第1の出力端子に他端が接続される第2の負帰還インピーダンス素子(例えば図3に示した負帰還インピーダンス素子102b)と、第1の出力端子に一端が接続され、第1の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子(例えば図3に示した正帰還インピーダンス素子103b)と、を含み、第1の入力インピーダンス素子、第2の入力インピーダンス素子のインピーダンス値Z1、第1の負帰還インピーダンス素子、第2の負帰還インピーダンス素子のインピーダンス値Z2、正帰還インピーダンス素子のインピーダンス値Z3、の間に、Z3≧(Z2+Z1)×(Z2−2×Z1)÷(Z2+2×Z1)の関係があることを特徴とする。
・実施形態1
(回路構成)
図1は、実施形態1の増幅回路を説明するための図である。図1に示した増幅回路は、演算増幅器104と、2つの入力インピーダンス素子101a、101b、2つの負帰還インピーダンス素子102a、102b、2つの正帰還インピーダンス素子103a、103b、コモンモードフィードバック回路(図中にCMFBと記す)105を含む。コモンモードフィードバック回路105は、演算増幅器104から出力されるコモンモード電圧を検出し、フィードバックする回路である。コモンモードフィードバック回路105により、コモンモード電圧を一定の値に維持できる。
反転入力端子104aと非反転出力端子104bとの間には負帰還インピーダンス素子102aが接続される。非反転出力端子104bは、信号出力端子108に接続される。このとき、信号出力端子108から出力される信号の電圧をVonとする。
非反転入力端子104cと反転出力端子104dとの間には負帰還インピーダンス素子102bが接続される。反転出力端子104dは、信号出力端子109に接続される。このとき、信号出力端子109から出力される信号の電圧をVopとする。
さらに、実施形態1では、入力インピーダンス素子101aの他端に一端が接続され、反転出力端子104dに、他端が接続される正帰還インピーダンス素子103bを含む。そして、入力インピーダンス素子101bの他端に一端が接続され、非反転出力端子104bに、他端が接続される正帰還インピーダンス素子103aを含む。
信号入力端子106、107は、前段の回路から増幅回路へ入力信号を入力するための端子である。信号入力端子106、107には、位相が互いに180度相違する差動信号が入力信号として入力される。また、信号出力端子108、109からは、差動信号が出力信号として出力される。
また、図示したように、演算増幅器104には正電源電圧VDD、負電源電圧VSS、演算増幅器104を流れる電流を決定するためのVbiasp、Vbiasnが印加されている。
次に、以上説明した実施形態1の増幅回路の動作を、式を使って説明する。
(1)従来の増幅回路の動作
ここでは、実施形態1の増幅回路の動作と比較するため、先ず、図5に示した従来の増幅回路の動作について式を使って説明する。なお、以下の式中のVip、Von、Vin、Vop、Vsn、Vsp、Z1、Z2は、全て図5中に示した、あるいは図5の説明において記した物理量である。
(Vip−Vsp)/Z1+(Von−Vsp)/Z2=0 …式(1)
式(1)を変形することにより、式(2)を得る。
(1/Z1+1/Z2)Vsp=Vip/Z1+Von/Z2 …式(2)
(Vin−Vsn)/Z1+(Vop−Vsn)/Z2=0 …式(3)
(1/Z1+1/Z2)Vsn=Vin/Z1+Vop/Z2 …式(4)
(1/Z1+1/Z2)(Vsp−Vsn)
=(Vip−Vin)/Z1+(Von−Vop)/Z2
を得る。演算増幅器104の利得が充分高ければ、Vsp=Vsnとみなすことができるので、式(5)を得る。
Vop−Von=Z2(Vip−Vin)/Z1 …式(5)
ここで、出力信号のコモン電圧(Von+Vop)/2は、コモンモードフィードバック回路105によってアナロググラウンド(0とする)となるように制御されるから、式(5)と(Von+Vop)/2=0との関係から、
Vop−Von=2Vop=Z2(Vip−Vin)/Z1となる。
Vop=Z2(Vip−Vin)/2Z1=Vip・Z2/Z1 …式(6)
一方、演算増幅器104の入力電圧Vsp、Vsnを求めるためには、式(2)と式(4)の両辺をそれぞれ加算して、以下の式を得る。
(1/Z1+1/Z2)(Vsp+Vsn)
=(Vip+Vin)/Z1+(Von+Vop)/Z2
(Vsp+Vsn)/2
=(Vip+Vin)/Z1/2/(1/Z1+1/Z2)
+(Vop+Von)/Z2/2/(1/Z1+1/Z2)
=Z2(Vip+Vin)/2/(Z1+Z2)+Z1(Vop+Von)/2/(Z1+Z2)
…式(7)
Vsp=Vsn=0 …式(8)
次に、図5に示した増幅回路の入力インピーダンス値Zip、Zinを求める。
キルヒホッフの法則にしたがい、電圧Vipが印加されるノードに流れ込む電流Iipの総和が0になる条件は、式(9)のように表される。
Iip+(Vsp−Vip)/Z1=0 …式(9)
ここで、Iipは、外部(前段の回路)から増幅回路へ流れ込む入力電流である。
Iip=(Vip−Vsp)/Z1=Vip/Z1 …式(10)
したがって、図5に示した増幅回路の入力インピーダンス値Zipは、
Zip=Vip/Iip=Z1 …式(11)
入力インピーダンス値Zinも同様に、式(12)のようになる。
Zin=Vin/Iin=Z1 …式(12)
以上のことから、従来の増幅回路は、有限の入力インピーダンス値Zip、Zinを持つことが分かる。
次に、図1に示した実施形態1の増幅回路の動作を説明する。
図1に示した増幅回路において、キルヒホッフの法則にしたがってVspが印加されるノードに流れ込む電流の総和が0になる条件は、式(13)によって表される。
(Vip−Vsp)/Z1+(Von−Vsp)/Z2=0 …式(13)
Vsnが印加されるノードについても同様に、式(14)が得られる。
(Vin−Vsn)/Z1+(Vop−Vsn)/Z2=0 …式(14)
次に、実施形態1の増幅回路へ外部から入力される電流Iip、Iinを求める。
図1において、Vipが印加されるノードに流れ込む電流の総和が0となる条件は、キルヒホッフの法則にしたがって式(15)のように表される。
Iip+(Vsp−Vip)/Z1+(Vop−Vip)/Z3=0 …式(15)
Iip+Vsp/Z1+Vop/Z3−(1/Z1+1/Z3)Vip=0
…式(16)
式(16)に式(6)を代入し、また、演算増幅器104の利得が充分高い場合には、Vsp=0とみなせることから、式(16)は、以下のようになる。
Iip+Z2・Vip/(Z1・Z3)−(1/Z1+1/Z3)Vip=0
Iip={1/Z1+1/Z3−Z2/(Z1・Z3)}Vip
={(Z1−Z2+Z3)/(Z1・Z3)}Vip …式(17)
したがって、実施形態1の増幅回路の入力インピーダンス値Zipは、以下の式(18)のように表される。
Zip=Vip/Iip=Z1・Z3/(Z1−Z2+Z3) …式(18)
Zin=Vin/Iin=Z1・Z3/(Z1−Z2+Z3) …式(19)
上記した式(18)、(19)によれば、インピーダンス値Z1、Z2、Z3が、Z3≧Z2−Z1の関係になるように設定すれば、増幅回路を発振させることなく、入力インピーダンス値Zip、Zinが高い増幅回路を実現することが可能になる。
さらに、実施形態1では、このような条件を実現するため、インピーダンス素子103a、103bの設計値を、インピーダンス素子103a、103bが実現すべきインピーダンス値Z3の80%程度になるように設定することもある。
(回路構成)
図3は、本発明の実施形態2の増幅回路を説明するための図である。図3に示した回路のうち、図1に示した回路と同様の構成については同様の符号を付し、その説明の一部を略すものとする。実施形態2の増幅回路は、実施形態1の増幅回路が全差動の構成を有するのに対し、入力部がシングルエンドの構成をとる点で実施形態1と相違する。すなわち、実施形態2では、入力インピーダンス素子101bの他端が基準電圧であるアナロググランドへ接続されている。
次に、図3に示した実施形態2の増幅回路の動作を、式を使って説明する。
図3に示した増幅回路において、キルヒホッフの法則にしたがってVspが印加されるノードに流れ込む電流の総和が0になる条件は、式(20)によって表される。
(Vip−Vsp)/Z1+(Von−Vsp)/Z2=0 …式(20)
式(20)を変形することにより、式(21)を得る。
(1/Z1+1/Z2)Vsp=Vip/Z1+Von/Z2 …式(21)
(0−Vsn)/Z1+(Vop−Vsn)/Z2=0 …式(22)
(1/Z1+1/Z2)Vsn=Vop/Z2 …式(23)
差動出力電圧Vop−Vonを求めるために、式(21)から式(23)の両辺をそれぞれ減算すると、
(1/Z1+1/Z2)(Vsp−Vsn)=Vip/Z1+(Von−Vop)/Z2
を得る。演算増幅器104の利得が充分高ければ、Vsp=Vsnとみなすことができるので、式(24)を得る。
Vop−Von=(Z2/Z1)Vip …式(24)
ここで、出力信号のコモン電圧(Von+Vop)/2は、コモンモードフィードバック回路105によってアナロググラウンド(0とする)となるように制御されるから、式(24)と(Von+Vop)/2=0との関係から、
Vop−Von=2Vop=(Z2/Z1)Vipとなる。
Vop={Z2/(2Z1)}Vip …式(25)
一方、演算増幅器104の入力電圧Vsp、Vsnを求めるためには、式(21)と式(23)の両辺をそれぞれ加算して、以下の式を得る。
(1/Z1+1/Z2)(Vsp+Vsn)=Vip/Z1+(Von+Vop)/Z2
(Vsp+Vsn)/2
=Vip/Z1/2/(1/Z1+1/Z2)
+(Vop+Von)/Z2/2/(1/Z1+1/Z2)
=Z2・Vip/2/(Z1+Z2)+Z1(Vop+Von)/2/(Z1+Z2)
…式(26)
演算増幅器104の利得が充分高ければ、Vsp=Vsnとみなすことができる。また、Von=−Vopであるから、式(26)は、式(27)となる。
Vsp=Vsn=Z2・Vip/2/(Z1+Z2) …式(27)
図3において、Vipが印加されるノードに流れ込む電流の総和が0となる条件は、キルヒホッフの法則にしたがって式(28)のように表される。
Iip+(Vsp−Vip)/Z1+(Vop−Vip)/Z3=0 …式(28)
Iip+Vsp/Z1+Vop/Z3−(1/Z1+1/Z3)Vip=0
…式(29)
式(29)に式(25)と式(27)を代入し、式(29)は、以下のようになる。
Iip+Z2・Vip/{2(Z1+Z2)Z1}+Z2・Vip/(2Z1・Z3)
−(1/Z1+1/Z3)Vip=0
Iip
=[1/Z1+1/Z3−Z2/{2(Z1+Z2)Z1}−Z2/(2Z1・Z3)]Vip
=[(2Z12+2Z1・Z3+Z2・Z3+Z1・Z2−Z22)/{2Z1・Z3(Z1+Z2)}]Vip
…式(30)
Zip=Vip/Iip
={2Z1・Z3(Z1+Z2)}/(2Z12+2Z1・Z3+Z2・Z3+Z1・Z2−Z22)
…式(31)
102a、102b 負帰還インピーダンス素子
103a、103b 正帰還インピーダンス素子
104 演算増幅器
104a 反転入力端子
104b 非反転出力端子
104c 非反転入力端子
104d 反転出力端子
105 コモンモードフィードバック回路
106、107 信号入力端子
108、109 信号出力端子
Claims (8)
- 第1の入力端子と、前記第1の入力端子に入力される信号と異なる信号が入力される第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備える全差動型の演算増幅器と、
前記第1の入力端子に一端が接続される入力インピーダンス素子と、
前記入力インピーダンス素子の他端に一端が接続され、前記第1の出力端子に他端が接続される正帰還インピーダンス素子と、
前記第1の入力端子と前記第2の出力端子との間に接続される負帰還インピーダンス素子と、を含み、
前記入力インピーダンス素子のインピーダンス値Z1と、前記負帰還インピーダンス素子のインピーダンス値Z2と、前記正帰還インピーダンス素子のインピーダンス値Z3と、の間に、
Z3≧Z2−Z1
の関係があることを特徴とする増幅回路。 - 第1の入力端子と、前記第1の入力端子に入力される信号と異なる信号が入力される第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備える全差動型の演算増幅器と、
前記第1の入力端子に一端が接続される入力インピーダンス素子と、
前記入力インピーダンス素子の他端に一端が接続され、前記第1の出力端子に他端が接続される正帰還インピーダンス素子と、
前記第1の入力端子と前記第2の出力端子との間に接続される負帰還インピーダンス素子と、を含み、
前記入力インピーダンス素子のインピーダンス値Z1と、
前記負帰還インピーダンス素子のインピーダンス値Z2と、
前記正帰還インピーダンス素子のインピーダンス値Z3と、の間に、
Z3≧(Z2十Z1)×(Z2−2×Z1)÷(Z2十2×Z1)の関係があることを特徴とする増幅回路。 - 第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備える全差動型の演算増幅器と、
入力信号が一端に入力され、前記演算増幅器の前記第1の入力端子が他端に接続される第1の入力インピーダンス素子と、
前記入力信号と異なる入力信号が一端に入力され、前記演算増幅器の前記第2の入力端子が他端に接続される第2の入力インピーダンス素子と、
前記第1の入力端子に一端が接続され、前記第2の出力端子に他端が接続される第1の負帰還インピーダンス素子と、
前記第2の入力端子に一端が接続され、前記第1の出力端子に他端が接続される第2の負帰還インピーダンス素子と、
前記第1の出力端子に一端が接続され、前記第1の入力インピーダンス素子の一端に他端が接続される第1の正帰還インピーダンス素子と、
前記第2の出力端子に一端が接続され、前記第2の入力インピーダンス素子の一端に他端が接続される第2の正帰還インピーダンス素子と、を含み、
前記第1の入力インピーダンス素子と前記第2の入力インピーダンス素子のインピーダンス値とが等しく、前記第1の負帰還インピーダンス素子と前記第2の負帰還インピーダンス素子のインピーダンス値とが等しく、前記第1の正帰還インピーダンス素子と前記第2の正帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする増幅回路。 - 前記第1の入力インピーダンス素子、前記第2の入力インピーダンス素子のインピーダンス値Z1、前記第1の負帰還インピーダンス素子、前記第2の負帰還インピーダンス素子のインピーダンス値Z2、前記第1の正帰還インピーダンス素子、前記第2の正帰還インピーダンス素子のインピーダンス値Z3、の間に、
Z3≧Z2−Z1
の関係があることを特徴とする請求項3に記載の増幅回路。 - 第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2出力端子と、を備える全差動型の演算増幅器と、
入力信号が一端に入力され、前記演算増幅器の前記第1の入力端子が他端に接続される第1の入力インピーダンス素子と、
基準電圧が一端に入力され、前記演算増幅器の前記第2の入力端子が他端に接続される第2の入力インピーダンス素子と、
前記第1の入力端子に一端が接続され、前記第2の出力端子に他端が接続される第1の負帰還インピーダンス素子と、
前記第2の入力端子に一端が接続され、前記第1の出力端子に他端が接続される第2の負帰還インピーダンス素子と、
前記第1の出力端子に一端が接続され、前記第1の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子と、を含み、
前記第1の入力インピーダンス素子と前記第2の入力インピーダンス素子のインピーダンス値とが等しく、前記第1の負帰還インピーダンス素子と前記第2の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする増幅回路。 - 第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2出力端子と、を備える全差動型の演算増幅器と、
入力信号が一端に入力され、前記演算増幅器の前記第1の入力端子が他端に接続される第1の入力インピーダンス素子と、
基準電圧が一端に入力され、前記演算増幅器の前記第2の入力端子が他端に接続される第2の入力インピーダンス素子と、
前記第1の入力端子に一端が接続され、前記第2の出力端子に他端が接続される第1の負帰還インピーダンス素子と、
前記第2の入力端子に一端が接続され、前記第1の出力端子に他端が接続される第2の負帰還インピーダンス素子と、
前記第1の出力端子に一端が接続され、前記第1の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子と、を含み、
前記第1の入力インピーダンス素子、前記第2の入力インピーダンス素子のインピーダンス値Z1、前記第1の負帰還インピーダンス素子、前記第2の負帰還インピーダンス素子のインピーダンス値Z2、前記正帰還インピーダンス素子のインピーダンス値Z3、の間に、
Z3≧(Z2+Z1)×(Z2−2×Z1)÷(Z2+2×Z1)
の関係があることを特徴とする増幅回路。 - 第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備える全差動型の演算増幅器と、
入力信号が一端に入力され、前記演算増幅器の前記第1の入力端子が他端に接続される第1の入力インピーダンス素子と、
基準電圧が一端に入力され、前記演算増幅器の前記第2の入力端子が他端に接続される第2の入力インピーダンス素子と、
前記第1の入力端子に一端が接続され、前記第2の出力端子に他端が接続される第1の負帰還インピーダンス素子と、
前記第2の入力端子に一端が接続され、前記第1の出力端子に他端が接続される第2の負帰還インピーダンス素子と、
前記第2の出力端子に一端が接続され、前記第2の入力インピーダンス素子の一端に他.端が接続される正帰還インピーダンス素子と、を含み、
前記第1の入力インピーダンス素子と前記第2の入力インピーダンス素子のインピーダンス値とが等しく、前記第1の負帰還インピーダンス素子と前記第2の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする増幅回路。 - 第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備える全差動型の演算増幅器と、
入力信号が一端に入力され、前記演算増幅器の前記第1の入力端子が他端に接続される第1の入力インピーダンス素子と、
基準電圧が一端に入力され、前記演算増幅器の前記第2の入力端子が他端に接続される第2の入力インピーダンス素子と、
前記第1の入力端子に一端が接続され、前記第2の出力端子に他端が接続される第1の負帰還インピーダンス素子と、
前記第2の入力端子に一端が接続され、前記第1の出力端子に他端が接続される第2の負帰還インピーダンス素子と、
前記第2の出力端子に一端が接続され、前記第2の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子と、を含み、
前記第1の入力インピーダンス素子、前記第2の入力インピーダンス素子のインピーダンス値Z1、前記第1の負帰還インピーダンス素子、前記第2の負帰還インピーダンス素子のインピーダンス値Z2、前記正帰還インピーダンス素子のインピーダンス値Z3、の間に、
Z3≧(Z2+Z1)×(Z2−2×Z1)÷(Z2+2×Z1)
の関係があることを特徴とする増幅回路。
Priority Applications (1)
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