WO2012032736A1

WO2012032736A1 - 増幅回路

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Publication number: WO2012032736A1
Application number: PCT/JP2011/004796
Authority: WO
Inventors: 一夫小山
Original assignee: 旭化成エレクトロニクス株式会社
Priority date: 2010-09-10
Filing date: 2011-08-29
Publication date: 2012-03-15
Also published as: US20120229205A1; EP2495873A4; JPWO2012032736A1; EP2495873A1; US8766715B2; JP5320503B2

Abstract

　入力インピーダンスを高めることによって前段の回路の負荷を低減し、しかもノイズが少ない増幅回路を提供する。反転入力端子（１０４ａ）、反転入力端子（１０４ａ）に入力される信号と異なる信号が入力される非反転入力端子（１０４ｃ）、反転入力端子（１０４ａ）と極性が同じである反転出力端子（１０４ｄ）、反転入力端子（１０４ａ）と極性が逆である非反転出力端子（１０４ｂ）を備える全差動型の演算増幅器（１０４）と、反転入力端子（１０４ａ）に一端が接続される入力インピーダンス素子（１０１ａ）、非反転入力端子（１０４ｂ）に一端が接続される入力インピーダンス素子（１０１ｂ）と、入力インピーダンス素子（１０１ａ）または（１０１ｂ）の他端に一端が接続され、反転出力端子（１０４ｄ）または非反転出力端子（１０４ｂ）に他端が接続される正帰還インピーダンス素子（１０３ａ）、（１０３ｂ）と、によって増幅回路を構成する。

Description

増幅回路

　本発明は、増幅回路に係り、特に、全差動型の演算増幅器を備えた増幅回路に関する。

　増幅回路は、周知のように、入力された信号を増幅する機能を有する回路であって、他の回路と接続されて機器を構成している。このような増幅回路には、一般的に、信号が入力される前段の回路の消費電力に係る負荷を軽減するため、高い入力インピーダンスが要求されている。

　図５は、従来の一般的な増幅回路を説明するための図である。図５に示した増幅回路は、全差動の演算増幅器１０４、演算増幅器１０４の反転入力端子１０４ａ、非反転入力端子１０４ｃに接続された２つの入力インピーダンス素子１０１ａ、１０１ｂ、反転入力端子１０４ａと非反転出力端子１０４ｂとの間と、非反転入力端子１０４ｃと反転出力端子１０４ｄとの間とに接続された２つの負帰還インピーダンス素子１０２ａ、１０２ｂを備えている。入力インピーダンス素子１０１ａ、１０１ｂのインピーダンスはいずれもＺ1、負帰還インピーダンス素子１０２ａ、１０２ｂのインピーダンスはいずれもＺ2である。

　また、図中のＶip、Ｖinは増幅回路に入力される信号の電圧を示し、Ｖon、Ｖopは増幅回路から出力される信号の電圧を示している。Ｖsn、Ｖspは演算増幅器１０４の入力電圧である。以上の物理量を示す記号の添え字である「ｐ」、「ｎ」は、電圧の位相を表していて、「ｐ」の添え字で表される電圧と「ｎ」の添え字で表される電圧とは、互いに交流の直流成分を基準にした位相が反転した電圧であって、換言すれば位相が互いに１８０度相違している。

　図５に示した一般的な増幅回路では、入力インピーダンス素子１０１ａ、１０１ｂのインピーダンス値が大きいと、増幅回路におけるノイズが大きくなるという不具合が生じる。このため、このような従来技術では、入力インピーダンスを充分高めることができなかった。

　図５に示した増幅回路の入力インピーダンスを高めることを目的にした従来技術としては、例えば、図６に示した増幅回路が挙げられる。図６に示した増幅回路は、全差動の演算増幅器４０４、入力インピーダンス素子４０１～４０３、負帰還インピーダンス素子４１０～４１３を備えている。入力インピーダンス素子４０１～４０３のうち、入力インピーダンス素子４０１が図５に示した入力インピーダンス素子１０１ａ、１０１ｂと同様に、演算増幅器の非反転入力端子、反転入力端子と接続されている。すなわち、図６に示した増幅回路は、図５に示した増幅回路の入力インピーダンス素子に入力インピーダンス素子４０２、４０３を加えたものである。

　このような従来技術の増幅回路によれば、入力端子４０６、４０７に入力される電圧Ｖｉと、出力端子４０８、４０９から出力される電圧Ｖoとの比（Ｖo／Ｖi）を大きくすることが可能である。なお、このような従来技術は、特許文献１に記載されている。

特開２００４－３２０７１２号公報

　前記したように、増幅回路の前段に設けられた回路の負荷を充分軽減するためには、図５に示した信号入力端子１０６、１０７に入力される、互いに１８０度ずれた位相を有する電流Ｉip、Ｉinを約「０」にまで小さくする必要がある。しかしながら、図６に示した従来技術は、帰還インピーダンス４１０、４１１に流れる電流ｉ1を小さくするためのものであって、電流Ｉip、Ｉinを小さくすることを考慮したものではない。

　また、増幅回路のノイズを低減するためには、図５に示した入力インピーダンス素子１０１、負帰還インピーダンス素子１０２のインピーダンス値Ｚ1、Ｚ2を小さくすることが必要である。しかし、図６に示した従来技術では、インピーダンス素子のインピーダンス値の大きさについても考慮するものではなかった。したがって、従来技術では、前段の回路の負荷を低減し、しかもノイズが小さい増幅回路を提供することができなかった。
　本発明は、このような点に鑑みてなされたものであって、入力インピーダンスを高めることによって前段の回路の負荷を低減し、しかもノイズが少ない増幅回路を提供することを目的とする。

　以上の課題を解決するため、本発明の一態様の増幅回路は、第１の入力端子（例えば図１に示した反転入力端子１０４ａ）と、第１の入力端子に入力される信号と異なる信号が入力される第２の入力端子（例えば図１に示した非反転入力端子１０４ｃ）と、第１の入力端子と極性が同じである第１の出力端子（例えば図１に示した反転出力端子１０４ｄ）と、第１の入力端子と極性が逆である第２の出力端子（例えば図１に示した非反転出力端子１０４ｂ）と、を備える全差動型の演算増幅器（例えば図１に示した演算増幅器１０４）と、第１の入力端子に一端が接続される入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ａまたは１０１ｂ）と、入力インピーダンス素子の他端に一端が接続され、第１の出力端子に他端が接続される正帰還インピーダンス素子（例えば図１に示した正帰還インピーダンス素子１０３ａまたは１０３ｂ）を含むことを特徴とする。

　また、本発明は、上記した発明において、第１の入力端子と第２の出力端子との間に接続される負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ａまたは１０２ｂ）をさらに含み、第１入力インピーダンス素子のインピーダンス値Ｚ1と、負帰還インピーダンス素子のインピーダンス値Ｚ2と、正帰還インピーダンス素子のインピーダンス値Ｚ3と、の間に、Ｚ3≧Ｚ2－Ｚ1の関係があることが好ましい。

　また、本発明は、上記した発明において、第１の入力端子と第２の出力端子との間に接続される負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ａまたは１０２ｂ）をさらに含み、入力インピーダンス素子のインピーダンス値Ｚ1と、負帰還インピーダンス素子のインピーダンス値Ｚ2と、正帰還インピーダンス素子のインピーダンス値Ｚ3と、の間に、Ｚ3≧（Ｚ2＋Ｚ1）×（Ｚ2－２×Ｚ1）÷（Ｚ2＋２×Ｚ1）の関係があることが好ましい。

　また、本発明の一態様の増幅回路は、第１の入力端子（例えば図１に示した反転入力端子１０４ａ）と、第２の入力端子（例えば図１に示した非反転入力端子１０４ｃ）と、第１の入力端子と極性が同じである第１の出力端子（例えば図１に示した反転出力端子１０４ｄ）と、第１の入力端子と極性が逆である第２の出力端子（例えば図１に示した非反転出力端子１０４ｂ）と、を備える全差動型の演算増幅器（例えば図１に示した演算増幅器１０４）と、入力信号が一端に入力され、演算増幅器の第１の入力端子が他端に接続される第１の入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ａ）と、入力信号と異なる入力信号が一端に入力され、演算増幅器の第２の入力端子が他端に接続される第２の入力インピーダンス素子（例えば図１に示した入力インピーダンス素子１０１ｂ）と、第１の入力端子に一端が接続され、第２の出力端子に他端が接続される第１の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ａ）と、第２の入力端子に一端が接続され、第１の出力端子に他端が接続される第２の負帰還インピーダンス素子（例えば図１に示した負帰還インピーダンス素子１０２ｂ）と、第１の出力端子に一端が接続され、第１の入力インピーダンス素子の一端に他端が接続される第１の正帰還インピーダンス素子（例えば図１に示した正帰還インピーダンス素子１０３ｂ）と、第２の出力端子に一端が接続され、第２の入力インピーダンス素子の一端に他端が接続される第２の正帰還インピーダンス素子（例えば図１に示した正帰還インピーダンス素子１０３ａ）と、を含むことを特徴とする。

　また、本発明の一態様の増幅回路は、上記した発明において、第１の入力インピーダンス素子と第２の入力インピーダンス素子のインピーダンス値とが等しく、第１の負帰還インピーダンス素子と第２の負帰還インピーダンス素子のインピーダンス値とが等しく、第１の正帰還インピーダンス素子と第２の正帰還インピーダンス素子のインピーダンス値とが等しいことが好ましい。

　また、本発明の一態様の増幅回路は、上記した発明において、第１の入力インピーダンス素子、第２の入力インピーダンス素子のインピーダンス値Ｚ1、第１の負帰還インピーダンス素子、第２の負帰還インピーダンス素子のインピーダンス値Ｚ2、第１の正帰還インピーダンス素子、第２の正帰還インピーダンス素子のインピーダンス値Ｚ3、の間に、Ｚ3≧Ｚ2－Ｚ1の関係があることが好ましい。

　本発明の一態様の増幅回路は、第１の入力端子（例えば図３に示した反転入力端子１０４ａ）と、第２の入力端子（例えば図３に示した非反転入力端子１０４ｃ）と、第１の入力端子と極性が同じである第１の出力端子（例えば図３に示した反転出力端子１０４ｄ）と、第１の入力端子と極性が逆である第２の出力端子（例えば図３に示した非反転出力端子１０４ｂ）と、を備える全差動型の演算増幅器（例えば図３に示した演算増幅器１０４）と、入力信号が一端に入力され、演算増幅器の第１の入力端子が他端に接続される第１の入力インピーダンス素子（例えば図３に示した入力インピーダンス素子１０１ａ）と、基準電圧が一端に入力され、演算増幅器の第２の入力端子が他端に接続される第２の入力インピーダンス素子（例えば図３に示した入力インピーダンス素子１０１ｂ）と、第１の入力端子に一端が接続され、第２の出力端子に他端が接続される第１の負帰還インピーダンス素子（例えば図３に示した負帰還インピーダンス素子１０２ａ）と、第２の入力端子に一端が接続され、第１の出力端子に他端が接続される第２の負帰還インピーダンス素子（例えば図３に示した負帰還インピーダンス素子１０２ｂ）と、第１の出力端子に一端が接続され、第１の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子（例えば図３に示した正帰還インピーダンス素子１０３ｂ）と、を含むことを特徴とする。

　本発明の一態様の増幅回路は、第１の入力端子（例えば図４に示した反転入力端子１０４ａ）と、第２の入力端子（例えば図４に示した非反転入力端子１０４ｃ）と、第１の入力端子と極性が同じである第１の出力端子（例えば図４に示した反転出力端子１０４ｄ）と、第１の入力端子と極性が逆である第２の出力端子（例えば図４に示した非反転出力端子１０４ｂ）と、を備える全差動型の演算増幅器（例えば図４に示した演算増幅器１０４）と、入力信号が一端に入力され、演算増幅器の第１の入力端子が他端に接続される第１の入力インピーダンス素子（例えば図４に示した入力インピーダンス素子１０１ａ）と、基準電圧が一端に入力され、演算増幅器の第２の入力端子が他端に接続される第２の入力インピーダンス素子（例えば図４に示した入力インピーダンス素子１０１ｂ）と、第１の入力端子に一端が接続され、第２の出力端子に他端が接続される第１の負帰還インピーダンス素子（例えば図４に示した負帰還インピーダンス素子１０２ａ）と、第２の入力端子に一端が接続され、第１の出力端子に他端が接続される第２の負帰還インピーダンス素子（例えば図４に示した負帰還インピーダンス素子１０２ｂ）と、第２の出力端子に一端が接続され、第２の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子（例えば図４に示した正帰還インピーダンス素子１０３ａ）と、を含むことを特徴とする。

　また、本発明の一態様の増幅回路は、上記した発明において、第１の入力インピーダンス素子と第２の入力インピーダンス素子のインピーダンス値とが等しく、第１の負帰還インピーダンス素子と第２の負帰還インピーダンス素子のインピーダンス値とが等しいことが好ましい。

　また、本発明の一態様の増幅回路は、上記した発明において、第１の入力インピーダンス素子、第２の入力インピーダンス素子のインピーダンス値Ｚ1、　第１の負帰還インピーダンス素子、第２の負帰還インピーダンス素子のインピーダンス値Ｚ2、正帰還インピーダンス素子のインピーダンス値Ｚ3、の間に、Ｚ3≧（Ｚ2＋Ｚ1）×（Ｚ2－２×Ｚ1）÷（Ｚ2＋２×Ｚ1）の関係があることが好ましい。

　以上説明した態様の増幅回路によれば、演算増幅器の入力端子と、この入力端子から入力される信号と同相の信号を出力する出力端子との間に、入力端子に接続された入力インピーダンス素子を介して正帰還インピーダンス素子を設けることにより、入力インピーダンス素子のインピーダンス値を大きくすることなく増幅回路の入力インピーダンスを高めることができる。このため、増幅回路内で生じるノイズを抑えながら高入力インピーダンスの増幅回路を提供することができる。

本発明の実施形態１の増幅回路を説明するための図である。図１に示した演算増幅器の内部を説明するための回路図である。本発明の実施形態２の増幅回路を説明するための図である。本発明の実施形態２の変形例を説明するための図である。従来の一般的な増幅回路を説明するための図である。図５に示した増幅回路に基づく従来の増幅回路を説明するための図である。

　以下、図を参照して本発明に係る実施形態１、実施形態２を説明する。
・実施形態１
(回路構成）
　図１は、実施形態１の増幅回路を説明するための図である。図１に示した増幅回路は、演算増幅器１０４と、２つの入力インピーダンス素子１０１ａ、１０１ｂ、２つの負帰還インピーダンス素子１０２ａ、１０２ｂ、２つの正帰還インピーダンス素子１０３ａ、１０３ｂ、コモンモードフィードバック回路（図中にＣＭＦＢと記す）１０５を含む。コモンモードフィードバック回路１０５は、演算増幅器１０４から出力されるコモンモード電圧を検出し、フィードバックする回路である。コモンモードフィードバック回路１０５により、コモンモード電圧を一定の値に維持できる。

　演算増幅器１０４は、全差動型の演算増幅器であって、反転入力端子１０４ａ、反転入力端子１０４ａに入力される信号と異なる信号が入力される非反転入力端子１０４ｃ、反転入力端子１０４ａと極性が同じである非反転出力端子１０４ｂ、反転入力端子１０４ａと極性が逆である反転出力端子１０４ｄを備えている。反転入力端子１０４ａは、入力インピーダンス素子１０１ａの一端が接続され、他端が信号入力端子１０６に接続される。また、信号入力端子１０６からは前段の回路から電圧Ｖipが印加され、このとき、信号入力端子１０６からは電流Ｉipが流れ込んでいる。

　なお、上記した「反転入力端子１０４ａに入力される信号と異なる信号」とは、位相及び同時に出力される電圧値が異なる信号をいう。反転入力端子１０４ａに入力される信号と非反転入力端子１０４ｃに入力される信号とは、その位相が互いに略逆相の関係にあるものの、インピーダンス等の関係によって位相の相違が正確に１８０度にならない場合がある。

　また、上記したように、位相が互いに略逆相の関係にある２つの信号に各々割り当てられた２つの端子の関係を、「極性が逆」とも記す。さらに、位相が略同相の関係にある２つの信号の各々に割り当てられた２つの端子の関係を、「極性が同じ」とも記す。
　反転入力端子１０４ａと非反転出力端子１０４ｂとの間には負帰還インピーダンス素子１０２ａが接続される。非反転出力端子１０４ｂは、信号出力端子１０８に接続される。このとき、信号出力端子１０８から出力される信号の電圧をＶonとする。

　非反転入力端子１０４ａは、入力インピーダンス素子１０１ａを介して信号入力端子１０６に接続される。また、信号入力端子１０６からは前段の回路から電圧Ｖipが入力され、このとき、信号入力端子１０６からは電流Ｉipが流れ込んでいる。
　非反転入力端子１０４ｃと反転出力端子１０４ｄとの間には負帰還インピーダンス素子１０２ｂが接続される。反転出力端子１０４ｄは、信号出力端子１０９に接続される。このとき、信号出力端子１０９から出力される信号の電圧をＶopとする。

　非反転入力端子１０４ｃは、入力インピーダンス素子１０１ｂを介して信号入力端子１０７に接続される。また、信号入力端子１０７からは前段の回路から電圧Ｖinが入力され、このとき、信号入力端子１０７からは電流Ｉinが流れ込んでいる。
　さらに、実施形態１では、入力インピーダンス素子１０１ａの他端に一端が接続され、反転出力端子１０４ｄに、他端が接続される正帰還インピーダンス素子１０３ｂを含む。そして、入力インピーダンス素子１０１ｂの他端に一端が接続され、非反転出力端子１０４ｂに、他端が接続される正帰還インピーダンス素子１０３ａを含む。

　以上述べたインピーダンス素子のうち、実施形態１では、入力インピーダンス素子１０１ａ、１０１ｂのインピーダンス値をＺ1、負帰還インピーダンス素子１０２ａ、１０２ｂのインピーダンス置をＺ2、正帰還インピーダンス素子１０３ａ、１０３ｂのインピーダンス値をＺ3とする。
　信号入力端子１０６、１０７は、前段の回路から増幅回路へ入力信号を入力するための端子である。信号入力端子１０６、１０７には、位相が互いに１８０度相違する差動信号が入力信号として入力される。また、信号出力端子１０８、１０９からは、差動信号が出力信号として出力される。

　図中の「ｎ」、「ｐ」の添え字は、信号の位相の極性を示すものであり、「ｎ」の添え字で示した信号と、「ｐ」の添え字で示した信号とは、互いに極性が逆の関係になっている。また、「ｎ」の添え字が付された信号同士、または「ｐ」の添え字が付された信号同士は極性が同じ関係となる。

　図２は、図１に示した演算増幅器１０４の内部を説明するための回路図である。図中の反転入力端子１０４ａ、非反転入力端子１０４ｃと、非反転出力端子１０４ｂ、反転出力端子１０４ｄは、図１の同名端子に相当する。
　また、図示したように、演算増幅器１０４には正電源電圧ＶDD、負電源電圧ＶSS、演算増幅器１０４を流れる電流を決定するためのＶbiasp、Ｖbiasnが印加されている。

（動作）
　次に、以上説明した実施形態１の増幅回路の動作を、式を使って説明する。
　（１）従来の増幅回路の動作
　ここでは、実施形態１の増幅回路の動作と比較するため、先ず、図５に示した従来の増幅回路の動作について式を使って説明する。なお、以下の式中のＶip、Ｖon、Ｖin、Ｖop、Ｖsn、Ｖsp、Ｚ1、Ｚ2は、全て図５中に示した、あるいは図５の説明において記した物理量である。

　図５に示した従来の増幅回路において、キルヒホッフの法則にしたがって図５中のＶspが印加されるノードの電流の総和が０となる条件は、以下の式（１）によって表される。
　（Ｖip－Ｖsp）／Ｚ1＋（Ｖon－Ｖsp）／Ｚ2＝０　　　　　　…式（１）
　式（１）を変形することにより、式（２）を得る。
　（１／Ｚ1＋１／Ｚ2）Ｖsp＝Ｖip／Ｚ1＋Ｖon／Ｚ2 …式（２）

　図５中のＶsnが印加されるノードについても同様に、以下の式（３）、（４）が得られる。
　（Ｖin－Ｖsn）／Ｚ1＋（Ｖop－Ｖsn）／Ｚ2＝０　　　　　　…式（３）
　（１／Ｚ1＋１／Ｚ2）Ｖsn＝Ｖin／Ｚ1＋Ｖop／Ｚ2 …式（４）

　差動出力電圧Ｖop－Ｖonを求めるために、式（２）から式（４）の両辺をそれぞれ減算すると、
　（１／Ｚ1＋１／Ｚ2）（Ｖsp－Ｖsn）
　＝（Ｖip－Ｖin）／Ｚ1＋（Ｖon－Ｖop）／Ｚ2
　を得る。演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができるので、式（５）を得る。
　Ｖop－Ｖon＝Ｚ2（Ｖip－Ｖin）／Ｚ1 …式（５）

　式（５）から、図５に示した増幅回路はＺ2／Ｚ1の利得を持った増幅回路であることが分かる。
　ここで、出力信号のコモン電圧（Ｖon＋Ｖop）／２は、コモンモードフィードバック回路１０５によってアナロググラウンド（０とする）となるように制御されるから、式（５）と（Ｖon＋Ｖop）／２＝０との関係から、
　Ｖop－Ｖon＝２Ｖop＝Ｚ2（Ｖip－Ｖin）／Ｚ1となる。

　上記の式を変形すると、式（６）が得られる。ただし、式（６）では、Ｖin＝－Ｖipとする。
　Ｖop＝Ｚ2（Ｖip－Ｖin）／２Ｚ1＝Ｖip・Ｚ2／Ｚ1 …式（６）
　一方、演算増幅器１０４の入力電圧Ｖsp、Ｖsnを求めるためには、式（２）と式（４）の両辺をそれぞれ加算して、以下の式を得る。
　（１／Ｚ1＋１／Ｚ2）（Ｖsp＋Ｖsn）
　＝（Ｖip＋Ｖin）／Ｚ1＋（Ｖon＋Ｖop）／Ｚ2

　上記の式を変形すると、式（７）が得られる。
　（Ｖsp＋Ｖsn）／２
＝（Ｖip＋Ｖin）／Ｚ1／２／（１／Ｚ1＋１／Ｚ2）
＋（Ｖop＋Ｖon）／Ｚ2／２／（１／Ｚ1＋１／Ｚ2）
＝Ｚ2（Ｖip＋Ｖin）／２／（Ｚ1＋Ｚ2）＋Ｚ1（Ｖop＋Ｖon）／２／（Ｚ1＋Ｚ2）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　…式（７）

　演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができる。また、Ｖin＝－Ｖip、Ｖon＝－Ｖopであるから、式（７）は、式（８）となる。
　Ｖsp＝Ｖsn＝０　　　　　　　　　　　　　　　　　　　 …式（８）
　次に、図５に示した増幅回路の入力インピーダンス値Ｚip、Ｚinを求める。
　キルヒホッフの法則にしたがい、電圧Ｖipが印加されるノードに流れ込む電流Ｉipの総和が０になる条件は、式（９）のように表される。
　Ｉip＋（Ｖsp－Ｖip）／Ｚ1＝０　　　　　　　　　　　　　…式（９）
　ここで、Ｉipは、外部（前段の回路）から増幅回路へ流れ込む入力電流である。

　式（８）、（９）により、式（１０）が得られる。
　Ｉip＝（Ｖip－Ｖsp）／Ｚ1＝Ｖip／Ｚ1                 …式（１０）
　したがって、図５に示した増幅回路の入力インピーダンス値Ｚipは、
　Ｚip＝Ｖip／Ｉip＝Ｚ1                    …式（１１）
　入力インピーダンス値Ｚinも同様に、式（１２）のようになる。
　Ｚin＝Ｖin／Ｉin＝Ｚ1                    …式（１２）
　以上のことから、従来の増幅回路は、有限の入力インピーダンス値Ｚip、Ｚinを持つことが分かる。

　（２）実施形態１の増幅回路の動作
　次に、図１に示した実施形態１の増幅回路の動作を説明する。
　図１に示した増幅回路において、キルヒホッフの法則にしたがってＶspが印加されるノードに流れ込む電流の総和が０になる条件は、式（１３）によって表される。
　（Ｖip－Ｖsp）／Ｚ1＋（Ｖon－Ｖsp）／Ｚ2＝０　　　　 …式（１３）
　Ｖsnが印加されるノードについても同様に、式（１４）が得られる。
　（Ｖin－Ｖsn）／Ｚ1＋（Ｖop－Ｖsn）／Ｚ2＝０　　　　 …式（１４）

　式（１３）と式（１４）とは従来の増幅回路の式と同様の式であるから、前述した式（１）から式（８）が、実施形態１の増幅回路においても成立する。
　次に、実施形態１の増幅回路へ外部から入力される電流Ｉip、Ｉinを求める。
　図１において、Ｖipが印加されるノードに流れ込む電流の総和が０となる条件は、キルヒホッフの法則にしたがって式（１５）のように表される。
　Ｉip＋（Ｖsp－Ｖip）／Ｚ1＋（Ｖop－Ｖip）／Ｚ3＝０　 …式（１５）

　式（１５）を変形し、式（１６）を得る。
　Ｉip＋Ｖsp／Ｚ1＋Ｖop／Ｚ3－（１／Ｚ1＋１／Ｚ3）Ｖip＝０
　…式（１６）
　式（１６）に式（６）を代入し、また、演算増幅器１０４の利得が充分高い場合には、Ｖsp＝０とみなせることから、式（１６）は、以下のようになる。
　Ｉip＋Ｚ2・Ｖip／（Ｚ1・Ｚ3）－（１／Ｚ1＋１／Ｚ3）Ｖip＝０

　上記の式を変形すると、式（１７）が得られる。
　Ｉip＝｛１／Ｚ1＋１／Ｚ3－Ｚ2／（Ｚ1・Ｚ3）｝Ｖip
＝｛（Ｚ1－Ｚ2＋Ｚ3）／（Ｚ1・Ｚ3）｝Ｖip　　　　　　 …式（１７）
　したがって、実施形態１の増幅回路の入力インピーダンス値Ｚipは、以下の式（１８）のように表される。
　Ｚip＝Ｖip／Ｉip＝Ｚ1・Ｚ3／（Ｚ1－Ｚ2＋Ｚ3）　　　　…式（１８）

　インピーダンス値Ｚinは、同様に、式（１９）によって得られる。
　Ｚin＝Ｖin／Ｉin＝Ｚ1・Ｚ3／（Ｚ1－Ｚ2＋Ｚ3）　　　　…式（１９）
　上記した式（１８）、（１９）によれば、インピーダンス値Ｚ1、Ｚ2、Ｚ3が、Ｚ3≧Ｚ2－Ｚ1の関係になるように設定すれば、増幅回路を発振させることなく、入力インピーダンス値Ｚip、Ｚinが高い増幅回路を実現することが可能になる。

　ここで、Ｚ3＝Ｚ2－Ｚ1とすれば、入力インピーダンスを無限大とすることができるが、増幅回路の発振を避けるためにはインピーダンス値Ｚ3を、インピーダンス値Ｚ2－Ｚ1よりもわずかに大きく設定することが現実的である。このため、実施形態１のＺ3は、その最小値をＺ2－Ｚ1とする、Ｚ3≧Ｚ2－Ｚ1となる。
　さらに、実施形態１では、このような条件を実現するため、インピーダンス素子１０３ａ、１０３ｂの設計値を、インピーダンス素子１０３ａ、１０３ｂが実現すべきインピーダンス値Ｚ3の８０％程度になるように設定することもある。

　なお、以上説明した実施形態１において、インピーダンス素子１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０３ａ、１０３ｂは、容量素子、抵抗素子等、増幅回路においてインピーダンス素子として機能する素子であればどのような素子を用いるものであってもよい。ただし、これらのインピーダンス素子間の特性のばらつきは実施形態１の増幅回路の特性を損なうため、各インピーダンス素子として、可能な限り電気特性、温度特性が一致するものを用いることが望ましい。特性が一致する素子としては、同様の設計、プロセスで作成された素子というのみならず、同一のウェハ上に設けられた素子を用いることが望ましい。

・実施形態２
（回路構成）
　図３は、本発明の実施形態２の増幅回路を説明するための図である。図３に示した回路のうち、図１に示した回路と同様の構成については同様の符号を付し、その説明の一部を略すものとする。実施形態２の増幅回路は、実施形態１の増幅回路が全差動の構成を有するのに対し、入力部がシングルエンドの構成をとる点で実施形態１と相違する。すなわち、実施形態２では、入力インピーダンス素子１０１ｂの他端が基準電圧であるアナロググランドへ接続されている。

　実施形態２の増幅回路は、外部から入力インピーダンス素子１０１ａの他端へ入力信号を入力するための信号入力端子１０６と、入力インピーダンス素子１０１ａの他端に一端が接続され、反転出力端子１０４ｄに他端が接続される正帰還インピーダンス素子１０３ｂを含んでいる。

（動作）
　次に、図３に示した実施形態２の増幅回路の動作を、式を使って説明する。
　図３に示した増幅回路において、キルヒホッフの法則にしたがってＶspが印加されるノードに流れ込む電流の総和が０になる条件は、式（２０）によって表される。
　（Ｖip－Ｖsp）／Ｚ1＋（Ｖon－Ｖsp）／Ｚ2＝０　　　　　…式（２０）
　式（２０）を変形することにより、式（２１）を得る。
　（１／Ｚ1＋１／Ｚ2）Ｖsp＝Ｖip／Ｚ1＋Ｖon／Ｚ2 …式（２１）

　Ｖsnが印加されるノードについても同様に、式（２２）、式（２３）が得られる。
　（０－Ｖsn）／Ｚ1＋（Ｖop－Ｖsn）／Ｚ2＝０　　　　　　…式（２２）
　（１／Ｚ1＋１／Ｚ2）Ｖsn＝Ｖop／Ｚ2 　　　　　　　　　…式（２３）
　差動出力電圧Ｖop－Ｖonを求めるために、式（２１）から式（２３）の両辺をそれぞれ減算すると、
　（１／Ｚ1＋１／Ｚ2）（Ｖsp－Ｖsn）＝Ｖip／Ｚ1＋（Ｖon－Ｖop）／Ｚ2
　を得る。演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができるので、式（２４）を得る。
　Ｖop－Ｖon＝（Ｚ2／Ｚ1）Ｖip　　　　　　　　　　　　　…式（２４）

　式（２４）から、図３に示した増幅回路はＺ2／Ｚ1の利得を持った増幅回路であることが分かる。
　ここで、出力信号のコモン電圧（Ｖon＋Ｖop）／２は、コモンモードフィードバック回路１０５によってアナロググラウンド（０とする）となるように制御されるから、式（２４）と（Ｖon＋Ｖop）／２＝０との関係から、
　Ｖop－Ｖon＝２Ｖop＝（Ｚ2／Ｚ1）Ｖipとなる。

　上記の式を変形すると、式（２５）が得られる。
　Ｖop＝｛Ｚ2／（２Ｚ1）｝Ｖip　　　　　　　　　　　　　…式（２５）
　一方、演算増幅器１０４の入力電圧Ｖsp、Ｖsnを求めるためには、式（２１）と式（２３）の両辺をそれぞれ加算して、以下の式を得る。
　（１／Ｚ1＋１／Ｚ2）（Ｖsp＋Ｖsn）＝Ｖip／Ｚ1＋（Ｖon＋Ｖop）／Ｚ2

　上記の式を変形すると、式（２６）が得られる。
　（Ｖsp＋Ｖsn）／２
＝Ｖip／Ｚ1／２／（１／Ｚ1＋１／Ｚ2）
＋（Ｖop＋Ｖon）／Ｚ2／２／（１／Ｚ1＋１／Ｚ2）
＝Ｚ2・Ｖip／２／（Ｚ1＋Ｚ2）＋Ｚ1（Ｖop＋Ｖon）／２／（Ｚ1＋Ｚ2）
…式（２６）
　演算増幅器１０４の利得が充分高ければ、Ｖsp＝Ｖsnとみなすことができる。また、Ｖon＝－Ｖopであるから、式（２６）は、式（２７）となる。
　Ｖsp＝Ｖsn＝Ｚ2・Ｖip／２／（Ｚ1＋Ｚ2）　　　　　　　 …式（２７）

　次に、実施形態２の増幅回路へ外部から入力される電流Ｉipを求める。
　図３において、Ｖipが印加されるノードに流れ込む電流の総和が０となる条件は、キルヒホッフの法則にしたがって式（２８）のように表される。
　Ｉip＋（Ｖsp－Ｖip）／Ｚ1＋（Ｖop－Ｖip）／Ｚ3＝０ …式（２８）

　式（２８）を変形し、式（２９）を得る。
　Ｉip＋Ｖsp／Ｚ1＋Ｖop／Ｚ3－（１／Ｚ1＋１／Ｚ3）Ｖip＝０
…式（２９）
　式（２９）に式（２５）と式（２７）を代入し、式（２９）は、以下のようになる。
　Ｉip＋Ｚ2・Ｖip／｛２（Ｚ1＋Ｚ2）Ｚ1｝＋Ｚ2・Ｖip／（２Ｚ1・Ｚ3）
－（１／Ｚ1＋１／Ｚ3）Ｖip＝０

　上記の式を変形すると、式（３０）が得られる。
　Ｉip
＝［１／Ｚ1＋１／Ｚ3－Ｚ2／｛２（Ｚ1＋Ｚ2）Ｚ1｝－Ｚ2／（２Ｚ1・Ｚ3）］Ｖip
＝［（２Ｚ1²＋２Ｚ1・Ｚ3＋Ｚ2・Ｚ3＋Ｚ1・Ｚ2－Ｚ2²）／｛２Ｚ1・Ｚ3（Ｚ1＋Ｚ2）｝］Ｖip
　　　　　　　　　　　　　　　　　　　　　　　　　　　　…式（３０）

　したがって、実施形態２の増幅回路の入力インピーダンス値Ｚipは、以下の式（３１）のように表される。
　Ｚip＝Ｖip／Ｉip
＝｛２Ｚ1・Ｚ3（Ｚ1＋Ｚ2）｝／（２Ｚ1²＋２Ｚ1・Ｚ3＋Ｚ2・Ｚ3＋Ｚ1・Ｚ2－Ｚ2²）
　　　　　　　　　　　　　　　　　　　　　　　　　　　　…式（３１）

　上記した式（３１）の分母が正となる範囲でゼロに近い値となるようにＺ3を選べば入力インピーダンスを高くする事が可能となる。すなわちインピーダンス値Ｚ1、Ｚ2、Ｚ3が、Ｚ3≧(Ｚ2＋Ｚ1)・(Ｚ2－２Ｚ1)／（Ｚ2＋２Ｚ1）の関係になるように設定すれば、増幅回路を発振させることなく、入力インピーダンス値Ｚip、Ｚinが高い増幅回路を実現することが可能になる。

　ここで、Ｚ3＝(Ｚ2＋Ｚ1)・(Ｚ2－２Ｚ1)／（Ｚ2＋２Ｚ1）とすれば、入力インピーダンスを無限大とすることができるが、増幅回路の発振を避けるためにはインピーダンス値Ｚ3を、インピーダンス値(Ｚ2＋Ｚ1)・(Ｚ2－２Ｚ1)／（Ｚ2＋２Ｚ1）よりもわずかに大きく設定することが現実的である。このため、実施形態２のＺ3は、その最小値を(Ｚ2＋Ｚ1)・(Ｚ2－２Ｚ1)／（Ｚ2＋２Ｚ1）とする、Ｚ3≧(Ｚ2＋Ｚ1)・(Ｚ2－２Ｚ1)／（Ｚ2＋２Ｚ1）となる。

　以上説明した実施形態２では、入力インピーダンス素子１０１ａの他端に正帰還インピーダンス素子１０３ｂの一端が接続され、反転出力端子１０４ｄに、正帰還インピーダンス素子１０３ｂの他端が接続されている。しかし、実施形態２は、このような構成に限定されるものでない。例えば、図４に示すように、入力インピーダンス素子１０１ｂの他端に正帰還インピーダンス素子１０３ａの一端が接続され、非反転出力端子１０４ｂに正帰還インピーダンス素子１０３ａの他端が接続されるものであってもよい。

　上記した態様の増幅回路は、内部で発生するノイズを抑えながら、入力インピーダンスが高いことが望まれる差動出力の増幅回路であれば、どのような増幅回路にも適用することができる。

　１０１ａ、１０１ｂ　入力インピーダンス素子
　１０２ａ、１０２ｂ　負帰還インピーダンス素子
　１０３ａ、１０３ｂ　正帰還インピーダンス素子
　１０４　演算増幅器
　１０４ａ　反転入力端子
　１０４ｂ　非反転出力端子
　１０４ｃ　非反転入力端子
　１０４ｄ　反転出力端子
　１０５　コモンモードフィードバック回路
　１０６、１０７　信号入力端子
　１０８、１０９　信号出力端子

Claims

　第１の入力端子と、前記第１の入力端子に入力される信号と異なる信号が入力される第２の入力端子と、前記第１の入力端子と極性が同じである第１の出力端子と、前記第１の入力端子と極性が逆である第２の出力端子と、を備える全差動型の演算増幅器と、
　前記第１の入力端子に一端が接続される入力インピーダンス素子と、
　前記入力インピーダンス素子の他端に一端が接続され、前記第１の出力端子に他端が接続される正帰還インピーダンス素子と、を含むことを特徴とする増幅回路。
　前記第１の入力端子と前記第２の出力端子との間に接続される負帰還インピーダンス素子をさらに含み、
　前記入力インピーダンス素子のインピーダンス値Ｚ1と、
　前記負帰還インピーダンス素子のインピーダンス値Ｚ2と、
　前記正帰還インピーダンス素子のインピーダンス値Ｚ3と、の間に、
　Ｚ3≧Ｚ2－Ｚ1
　の関係があることを特徴とする請求項１に記載の増幅回路。
　前記第１の入力端子と前記第２の出力端子との間に接続される負帰還インピーダンス素子をさらに含み、
　前記入力インピーダンス素子のインピーダンス値Ｚ1と、
　前記負帰還インピーダンス素子のインピーダンス値Ｚ2と、
　前記正帰還インピーダンス素子のインピーダンス値Ｚ3と、の間に、
　Ｚ3≧（Ｚ2＋Ｚ1）×（Ｚ2－２×Ｚ1）÷（Ｚ2＋２×Ｚ1）
　の関係があることを特徴とする請求項１に記載の増幅回路。
　第１の入力端子と、第２の入力端子と、前記第１の入力端子と極性が同じである第１の出力端子と、前記第１の入力端子と極性が逆である第２の出力端子と、を備える全差動型の演算増幅器と、
　入力信号が一端に入力され、前記演算増幅器の前記第１の入力端子が他端に接続される第１の入力インピーダンス素子と、
　前記入力信号と異なる入力信号が一端に入力され、前記演算増幅器の前記第２の入力端子が他端に接続される第２の入力インピーダンス素子と、
　前記第１の入力端子に一端が接続され、前記第２の出力端子に他端が接続される第１の負帰還インピーダンス素子と、
　前記第２の入力端子に一端が接続され、前記第１の出力端子に他端が接続される第２の負帰還インピーダンス素子と、
　前記第１の出力端子に一端が接続され、前記第１の入力インピーダンス素子の一端に他端が接続される第１の正帰還インピーダンス素子と、
　前記第２の出力端子に一端が接続され、前記第２の入力インピーダンス素子の一端に他端が接続される第２の正帰還インピーダンス素子と、を含むことを特徴とする増幅回路。
　前記第１の入力インピーダンス素子と前記第２の入力インピーダンス素子のインピーダンス値とが等しく、前記第１の負帰還インピーダンス素子と前記第２の負帰還インピーダンス素子のインピーダンス値とが等しく、前記第１の正帰還インピーダンス素子と前記第２の正帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項４に記載の増幅回路。
　前記第１の入力インピーダンス素子、前記第２の入力インピーダンス素子のインピーダンス値Ｚ1、前記第１の負帰還インピーダンス素子、前記第２の負帰還インピーダンス素子のインピーダンス値Ｚ2、前記第１の正帰還インピーダンス素子、前記第２の正帰還インピーダンス素子のインピーダンス値Ｚ3、の間に、
　Ｚ3≧Ｚ2－Ｚ1
　の関係があることを特徴とする請求項５に記載の増幅回路。
　第１の入力端子と、第２の入力端子と、前記第１の入力端子と極性が同じである第１の出力端子と、前記第１の入力端子と極性が逆である第２出力端子と、を備える全差動型の演算増幅器と、
　入力信号が一端に入力され、前記演算増幅器の前記第１の入力端子が他端に接続される第１の入力インピーダンス素子と、
　基準電圧が一端に入力され、前記演算増幅器の前記第２の入力端子が他端に接続される第２の入力インピーダンス素子と、
　前記第１の入力端子に一端が接続され、前記第２の出力端子に他端が接続される第１の負帰還インピーダンス素子と、
　前記第２の入力端子に一端が接続され、前記第１の出力端子に他端が接続される第２の負帰還インピーダンス素子と、
　前記第１の出力端子に一端が接続され、前記第１の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子と、を含むことを特徴とする増幅回路。
　第１の入力端子と、第２の入力端子と、前記第１の入力端子と極性が同じである第１の出力端子と、前記第１の入力端子と極性が逆である第２の出力端子と、を備える全差動型の演算増幅器と、
　入力信号が一端に入力され、前記演算増幅器の前記第１の入力端子が他端に接続される第１の入力インピーダンス素子と、
　基準電圧が一端に入力され、前記演算増幅器の前記第２の入力端子が他端に接続される第２の入力インピーダンス素子と、
　前記第１の入力端子に一端が接続され、前記第２の出力端子に他端が接続される第１の負帰還インピーダンス素子と、
　前記第２の入力端子に一端が接続され、前記第１の出力端子に他端が接続される第２の負帰還インピーダンス素子と、
　前記第２の出力端子に一端が接続され、前記第２の入力インピーダンス素子の一端に他端が接続される正帰還インピーダンス素子と、を含むことを特徴とする増幅回路。
　前記第１の入力インピーダンス素子と前記第２の入力インピーダンス素子のインピーダンス値とが等しく、前記第１の負帰還インピーダンス素子と前記第２の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項７または８に記載の増幅回路。
　前記第１の入力インピーダンス素子、前記第２の入力インピーダンス素子のインピーダンス値Ｚ1、前記第１の負帰還インピーダンス素子、前記第２の負帰還インピーダンス素子のインピーダンス値Ｚ2、前記正帰還インピーダンス素子のインピーダンス値Ｚ3、の間に、
　Ｚ3≧（Ｚ2＋Ｚ1）×（Ｚ2－２×Ｚ1）÷（Ｚ2＋２×Ｚ1）
　の関係があることを特徴とする請求項７または８に記載の増幅回路。