JP5092009B2

JP5092009B2 - 低ドロップアウト線形レギュレータ（ｌｄｏ）、ｌｄｏを提供するための方法、およびｌｄｏを動作させるための方法

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Publication number: JP5092009B2
Application number: JP2010262866A
Authority: JP
Inventors: ドレービンガーシュテファン
Original assignee: ダイアログセミコンダクターゲーエムベーハー
Priority date: 2009-11-26
Filing date: 2010-11-25
Publication date: 2012-12-05
Anticipated expiration: 2030-11-25
Also published as: US20110121800A1; EP2328056A1; JP2011113567A; US8513929B2; EP2328056B1

Description

本開示は、低ドロップアウト線形レギュレータ（ＬＤＯ）、低ドロップアウト線形レギュレータ（ＬＤＯ）を提供するための方法、および低ドロップアウト線形レギュレータ（ＬＤＯ）を動作させるための方法に関する。

携帯用の電気機器において使用される電圧レギュレータの場合、例えば、高分解能アナログ・デジタル変換器（ＡＤＣ）、低雑音増幅器、混合器、音響部品等の高感度アナログ部品に動力を供給しつつ、低い出力雑音および高い電源電圧変動除去比（ＰＳＲＲ）を実現することが望まれる。このような低雑音電源電圧を供給するために、低ドロップアウト線形レギュレータ（ＬＤＯ）が使用され得る。

また、ワット損を最小限とするために、ＤＣ／ＤＣ変換器にカスケード接続される調整後の（post-regulation）構成においてＬＤＯが使用され得る。このような構成の内部では、ＬＤＯの入力は、ＤＣ／ＤＣ変換器の雑音性出力に接続される。したがって、ＬＤＯは、高感度アナログ部品に電力を供給するためのポストフィルタ（post filter）として機能し得る。

コイルの大きさを縮小することに対する現在の需要により、ＤＣ／ＤＣ変換器のスイッチング周波数が増加した。これにより、ＬＤＯは、例えば１００ｋＨｚ〜６ＭＨｚの高周波数においても十分に高いＰＳＲＲ比を有することが求められるようになっている。

したがって、本発明の一態様は、ＰＳＲＲが改良された低ドロップアウト線形レギュレータを提供することである。

本発明の第１の態様によると、電源電圧ｖｄｄが供給される少なくとも３つの段を有する低ドロップアウト線形レギュレータＬＤＯが提供される。第１の段は、差動増幅器と調整された（regulated）カレントミラーを備えた折り返し（folded）カスコードデバイスとを有する。また、ＬＤＯは、差動増幅器と調整されたカレントミラーとを接続し、差分信号を受信するように構成された第１および第２のノードを有する。調整されたカレントミラーは、差分信号をシングルエンド信号に変換および増幅するように構成される。さらに、ＬＤＯは、第１の段と第２の段との間に結合された周波数補償用の第１のコンデンサを有する。ＬＤＯは、第１の段と電源電圧との間に結合された、第１のカスコード回路の容量性負荷を平衡化するための第２のコンデンサを有する。第１のカスコード回路は、電源電圧の変動による第１および第２のコンデンサの入出力間の差電圧を抑制するように構成される。ＬＤＯは、差動増幅器の電源の変動を抑制するように構成された第２のカスコード回路を有する。

本発明の第２の態様によると、低ドロップアウト線形レギュレータを提供するための方法が提供され、この方法は、
差動増幅器と調整されたカレントミラーを備えた折り返しカスコードデバイスとを有する第１の段を設ける工程、
差動増幅器と調整されたカレントミラーとを、差分信号を受信するように構成された第１および第２のノードによって接続する工程であって、調整されたカレントミラーが、差分信号をシングルエンド信号に変換および増幅するように構成された工程、
第１の段と第２の段との間に周波数補償用の第１のコンデンサを結合する工程、
第１の段と電源電圧との間に配置される、第１のカスコード回路の容量性負荷を平衡化するための第２のコンデンサを結合する工程、
第１のカスコード回路を、電源電圧の変動による第１および第２のコンデンサの入出力間の差電圧を抑制するよう適合されるように設ける工程、および
第２のカスコード回路を、差動増幅器の電源の変動を抑制するよう適合されるように設ける工程を含む。

本発明の第３の態様によると、低ドロップアウト線形レギュレータ（ＬＤＯ）を動作させるための方法が提供され、ＬＤＯは、電源電圧が供給される少なくとも３つの段であって、第１の段が、差動増幅器と調整されたカレントミラーを備えた折り返しカスコードデバイスとを有する３つの段と、差動増幅器を調整されたカレントミラーと結合し、差分信号を受信する第１および第２のノードであって、調整されたカレントミラーが、差分信号をシングルエンド信号に変換および増幅するように構成された第１および第２のノードとを具備し、上記方法は、
第１の段と第２の段との間に第１のコンデンサによって周波数補償を提供する工程、
第１の段と電源電圧との間に配置された第１のカスコード回路の容量性負荷を第２のコンデンサを用いて平衡化する工程、
電源電圧の変動による第１および第２のコンデンサの入出力間の差電圧を第１のカスコード回路によって抑制する工程、および
差動増幅器の電源の変動を第２のカスコード回路を用いて抑制する工程を含む。

上記提案されるＬＤＯの１つの利点は、改良されたＰＳＲＲ性能が達成され得るということであると考えられる。また、改良されたＰＳＲＲ性能は、消費される静止電流を非常に低いものとしつつ、低出力雑音性能と共に達成され得る。

加えて、本発明のＬＤＯの一実施形態は、高出力電流および低負荷コンデンサを提供し得る。例えば、ＬＤＯの出力電圧と入力電圧との差分電圧が１Ｖで負荷電流が１００ｍＡである場合、ＬＤＯは、異なる周波数に対して以下のＰＳＲＲ比を達成し得る。すなわち、１０ｋＨｚにおいて８０ｄＢ、１００ｋＨｚにおいて６０ｄＢ、および１ＭＨｚにおいて５４ｄＢである。

また、ＬＤＯのいくつかの実施形態は、２００ｍＡの最大出力電流および１．０μＦの出力容量を有する。

さらに、本発明のＬＤＯの各ユニットの詳細について説明する。ＬＤＯの折り返しカスコードデバイスは、単極の高速演算増幅器の構成であるのが好ましい。さらに、折り返しカスコードデバイスは、全く同じＤＣ電圧を受け得る差分信号経路を有し得る。したがって、折り返しカスコードデバイスの対称性は、非常に優れたものとなり得る。

加えて、第２のコンデンサは、第１のコンデンサのレプリカ補償コンデンサであり得る。第２のコンデンサは、好ましくは、ＬＤＯのあらゆる状態にわたって適切な安定性を実現するように適合される。第２のコンデンサがなければ、第１のコンデンサのレプリカコンデンサと第１のカスコード回路のカスコードトランジスタは異なる容量性負荷を有する場合があり、電源の変動が発生した場合は、これにより、第１のカスコード回路の複数のＰＭＯＳトランジスタの一方から折り返しカスコードデバイス内にＡＣ電流が注入されることになる場合がある。第２のコンデンサをＬＤＯに付加することにより、第１のカスコード回路の複数のカスコードトランジスタにおける容量性負荷がほぼ等しくなり、電源の変動によって生じ得るＡＣ電流は、差分信号経路を通じて平衡化され得る。さらに、第１のカスコード回路は、補償コンデンサ、すなわち、第１および第２のコンデンサを接続するように適合され得る。第１のカスコード回路のカスコードトランジスタは、電源の変動が発生した場合、補償コンデンサと同相化するために電源電圧によって制御またはバイアスされ得る。したがって、第２の段において不要なＡＣ電流が生じることが防止される。

第２のカスコード回路のトランジスタは、差動増幅器のドレインにおける電源の変動を抑制し、これら電位を電源電圧に対して非依存性に保つため、ＬＤＯの出力電圧または類似の接地基準電位によって制御またはバイアスされ得る。このような回路構成は、異なる負荷条件下においてであっても、差動増幅器のトランジスタおよび調整されたカレントミラーを通じて電源の変動を大きく低減し得る。

ＬＤＯの一実施形態において、第２の段はドライバ段であり、第３の段は電力段である。ドライバ段は、電力段を駆動するように構成される。

ドライバ段および電力段は、それぞれＰＭＯＳトランジスタを有し得る。これら２つのＰＭＯＳトランジスタは、結合してカレントミラーを形成し得る。カレントミラーは、ドライバ段のＰＭＯＳトランジスタの非支配極をより高い周波数に適応的に押し上げるように構成され得る。

ＬＤＯのさらなる実施形態において、折り返しカスコードデバイスは、上記２つのノードによって受信される差分信号のための第１および第２の差分信号経路を有し、第１および第２のノードは、差動増幅器と調整されたカレントミラーとを結合する。

具体的には、第１のノードは、差動増幅器の第１のＮＭＯＳトランジスタから出力される差分信号の第１の部分を受信する。同様に、第２のノードは、差動増幅器の第２のＮＭＯＳトランジスタから出力される差分信号の第２の部分を受信するように適合され得る。

ＬＤＯのさらなる実施形態において、差分信号経路は、等しいＤＣ電圧を受けるように配置される。

ＬＤＯのさらなる実施形態において、各差分信号経路は、電源電圧ｖｄｄと接地との間に接続される。

ＬＤＯのさらなる実施形態において、２つの差分信号経路は、電源電圧ｖｄｄに対して対称な回路配置を有する。

ＬＤＯがその帯域幅の外側にある場合であっても、電源電圧の変動は、差分信号経路の対称性によって平衡化され得る。したがって、潜在的な容量性負荷は平衡化され、これには、インピーダンス整合も必然的に伴われる。

ＬＤＯのさらなる実施形態において、入れ子状（nested）ミラー補償を提供するように構成された第３のコンデンサは、ＬＤＯの出力電圧Ｖｏｕｔと調整されたカレントミラーの接地基準ＮＭＯＳカスコードとの間に結合される。

したがって、カスコード接続型ミラー補償コンデンサとしての第３のコンデンサは、電源電圧と出力電圧との間または電源電圧と折り返しカスコードデバイスの差分信号経路との間のいずれかにおける容量性結合を防止するように構成され得る。また、カスコード接続型ミラー補償コンデンサにより、支配極と負荷極との間において効果的な極分割が実現され得る。

ＬＤＯのさらなる実施形態において、第２のコンデンサは、電源の変動によって生じ得るＡＣ電流を差分信号経路を通じて平衡化または補償するように構成される。

ＬＤＯのさらなる実施形態において、第１のコンデンサは、第２の差分信号経路と第２の段との間に結合され、第２のコンデンサは、第１の差分信号経路と電源電圧との間に結合される。

第１のコンデンサは、上記のカスコード接続型ミラー補償コンデンサに対する追加のカスコード接続型ミラー補償コンデンサであり、ドライバ段の結合されたＰＭＯＳトランジスタの非支配極をより高い周波数に押し上げるように適合されている。

ＬＤＯのさらなる実施形態において、第１のカスコード回路は、第１および第２のＰＭＯＳトランジスタを有し、これら２つのＰＭＯＳトランジスタは、第１および第２のコンデンサと同相化するために、電源電圧によって制御されるように構成される。電源電圧ｖｄｄは、第１および第２のＰＭＯＳトランジスタのゲート（ゲート端子）に接続される。

ＬＤＯのさらなる実施形態において、差動増幅器は、基準電圧Ｖｒｅｆによって制御される第１のＮＭＯＳトランジスタおよびＬＤＯの出力電圧Ｖｏｕｔによって制御される第２のＮＭＯＳトランジスタを有する。

ＬＤＯのさらなる実施形態において、第２のカスコード回路は、第１および第２のＰＭＯＳトランジスタを有する。各ＰＭＯＳトランジスタは、各差分信号経路に配置される。

ＬＤＯのさらなる実施形態において、第２のカスコード回路の２つのＰＭＯＳトランジスタは、差動増幅器のＮＭＯＳトランジスタのドレインにおける電源の変動を抑制するために、接地基準電位によって制御される。

ＬＤＯのさらなる実施形態において、低ドロップアウト線形レギュレータは、レベルシフト回路を有する。レベルシフト回路は、第２のカスコード回路のＰＭＯＳトランジスタが飽和状態となることが確実となるように出力電圧を下方にレベルシフトすることにより接地基準電位を供給または生成するように構成される。

ＬＤＯのさらなる実施形態において、レベルシフト回路は、出力電圧Ｖｏｕｔと接地基準電圧を供給する出力ノードとの間に結合された接地基準ｐ−カスコード回路を有する。

ＬＤＯのさらなる実施形態において、レベルシフト回路は、出力ノードと接地との間に結合されたコンデンサを有する。

ＬＤＯのさらなる実施形態において、第１の差分信号経路は第３のノードを有し、第２の差分信号経路は第４のノードを有し、第３および第４のノードは、第２のカスコード回路を調整されたカレントミラーに結合するように構成される。２つのノードは、平衡化された出力インピーダンスを有するように構成される。

ＬＤＯのさらなる実施形態において、調整されたカレントミラーは、第２のカスコード回路と調整されたカレントミラーとを結合する第３および第４のノードの出力インピーダンスを平衡化するためのブートストラップ・カレントミラーを有する。

第２のカスコード回路と調整されたカレントミラーとを結合する２つのノードの出力インピーダンスを平衡化することにより、電源電圧の変動もまた、２つの差分信号経路において平衡化される。

ＬＤＯのさらなる実施形態において、ブートストラップ・カレントミラーは、第３のノードを高インピーダンスノードとするためのＰＭＯＳトランジスタを有する。

その結果、第１の差分信号経路において第２のカスコード回路を調整されたカレントミラーに結合する第３のノードおよび第２の差分信号経路において第２のカスコード回路を調整されたカレントミラーに結合する第４のノードは、いずれも高インピーダンスノードとなる。

ＬＤＯのさらなる実施形態において、抵抗器とコンデンサとの直列接続がＰＭＯＳトランジスタのゲートと接地との間に結合される。抵抗器およびコンデンサは、ＬＤＯの高速調整ループの帯域幅を増加させるように構成される。高速調整ループは、第３のコンデンサ、調整されたカレントミラー、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを備えたカレントミラー、Ｖｏｕｔ用の出力ノードおよび各種接続によって形成される。

したがって、ＰＭＯＳトランジスタの高抵抗ゲートは、第２のカスコード回路を調整されたカレントミラーに接続する第１の差分信号経路において第３のノードに接続される。したがって、いかなる低インピーダンスノードも差分信号経路から排除される。

ＰＭＯＳトランジスタのゲートに対する抵抗器とコンデンサとの直列接続により、追加の零点が提供され、したがって、非支配極がより高い周波数に押し上げられる。非支配極をより高い周波数に押し上げることにより、ＬＤＯの帯域幅が増加する。これにより、より高い周波数においても、より高いＰＳＲＲが得られる。

本開示において、「電源電圧」という表現には、電源電圧端子も含まれる。また、「ゲート」という表現には、ゲート端子も含まれる。

ＬＤＯの一実施形態を示す図である。ＬＤＯを製造するための方法の一実施形態を示す図である。ＬＤＯを動作させるための方法の一実施形態を示す図である。本発明によるシミュレーション結果を説明する図を示す図である。

以下に、添付の図面を参照して、本発明の例示的な実施形態について説明する。

図面において、類似の要素または機能的に類似した要素には、特に示さない限り、同じ参照番号を付すものとする。

図１において、ＬＤＯ１０の一実施形態が示されている。

ＬＤＯ１０は、少なくとも３つの段１００、２００、３００、すなわち、第１の段１００、第２の段２００および第３の段３００を有する。３つの段１００、２００、３００のそれぞれには、電源電圧ｖｄｄが供給される。第１の段１００は、差動増幅器１１０と、差動増幅器１１０に結合された折り返しカスコードデバイス１２０とを有する。

第２の段２００は、好ましくは、ドライバ段である。第３の段３００は電力段(power stage)であってもよく、ここで、ドライバ段２００は、電力段３００を駆動するように構成される。

また、ＬＤＯ１０は、差動増幅器１１０を折り返しカスコードデバイス１２０の調整されたカレントミラー１３０に結合するように構成された２つのノード４１０、４２０を有する。２つのノード４１０、４２０は、差分信号ｄ１、ｄ２を受信するように構成される。差分信号ｄ１、ｄ２は、第１のノード４１０によって受信される第１の部分ｄ１と、第２のノード４２０によって受信される第２の部分ｄ２とで構成される。また、調整されたカレントミラー１３０は、差分信号ｄ１、ｄ２をシングルエンド信号ｅに変換および増幅するように構成される。したがって、調整されたカレントミラー１３０は、差分信号ｄ１、ｄ２を受信し、そのシングルエンド信号ｅを出力する。このような機能を提供するため、カレントミラー１３０は、４つのＮＭＯＳトランジスタ１３３〜１３６を有する。調整されたカレントミラー１３０の第１のＮＭＯＳトランジスタ１３３および第２のＮＭＯＳトランジスタ１３４は、接地基準ＮＭＯＳカスコードを形成する。

さらに、折り返しカスコードデバイス１２０は、２つのノード４１０および４２０によって受信される差分信号ｄ１、ｄ２のための第１および第２の差分信号経路１２１、１２２を有し得る。差分経路１２１、１２２は、等しいＤＣ電圧を受けるように配置され得る。したがって、各差分経路１２１、１２２は、電源電圧ｖｄｄと接地ｇｎｄとの間に接続される。電源電圧ｖｄｄの変動を平衡化するために、２つの差分信号経路１２１、１２２は、電源電圧ｖｄｄに対して対称な回路配置を有する。ここでいう「変動」は特に電源電圧ｖｄｄの揺らぎを意味し得る。

また、ＬＤＯ１０は、周波数補償用の第１のコンデンサ５１０を有する。第１のコンデンサ５１０は、第１の段１００と第２の段２００との間に結合される。さらに、ＬＤＯ１０は、第１のカスコード回路６１０の容量性負荷を平衡化するための第２のコンデンサ５２０を有する。第２のコンデンサ５２０は、第１の段１００と電源電圧ｖｄｄとの間に結合される。加えて、第２のコンデンサ５２０は、電源電圧ｖｄｄの電源の変動によって生じ得るＡＣ電流を差分信号経路１２１、１２２を通じて平衡化するように構成され得る。

第１のコンデンサ５１０は、第２の差分信号経路１２２と第２の段２００との間に結合される。第２のコンデンサ５２０は、第１の差分信号経路１２１と電源電圧ｖｄｄとの間に結合される。

また、ＬＤＯ１０は、第１のカスコード回路６１０および第２のカスコード回路６２０を有する。第１のカスコード回路６１０は、電源電圧ｖｄｄの変動によって生じるコンデンサ５１０、５２０の入出力間の差電圧を抑制するように構成される。

具体的には、第１のカスコード回路６１０は、２つのＰＭＯＳトランジスタ６１１、６１２を有する。２つのＰＭＯＳトランジスタ６１１、６１２は、第１および第２のコンデンサ５１０、５２０と同相化するために電源電圧ｖｄｄによって制御またはバイアスされるように適合されている。よって、２つのトランジスタ６１１、６１２の中心端子（ゲート）は、電源電圧ｖｄｄに結合される。

さらに、第２のカスコード回路６２０は、差動増幅器１１０の電源の変動を抑制するように適合されている。また、第２のカスコード回路６２０は、各差分信号経路１２１、１２２にそれぞれ配置された２つのＰＭＯＳトランジスタ６２１、６２２を有する。

さらに、第２のカスコード回路６２０の２つのＰＭＯＳトランジスタ６２１、６２２は、差動増幅器１１０のＮＭＯＳトランジスタ１１１、１１２のドレインにおける電源の変動を抑制するために接地基準電位ｇｒによって制御またはバイアスされる。この点に関し、差動増幅器１１０は、基準電圧Ｖｒｅｆによって制御される第１のＮＭＯＳトランジスタ１１１と、ＬＤＯ１０の出力電圧Ｖｏｕｔによって制御される第２のＮＭＯＳトランジスタ１１２とを有する。両カスコード回路６１０、６２０は、第１の差分信号経路１２１においてＰＭＯＳトランジスタ６１１、６２１を、第２の差分信号経路１２２においてＰＭＯＳトランジスタ６１２、６２２をそれぞれ有する。

さらに、第１の差分信号経路１２１は、第３のノード４３０を有する。同様に、第２の差分経路１２２は、第４のノード４４０を有する。第３および第４のノード４３０、４４０は、第２のカスコード回路６２０を調整されたカレントミラー１３０に結合するように構成される。２つのノード４３０、４４０は、平衡化された出力インピーダンスを有するように構成される。

上述の通り、調整されたカレントミラー１３０は、４つのＮＭＯＳトランジスタ１３３〜１３６を有する。また、調整されたカレントミラー１３０は、２つのノード４３０、４４０のインピーダンスを平衡化するためのブートストラップ・カレントミラー１３１を有する。これら２つのノード４３０、４４０のインピーダンスを平衡化することにより、電源電圧ｖｄｄの変動もまた、２つの差分信号経路１２１、１２２において平衡化される。具体的には、ブートストラップ・カレントミラー１３１は、第３のノード４３０を高インピーダンスノードとするためのＰＭＯＳトランジスタ１３２を含む。

さらに、抵抗器８１０とコンデンサ８２０との直列接続が、ＰＭＯＳトランジスタ１３２のゲート（ゲート端子）と接地との間に結合される。抵抗器８１０およびコンデンサ８２０は、ＬＤＯ１０の高速調整ループの帯域幅を増加させるように構成され得る。

また、ＬＤＯ１０は、ＬＤＯ１０の出力電圧Ｖｏｕｔと調整されたカレントミラー１３０の接地基準ＮＭＯＳカスコードとの間に結合されるコンデンサ９０１を有する。

加えて、ＬＤＯ１０は、レベルシフト回路７００を有する。レベルシフト回路７００は、カスコード回路６１０、６２０のＰＭＯＳトランジスタ６１１、６１２、６２１および６２２が飽和状態となることが確実となるように出力電圧Ｖｏｕｔを下方にレベルシフトすることにより接地基準電位ｇｒを供給するように構成される。

具体的には、レベルシフト回路７００は、接地基準ｐ−カスコード回路７１０を有し得る。接地基準ｐ−カスコード回路７１０は、出力電圧Ｖｏｕｔと接地基準電圧ｇｒを出力する出力ノード７２０との間に結合され得る。また、レベルシフト回路７００は、出力ノード７２０と接地との間に結合されるコンデンサ７３０を有し得る。

折り返しカスコードデバイス１２０の第４のノード４４０は、ドライバ段２００のＮＭＯＳトランジスタ２０２のゲートに接続される。第４のノード４４０によって供給されるシングルエンド信号ｅは、ドライバ段２００のＮＭＯＳトランジスタ２０２のゲートに結合される。

ドライバ段２００および電力段３００は、それぞれ、ＰＭＯＳトランジスタ２０１、３０１を有し得る。これら２つのＰＭＯＳトランジスタ２０１および３０１は、結合され、カレントミラー９０２を形成する。カレントミラー９０２は、ＰＭＯＳトランジスタ２０１の非支配極をより高い周波数に適応的に押し上げるように構成される。

図２は、電源電圧ｖｄｄが供給される少なくとも３つの段１００、２００、３００を有するＬＤＯ１０を提供するための方法の一実施形態である。図２の方法の実施形態は、以下の方法ステップＳ２１〜Ｓ２６を含み、また、図１を参照して説明される。
方法ステップＳ２１:
差動増幅器１１０と、調整されたカレントミラー１３０を備えた折り返しカスコードデバイス１２０とを有する第１の段１００を設ける。
方法ステップＳ２２
差動増幅器１１０と調整されたカレントミラー１３０とを、２つのノード４１０、４２０が差分信号ｄ１、ｄ２を受信するように構成されるようにノード４１０、４２０によって結合する。好ましくは、調整されたカレントミラー１３０は、差分信号ｄ１、ｄ２をシングルエンド信号ｅに変換および増幅するように構成され得る。
方法ステップＳ２３:
周波数補償用の第１のコンデンサ５１０を第１の段１００と第２の段２００との間に結合する。
方法ステップＳ２４:
第１のカスコード回路６１０の容量性負荷を平衡化するための第２のコンデンサ５２０を第１の段１００と電源電圧ｖｄｄとの間に結合する。
方法ステップＳ２５:
第１のカスコード回路６１０を、電源電圧ｖｄｄの変動によって生じるコンデンサ５１０、５２０の入出力間の差電圧を抑制するよう適合されるように配置する。
方法ステップＳ２６:
第２のカスコード回路６２０を、差動増幅器１１０の電源の変動を抑制するよう構成されるように設ける。

また、図３は、電源電圧ｖｄｄが供給される少なくとも３つの段１００、２００、３００を有するＬＤＯ１０を動作させるための方法の一実施形態を示す。ＬＤＯ１０は、第１の段１００を含み、第１の段１００は、差動増幅器１１０と、調整されたカレントミラー１３０を備えた折り返しカスコードデバイス１２０とを有する。２つのノード４１０、４２０は、差動増幅器１１０を調整されたカレントミラー１３０に結合し、差分信号ｄ１、ｄ２を受信する。調整されたカレントミラー１３０は、差分信号ｄ１、ｄ２をシングルエンド信号ｅに変換および増幅するように構成される。

図３の方法の実施形態は、以下のＳ３１〜Ｓ３４を有し、また、図１を参照して説明される。
方法ステップＳ３１:
第１の段１００と第２の段２００との間に、第１のコンデンサ５１０によって周波数補償を設ける。
方法ステップＳ３２:
第１の段１００と電源電圧ｖｄｄとの間に配置される第１のカスコード回路６１０の容量性負荷を第２のコンデンサ５２０によって平衡化する。
方法ステップＳ３３:
電源電圧ｖｄｄの変動によって生じるコンデンサ５１０、５２０の入出力間の差電圧を第１のカスコード回路６１０によって抑制する。
方法ステップＳ３４:
差動増幅器１１０の電源の変動を第２のカスコード回路６２０によって抑制する。

図４は、本発明によるシミュレーション結果を説明する図である。

ｘ軸は、ＶｏｕｔとＶｉｎまたはＶｒｅｆとの間の伝達関数ＴをｄＢで示し、ここで、ＰＳＲＲは伝達関数Ｔから導かれ得る。y軸は、周波数ｆをＨｚで示す。

図４に示すシミュレーションのためのパラメータは以下の通りである：Ｖｏｕｔ=２．５Ｖ、Ｖｉｎ＝３Ｖ、Ｉｌｏａｄ＝１００ｍＡ、およびＣｌｏａｄ＝１μＦ。

図４において、曲線Ｃは、周波数ｆに対する伝達関数Ｔの依存度を示す。４つの点Ｐ１〜Ｐ４は注目に値し得る。Ｐ１において、伝達関数Ｔは、ｆ＝１０ｋＨｚの場合−８７ｄＢである。

周波数ｆがＰ１からＰ２そしてＰ３に増加するに伴い、伝達関数Ｔもまた増加する。すなわち、Ｐ２において、伝達関数Ｔは、１００ｋＨｚで６７．５ｄＢであり、Ｐ３において、伝達関数Ｔは、８００ｋＨｚで−５４ｄＢである。

周波数ｆがＰ３からＰ４に増加すると、伝達関数Ｔは減少する。すなわち、Ｐ４において、伝達関数Ｔは、１ＭＨｚで−５８ｄＢである。

本明細書における上記説明は、本発明の原理の適用の例示に過ぎない。本発明の範囲から逸脱することなく、当業者によって他の構成およびシステムが実施され得る。

１０低ドロップアウト線形レギュレータ
１００第１の段
１１０差動増幅器
１１１ＮＭＯＳトランジスタ
１１２ＮＭＯＳトランジスタ
１２０折り返しカスコードデバイス
１２１第１の差分信号経路
１２２第２の差分信号経路
１３０調整されたカレントミラー
１３１ブートストラップ・カレントミラー
１３２ＰＭＯＳトランジスタ
１３３〜１３６ＮＭＯＳトランジスタ
２００第２の段
２０１ＰＭＯＳトランジスタ
２０２ＰＭＯＳトランジスタ
３００第３の段
３０１ＰＭＯＳトランジスタ
４１０〜４４０ノード
５１０第１のコンデンサ
５２０第２のコンデンサ
６１０第１のカスコード回路
６２０第２のカスコード回路
６１１、６１２ＰＭＯＳトランジスタ
６２１、６２２ＰＭＯＳトランジスタ
７００レベルシフト回路
７１０接地基準ｐ−カスコード回路
７２０出力ノード
７３０コンデンサ
８１０抵抗器
８２０コンデンサ
９０１第３のコンデンサ
９０２カレントミラー
Ｃ曲線
ｄ１第１の差分信号
ｄ２第２の差分信号
ｅシングルエンド信号
ｆ周波数
ｇｎｄ接地
ｇｒ接地基準電位
Ｐ１〜Ｐ４点
ＰＳＲＲ電源電圧変動除去比
Ｓ２１〜Ｓ２６方法ステップ
Ｓ３１〜Ｓ３４方法ステップ
Ｔ伝達関数
ｖｄｄ電源電圧
Ｖｒｅｆ基準電圧
Ｖｏｕｔ出力電圧

Claims

電源電圧が供給される少なくとも３つの段（１００、２００、３００）を有する低ドロップアウト線形レギュレータ（１０）ＬＤＯであって、
差動増幅器（１１０）と調整されたカレントミラー（１３０）を備えた折り返しカスコードデバイス（１２０）とを有する第１の段（１００）と、
前記差動増幅器（１１０）と前記調整されたカレントミラー（１３０）とを接続し、差分信号（ｄ１、ｄ２）を受信する第１および第２のノード（４１０、４２０）であって、前記調整されたカレントミラー（１３０）が、前記差分信号（ｄ１、ｄ２）をシングルエンド信号（ｅ）に変換および増幅するように構成された第１および第２のノード（４１０、４２０）と、
前記第１の段（１００）と第２の段（２００）との間に結合された周波数補償用の第１のコンデンサ（５１０）と、
前記第１の段（１００）と前記電源電圧（ｖｄｄ）との間に結合された、第１のカスコード回路（６１０）の容量性負荷を平衡化するための第２のコンデンサ（５２０）であって、前記第１のカスコード回路（６１０）が、前記電源電圧（ｖｄｄ）の変動による前記第１および第２のコンデンサ（５１０、５２０）の入出力間の差電圧を抑制するように構成された第２のコンデンサ（５２０）と、
前記差動増幅器（１１０）の電源の変動を抑制するように構成された第２のカスコード回路（６２０）と
を具備する低ドロップアウト線形レギュレータ（１０）。
前記折り返しカスコードデバイス（１２０）は、前記第１および第２のノード（４１０、４２０）によって受信される差分信号（ｄ１、ｄ２）のための第１および第２の差分信号経路（１２１、１２２）を有する、請求項１に記載の低ドロップアウト線形レギュレータ。
前記２つの差分信号経路（１２１、１２２）は、等しいＤＣ電圧を受けるように構成され、前記各差分信号経路（１２１、１２２）は、前記電源電圧（ｖｄｄ）と接地との間に接続される、請求項２に記載の低ドロップアウト線形レギュレータ。
前記２つの差分信号経路（１２１、１２２）は、前記電源電圧（ｖｄｄ）に対して対称に配置される、請求項２に記載の低ドロップアウト線形レギュレータ。
入れ子状（nested）ミラー補償を提供するように構成された第３のコンデンサ（９０１）をさらに具備し、前記第３のコンデンサ（９０１）は、前記ＬＤＯ（１０）の出力電圧（Ｖｏｕｔ）と前記調整されたカレントミラー（１３０）の接地基準ＮＭＯＳカスコードとの間に結合される、請求項１に記載の低ドロップアウト線形レギュレータ。
前記第２のコンデンサ（５２０）は、電源の変動によって生じるＡＣ電流を前記差分信号経路（１２１、１２２）を通じて平衡化するように構成される、請求項２に記載の低ドロップアウト線形レギュレータ。
前記第１のコンデンサ（５１０）は、前記第２の差分信号経路（１２２）と前記第２の段（２００）との間に結合され、前記第２のコンデンサ（５２０）は、前記第１の差分信号経路（１２１）と前記電源電圧（ｖｄｄ）との間に結合される、請求項２に記載の低ドロップアウト線形レギュレータ。
前記第１のカスコード回路（６１０）は、第１および第２のＰＭＯＳトランジスタ（６１１、６１２）を有し、前記２つのＰＭＯＳトランジスタ（６１１、６１２）は、前記第１および第２のコンデンサ（５１０、５２０）と同相化するために前記電源電圧（ｖｄｄ）によって制御されるように構成される、請求項１に記載の低ドロップアウト線形レギュレータ。
前記第２のカスコード回路（６２０）は、各差分信号経路（１２１、１２２）にそれぞれ配置された第１および第２のＰＭＯＳトランジスタ（６２１、６２２）を有し、前記第２のカスコード回路（６２０）の前記２つのＰＭＯＳトランジスタ（６２１、６２２）は、前記差動増幅器（１１０）のＮＭＯＳトランジスタ（１１１、１１２）のドレインにおける電源の変動を抑制するために、接地基準電位（ｇｒ）によって制御される、請求項１に記載の低ドロップアウト線形レギュレータ。
前記接地基準電位（ｇｒ）を供給するように構成されたレベルシフト回路（７００）をさらに具備し、前記レベルシフト回路（７００）は、前記第２のカスコード回路（６２０）の前記第１および第２のＰＭＯＳトランジスタ（６２１、６２２）が飽和状態となるように前記出力電圧（Ｖｏｕｔ）を下方にシフトし、前記レベルシフト回路（７００）は、前記出力電圧（Ｖｏｕｔ）と前記接地基準電圧（ｇｒ）を供給する出力ノード（７２０）との間に結合された接地基準ｐ−カスコード回路（７１０）を有する、請求項９に記載の低ドロップアウト線形レギュレータ。
前記第１の差分信号経路（１２１）は、第３のノード（４３０）を有し、前記第２の差分信号経路（１２２）は、第４のノード（４４０）を有し、前記第３および第４のノード（４３０、４４０）は、前記第２のカスコード回路（６２０）を前記調整されたカレントミラー（１３０）と結合するように構成され、前記第３および第４のノード（４３０、４４０）は、平衡化された出力インピーダンスを有するように構成される、請求項２に記載の低ドロップアウト線形レギュレータ。
前記調整されたカレントミラー（１３０）は、前記第３および第４のノード（４３０、４４０）の出力インピーダンスを平衡化するためのブートストラップ・カレントミラー（１３１）を有する、請求項１１に記載の低ドロップアウト線形レギュレータ。
前記ブートストラップ・カレントミラー（１３１）は、前記第３のノード（４３０）を高インピーダンスノードとするためのＰＭＯＳトランジスタ（１３２）を有する、請求項１２に記載の低ドロップアウト線形レギュレータ。
抵抗器（８１０）およびコンデンサ（８２０）が前記ＰＭＯＳトランジスタ（１３２）のゲートと接地（ｇｎｄ）との間に直列結合され、前記抵抗器（８１０）および前記コンデンサ（８２０）は、前記ＬＤＯ（１０）の高速調整ループの帯域幅を増加させるように構成される、請求項１３に記載の低ドロップアウト線形レギュレータ。
低ドロップアウト線形レギュレータ（１０）ＬＤＯを動作させるための方法であって、前記ＬＤＯ（１０）が、電源電圧（ｖｄｄ）が供給される少なくとも３つの段（１００、２００、３００）であって、前記第１の段（１００）が、差動増幅器（１１０）と調整されたカレントミラー（１３０）を備えた折り返しカスコードデバイス（１２０）とを有する３つの段（１００、２００、３００）と、前記差動増幅器（１１０）を前記調整されたカレントミラー（１３０）と結合し、差分信号（ｄ１、ｄ２）を受信する第１および第２のノード（４１０、４２０）であって、前記調整されたカレントミラー（１３０）が、前記差分信号（ｄ１、ｄ２）をシングルエンド信号（ｅ）に変換および増幅するように構成された第１および第２のノード（４１０、４２０）とを具備し、前記方法が、
前記第１の段（１００）と第２の段（２００）との間に第１のコンデンサ（５１０）によって周波数補償を設ける工程、
前記第１の段（１００）と前記電源電圧（ｖｄｄ）との間に配置された第１のカスコード回路（６１０）の容量性負荷を第２のコンデンサ（５２０）を用いて平衡化する工程、
前記電源電圧（ｖｄｄ）の変動による前記第１および第２のコンデンサ（５１０、５２０）の入出力間の差電圧を前記第１のカスコード回路（６１０）によって抑制する工程、および
前記差動増幅器（１１０）の電源の変動を第２のカスコード回路（６２０）を用いて抑制する工程
を含む方法。