JP2016213727A - 増幅回路、ａｄ変換器、集積回路、及び無線通信装置 - Google Patents

Abstract

【課題】主演算増幅器と副演算増幅器とのミスマッチによる増幅誤差が抑制された、増幅精度の高い増幅回路を提供する。
【解決手段】一実施形態に係る増幅回路は、入力端子と、出力端子と、第１，第２演算増幅器と、第１，第２入力インピーダンス素子と、第１〜第３帰還インピーダンス素子と、加算器と、を備える。第１（第２）演算増幅器は、第１（第３）ノードに接続された反転入力端子と、第２（第４）ノードに接続された出力端子と、を備える。第１（第２）入力インピーダンス素子は、一端が前記入力端子に接続され、他端が第１（第３）ノードに接続される。第１（第２）帰還インピーダンス素子は、一端が第１（第３）ノードに接続され、他端が第２（第４）ノードに接続される。第３帰還インピーダンス素子は、一端が第１ノードに接続され、他端が第４ノードに接続される。加算器は、第１及び第２演算増幅器の出力電圧を加算する。
【選択図】図４

Description

本発明の実施形態は、増幅回路、ＡＤ変換器、集積回路、及び無線通信装置に関する。

従来、演算増幅器の有限利得に起因して生じる増幅誤差を低減するために、主演算増幅器と、副演算増幅器と、を備える増幅回路が提案されている。この増幅回路では、副演算増幅器の仮想接地電圧を増幅して主演算増幅器の出力電圧に加算する。これにより、主演算増幅器の利得を等価的に向上させ、増幅誤差を低減させ、増幅回路の増幅精度を向上させることができる。

しかしながら、従来の増幅回路では、半導体の製造ばらつきにより生じる主演算増幅器と副演算増幅器との間にミスマッチによって、増幅誤差が発生した。この増幅誤差により、従来の増幅回路は、増幅精度の向上が制限されるという問題があった。

Paul C. Yu, Hae-Seung Lee, " A High-Swing 2-V CMOS Operational Amplifier with Replica-Amp Gain Enhancement", IEEE JSSC, Dec. 1993

主演算増幅器と副演算増幅器とのミスマッチによる増幅誤差が抑制された、増幅精度の高い増幅回路、並びに、この増幅回路を備えるＡＤ変換器、集積回路、及び無線通信装置を提供する。

一実施形態に係る増幅回路は、入力端子と、出力端子と、第１演算増幅器と、第１入力インピーダンス素子と、第１帰還インピーダンス素子と、第２演算増幅器と、第２入力インピーダンス素子と、第２帰還インピーダンス素子と、第３帰還インピーダンス素子と、加算器と、を備える。入力端子は、入力電圧が入力される。出力端子は、出力電圧が出力される。第１演算増幅器は、第１ノードに接続された反転入力端子と、非反転入力端子と、第２ノードに接続された出力端子と、を備える。第１入力インピーダンス素子は、一端が前記入力端子に接続され、他端が第１ノードに接続される。第１帰還インピーダンス素子は、一端が第１ノードに接続され、他端が第２ノードに接続される。第２演算増幅器は、第３ノードに接続された反転入力端子と、非反転入力端子と、第４ノードに接続された出力端子と、を備える。第２入力インピーダンス素子は、一端が入力端子に接続され、他端が第３ノードに接続される。第２帰還インピーダンス素子は、一端が第３ノードに接続され、他端が第４ノードに接続される。第３帰還インピーダンス素子は、一端が第１ノードに接続され、他端が第４ノードに接続される。加算器は、第１演算増幅器の出力電圧と、第２演算増幅器の出力電圧と、を加算して出力する。

従来の増幅回路を示す機能ブロック図。 図１の増幅回路の一例を示す回路図。 主演算増幅器と副演算増幅器とを備える従来の増幅回路を示す機能ブロック図。 第１実施形態に係る増幅回路を示す機能ブロック図。 第２実施形態に係る増幅回路を示す回路図。 第３実施形態に係る増幅回路を示す回路図。 第４実施形態に係る増幅回路を示す回路図。 第５実施形態に係る増幅回路を示す回路図。 第６実施形態に係る増幅回路を示す回路図。 第７実施形態に係る増幅回路を示す回路図。 第８実施形態に係る演算増幅器を示す回路図。 第９実施形態に係るＡＤ変換回路を示す機能ブロック図。 第１０実施形態に係る無線通信装置のハードウェア構成を示す図。

以下、本発明の実施形態について図面を参照して説明する。

まず、従来の増幅回路について説明する。図１は、従来の増幅回路を示す機能ブロック図である。図１の増幅回路は、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、増幅器Ａと、帰還回路βと、減算器ＳＵＢと、を備える。入力端子Ｔ_ＩＮは、入力電圧Ｖ_ＩＮを入力される。出力端子Ｔ_ＯＵＴは、出力電圧Ｖ_ＯＵＴを出力する。増幅器Ａの利得をＡ、帰還回路βの帰還係数をβとすると、この増幅回路の出力電圧Ｖ_ＯＵＴは、以下の式で表される。

式（１）において、出力電圧Ｖ_ＯＵＴは、テイラー展開して示されている。式（１）の右辺の第１項（１／β×Ｖ_ＩＮ）は、出力電圧Ｖ_ＯＵＴの期待値（設計値）である。一方、式（１）の右辺の第２項以降（１／β×｛−１／βＡ＋（１／βＡ）^２−・・・｝×Ｖ_ＩＮ）は、出力電圧Ｖ_ＯＵＴの期待値に対する誤差電圧である。以下では、式の右辺の第Ｘ項を、単に第Ｘ項という。

式（１）より、誤差電圧は、増幅器Ａの利得Ａに反比例し、Ａが無限大のときに０となることがわかる。しかしながら、実際には、利得Ａは有限の値である。また、半導体プロセスの微細化により、高利得の増幅器Ａの製造も困難である。このため、図１の増幅回路では、利得Ａに応じた誤差電圧は発生する。

例えば、β＝１／２、Ａ＝１００の場合、式（１）の第１項は１／β×Ｖ_ＩＮ＝２×Ｖ_ＩＮ、第２項は−１／β^２Ａ×Ｖ_ＩＮ＝−０．０４×Ｖ_ＩＮ、第３項は１／β^３Ａ^２×Ｖ_ＩＮ＝０．０００８×Ｖ_ＩＮとなる。したがって、第４項以降を無視すると、Ｖ_ＯＵＴ＝（２−０．０４＋０．０００８）Ｖ_ＩＮ＝２．０４０８Ｖ_ＩＮとなる。すなわち、出力電圧Ｖ_ＯＵＴには、期待値に対して２．０４％の誤差電圧が発生する。

図２は、図１の増幅回路の一例を示す回路図である。図２の増幅回路は、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、演算増幅器（オペアンプ）ＯＰと、入力インピーダンス素子Ｚｉと、帰還インピーダンス素子Ｚｆと、を備える。演算増幅器ＯＰは、図１の増幅器Ａに相当する。演算増幅器ＯＰの利得をＡ、入力インピーダンス素子ＺｉのインピーダンスをＺｉ、帰還インピーダンス素子ＺｆのインピーダンスをＺｆとすると、この増幅回路の出力電圧Ｖ_ＯＵＴは、以下の式で表される。

式（１）と同様、式（２）の第１項は、出力電圧Ｖ_ＯＵＴの期待値であり、式（２）の第２項以降は、出力電圧Ｖ_ＯＵＴの期待値に対する誤差電圧である。また、式（２）において、帰還係数βは、Ｚｉ／Ｚｆである。式（１），（２）より、従来の増幅回路の誤差電圧は、利得Ａに反比例し、第２項の誤差電圧が支配的であることがわかる。

そこで、誤差電圧を低減する増幅回路として、従来、図３の増幅回路が提案されている。図３は、主演算増幅器と、副演算増幅器と、を備える従来の増幅回路を示す機能ブロック図である。図３の増幅回路は、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、増幅器Ａ_１〜Ａ_３と、帰還回路β_１，β_２と、減算器ＳＵＢ_１，ＳＵＢ_２と、加算器ＡＤと、を備える。増幅器Ａ_１が主増幅器であり、増幅器Ａ_２，Ａ_３が副増幅器である。増幅器Ａ_１〜Ａ_３の利得をＡ_１〜Ａ_３、帰還回路β_１，β_２の帰還係数をβ_１，β_２、β_１＝β_２＝βとすると、この増幅回路の出力電圧Ｖ_ＯＵＴは、以下の式で表される。

式（３）において、第１項は、出力電圧Ｖ_ＯＵＴの期待値であり、第２項以降は、出力電圧Ｖ_ＯＵＴの期待値に対する誤差電圧である。式（３）からわかるように、誤差電圧は、利得Ａ_１に反比例する。これは、図１の増幅回路と同様である。これに対して、図３の増幅回路では、Ａ_２＝Ａ_３の場合、第２項の誤差電圧が除去される点が、図１の増幅回路と異なる。

上述の通り、図１の増幅回路では、出力電圧Ｖ_ＯＵＴの誤差電圧の中で、第２項の誤差電圧が支配的である。このため、第２項の誤差電圧を除去すると、誤差電圧全体を低減することができる。

例えば、β＝１／２、Ａ_１＝Ａ_２＝Ａ_３＝１００の場合、式（３）の第１項は１／β×Ｖ_ＩＮ＝２×Ｖ_ＩＮ、第２項は−（１／β^２Ａ_１）（１−Ａ_３／Ａ_２）×Ｖ_ＩＮ＝０、第３項は−Ａ_３／β^３Ａ_１Ａ_２ ^２×Ｖ_ＩＮ＝−０．０００８×Ｖ_ＩＮとなる。したがって、第４項以降を無視すると、Ｖ_ＯＵＴ＝（２−０．０００８）Ｖ_ＩＮ＝１．９９９２Ｖ_ＩＮとなる。すなわち、図３の増幅回路の出力電圧Ｖ_ＯＵＴに発生する誤差電圧は、期待値に対して０．０４％である。このように、図３の増幅回路は、図１の増幅回路に比べて、誤差電圧を大幅に低減することができる。

しかしながら、実際には、半導体の製造ばらつきや環境変動によって、主増幅器Ａ_２，Ａ_３には、ミスマッチが発生する。ミスマッチとは、２つの増幅器の利得にずれが生じることをいう。例えば、Ａ_２とＡ_３とが２０％ずれ、Ａ_３／Ａ_２＝１．２となった場合、式（３）の第２項は０．００８×Ｖ_ＩＮとなり、Ｖ_ＯＵＴ＝（２＋０．００８−０．０００８）Ｖ_ＩＮ＝２．００８２Ｖ_ＩＮとなる。このとき、誤差電圧は、０．４１％となり、Ａ_２＝Ａ_３の場合（ミスマッチが発生しなかった場合）の誤差電圧に比べて、１桁大きくなってしまう。

このように、図３に示す従来の増幅回路は、増幅器間の利得のミスマッチによって、出力電圧Ｖ_ＯＵＴに発生する誤差電圧が増大するという問題があった。

（第１実施形態）
以下、第１実施形態に係る増幅回路について、図４を参照して説明する。図４は、本実施形態に係る増幅回路を示す機能ブロック図である。図４に示すように、この増幅回路は、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、増幅器Ａ_１，Ａ_２と、帰還回路β_１〜β_３と、減算器ＳＵＢ_１，ＳＵＢ_２と、加算器ＡＤと、を備える。入力端子Ｔ_ＩＮは、入力電圧Ｖ_ＩＮを入力される。出力端子Ｔ_ＯＵＴは、出力電圧Ｖ_ＯＵＴを出力する。

増幅器Ａ_１は、本実施形態に係る増幅回路の主増幅器である。増幅器Ａ_１は、減算器ＳＵＢ_１の出力電圧を入力される。増幅器Ａ_１は、入力された電圧を所定の利得で増幅して出力する。増幅器Ａ_１の利得は、Ａ_１であるものとする。増幅器Ａ_１の出力電圧は、加算器ＡＤ及び帰還回路β_１に入力される。増幅器Ａ_１は、例えば、オペアンプにより構成される。

増幅器Ａ_２は、本実施形態に係る増幅回路の副増幅器である。増幅器Ａ_２は、減算器ＳＵＢ_２の出力電圧を入力される。増幅器Ａ_２は、入力された電圧を所定の利得で増幅して出力する。増幅器Ａ_２の利得は、Ａ_２であるものとする。増幅器Ａ_２の出力電圧は、加算器ＡＤ及び帰還回路β_２，β_３に入力される。増幅器Ａ_２は、例えば、オペアンプにより構成される。

帰還回路β_１は、増幅器Ａ_１の出力電圧を入力される。帰還回路β_１は、入力された電圧に応じた電圧を帰還する。帰還回路β_１の帰還係数は、β_１であるものとする。帰還回路β_１が帰還した電圧は、減算器ＳＵＢ_１に入力される。帰還回路β_１は、例えば、抵抗素子や容量素子などのインピーダンス素子により構成される。

帰還回路β_２は、増幅器Ａ_２の出力電圧を入力される。帰還回路β_２は、入力された電圧に応じた電圧を帰還する。帰還回路β_２の帰還係数は、β_２であるものとする。帰還回路β_２が帰還した電圧は、減算器ＳＵＢ_２に入力される。帰還回路β_２は、例えば、抵抗素子や容量素子などのインピーダンス素子により構成される。

帰還回路β_３は、増幅器Ａ_２の出力電圧を入力される。帰還回路β_３は、入力された電圧に応じた電圧を帰還する。帰還回路β_３の帰還係数は、β_３であるものとする。帰還回路β_３が帰還した電圧は、減算器ＳＵＢ_１に入力される。帰還回路β_３は、例えば、抵抗素子や容量素子などのインピーダンス素子により構成される。

減算器ＳＵＢ_１は、入力電圧Ｖ_ＩＮと、帰還回路β_１，β_３がそれぞれ帰還した電圧と、を入力される。減算器ＳＵＢ_１は、入力電圧Ｖ_ＩＮから、帰還回路β_１，β_３がそれぞれ帰還した電圧を減算して出力する。減算器ＳＵＢ_１の出力電圧は、増幅器Ａ_１に入力される。

減算器ＳＵＢ_２は、入力電圧Ｖ_ＩＮと、帰還回路β_２が帰還した電圧と、を入力される。減算器ＳＵＢ_２は、入力電圧Ｖ_ＩＮから、帰還回路β_２が帰還した電圧を減算して出力する。減算器ＳＵＢ_２の出力電圧は、増幅器Ａ_２に入力される。

加算器ＡＤは、増幅器Ａ_１の出力電圧と、増幅器Ａ_２の出力電圧と、を入力される。加算器ＡＤは、増幅器Ａ_１の出力電圧と、増幅器Ａ_２の出力電圧と、を加算して出力する。加算器ＡＤの出力電圧が、増幅回路の出力電圧Ｖ_ＯＵＴとなる。

本実施形態に係る増幅回路の出力電圧Ｖ_ＯＵＴは、β_１＝β_２＝β_３＝βとすると、以下の式で表される。

式（４）の第１項は、出力電圧Ｖ_ＯＵＴの期待値であり、第２項以降は、出力電圧Ｖ_ＯＵＴの期待値に対する誤差電圧である。式（４）からわかるように、第２項の誤差電圧は、Ａ_１×Ａ_２に反比例する。

例えば、β＝１／２、Ａ_１＝Ａ_２＝１００の場合、式（４）の第１項は１／β×Ｖ_ＩＮ＝２×Ｖ_ＩＮ、第２項は−１／β^３Ａ_１Ａ_２×Ｖ_ＩＮ＝−０．０００８×Ｖ_ＩＮとなる。したがって、第３項以降を無視すると、Ｖ_ＯＵＴ＝（２−０．０００８）Ｖ_ＩＮ＝１．９９９２Ｖ_ＩＮとなる。すなわち、本実施形態に係る増幅回路の出力電圧Ｖ_ＯＵＴに発生する誤差電圧は、期待値に対して０．０４％となる。このように、本実施形態に係る増幅回路は、図３の増幅回路と同様、増幅器間にミスマッチが発生していない場合、図１の増幅回路に比べて誤差電圧を大幅に低減することができる。

一方、本実施形態に係る増幅回路では、図３の増幅回路とは異なり、増幅器Ａ_１，Ａ_２にミスマッチが発生した場合でも、誤差電圧を抑制することができる。

例えば、Ａ_１とＡ_２とが２０％ずれ、Ａ_１＝８０、Ａ_２＝１００となった場合、第２項は０．００１×Ｖ_ＩＮとなる。したがって、第３項以降を無視すると、Ｖ_ＯＵＴ＝（２−０．００１）Ｖ_ＩＮ＝１．９９９Ｖ_ＩＮとなる。このとき、誤差電圧は、０．０５％であり、図３の増幅回路の誤差電圧に比べて、１桁小さくなっていることがわかる。このように、本実施形態に係る増幅回路は、図３の増幅回路に比べて、増幅器間のミスマッチが発生した場合の誤差電圧を大幅に低減することができる。これは、式（４）の第２項が、利得の２乗（Ａ_１×Ａ_２）に反比例するためである。

以上説明した通り、本実施形態に係る増幅回路は、出力電圧Ｖ_ＯＵＴに発生する誤差電圧のうち、支配的な誤差電圧（第２項の誤差電圧）を抑制することができる。しがたって、入力電圧Ｖ_ＩＮを精度よく増幅することができる。

また、本実施形態に係る増幅回路は、半導体の製造バラつきや環境変動に起因して、増幅器間に利得のミスマッチが発生した場合であっても、電圧誤差を低減し、入力電圧Ｖ_ＩＮを精度よく増幅することができる。

（第２実施形態）
第２実施形態について、図５を参照して説明する。本実施形態では、第１実施形態に係る増幅回路の一例について説明する。図５は、図４の増幅回路の一例を示す回路図である。

図５に示すように、本実施形態に係る増幅回路は、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、演算増幅器ＯＰ_１〜ＯＰ_３と、入力インピーダンス素子Ｚｉ_１１，Ｚｉ_１２，Ｚｉ_２１，Ｚｉ_２２と、帰還インピーダンス素子Ｚｆ_１１，Ｚｆ_１２，Ｚｆ_１３，Ｚｆ_２と、を備える。

演算増幅器ＯＰ_１（第１演算増幅器）は、主演算増幅器である。演算増幅器ＯＰ_１は、反転入力端子（−）がノードＮ_１（第１ノード）に接続され、非反転入力端子（＋）が接地線に接続され、出力端子がノードＮ_２（第２ノード）に接続されている。ノードＮ_１は、演算増幅器ＯＰ_１の反転入力端子と、入力インピーダンス素子Ｚｉ_１１と、帰還インピーダンス素子Ｚｆ_１１，Ｚｆ_１３と、の接続点である。ノードＮ_２は、演算増幅器ＯＰ_１の出力端子と、入力インピーダンス素子Ｚｉ_２１と、帰還インピーダンス素子Ｚｆ_１１と、の接続点である。以下では、接地線に接続されることを、接地されるという。この演算増幅器ＯＰ_１は、図４の増幅器Ａ_１に相当する。演算増幅器ＯＰ_１の利得は、Ａ_１であるものとする。

演算増幅器ＯＰ_２（第２演算増幅器）は、副演算増幅器である。演算増幅器ＯＰ_２は、反転入力端子（−）がノードＮ_３（第３ノード）に接続され、非反転入力端子（＋）が接地され、出力端子がノードＮ_４（第４ノード）に接続されている。ノードＮ_３は、演算増幅器ＯＰ_２の反転入力端子と、入力インピーダンス素子Ｚｉ_１２と、帰還インピーダンス素子Ｚｆ_１２と、の接続点である。ノードＮ_４は、演算増幅器ＯＰ_２の出力端子と、入力インピーダンス素子Ｚｉ_２２と、帰還インピーダンス素子Ｚｆ_１２，Ｚｆ_１３と、の接続点である。演算増幅器ＯＰ_２は、図４の増幅器Ａ_２に相当する。演算増幅器ＯＰ_２の利得は、Ａ_２であるものとする。

入力インピーダンス素子Ｚｉ_１１（第１入力インピーダンス素子）は、一端が入力端子Ｔ_ＩＮに接続され、他端がノードＮ_１に接続されている。入力電圧Ｖ_ＩＮは、入力インピーダンス素子Ｚｉ_１１を介して、演算増幅器ＯＰ_１の反転入力端子に印加される。入力インピーダンス素子Ｚｉ_１１のインピーダンスは、Ｚｉ_１１であるものとする。

入力インピーダンス素子Ｚｉ_１２（第２入力インピーダンス素子）は、一端が入力端子Ｔ_ＩＮに接続され、他端がノードＮ_３に接続されている。入力電圧Ｖ_ＩＮは、入力インピーダンス素子Ｚｉ_１２を介して、演算増幅器ＯＰ_２の反転入力端子に印加される。入力インピーダンス素子Ｚｉ_１２のインピーダンスは、Ｚｉ_１２であるものとする。

帰還インピーダンス素子Ｚｆ_１１（第１帰還インピーダンス素子）は、一端がノードＮ_１に接続され、他端がノードＮ_２に接続されている。演算増幅器ＯＰ_１の出力電圧は、帰還インピーダンス素子Ｚｆ_１１を介して、演算増幅器ＯＰ_１の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ_１１のインピーダンスは、Ｚｆ_１１であるものとする。

帰還インピーダンス素子Ｚｆ_１２（第２帰還インピーダンス素子）は、一端がノードＮ_３に接続され、他端がノードＮ_４に接続されている。演算増幅器ＯＰ_２の出力電圧は、帰還インピーダンス素子Ｚｆ_１２を介して、演算増幅器ＯＰ_２の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ_１２のインピーダンスは、Ｚｆ_１２であるものとする。

帰還インピーダンス素子Ｚｆ_１３（第３帰還インピーダンス素子）は、一端がノードＮ_１に接続され、他端がノードＮ_４に接続されている。演算増幅器ＯＰ_２の出力電圧は、帰還インピーダンス素子Ｚｆ_１３を介して、演算増幅器ＯＰ_１の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ_１３のインピーダンスは、Ｚｆ_１３であるものとする。

演算増幅器ＯＰ_３（第３演算増幅器）は、反転入力端子（−）がノードＮ_５（第５ノード）に接続され、非反転入力端子（＋）が接地され、出力端子が出力端子Ｔ_ＯＵＴに接続されている。ノードＮ_５は、演算増幅器ＯＰ３の反転入力端子と、入力インピーダンス素子Ｚｉ_２１，Ｚｉ_２２と、帰還インピーダンス素子Ｚｆ_２と、の接続点である。演算増幅器ＯＰ_２の利得は、Ａ_３であるものとする。

帰還インピーダンス素子Ｚｆ_２（第４帰還インピーダンス素子）は、一端がノードＮ_５に接続され、他端が出力端子Ｔ_ＯＵＴに接続されている。演算増幅器ＯＰ_３の出力電圧は、帰還インピーダンス素子Ｚｆ_２を介して、演算増幅器ＯＰ_３の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ_２のインピーダンスは、Ｚｆ_２であるものとする。

入力インピーダンス素子Ｚｉ_２１（第３入力インピーダンス素子）は、一端がノードＮ_２に接続され、他端がノードＮ_５に接続されている。演算増幅器ＯＰ_１の出力電圧は、入力インピーダンス素子Ｚｉ_２１を介して、演算増幅器ＯＰ_３の反転入力端子に印加される。入力インピーダンス素子Ｚｉ_２１のインピーダンスは、Ｚｉ_２１であるものとする。

入力インピーダンス素子Ｚｉ_２２（第４入力インピーダンス素子）は、一端がノードＮ_４に接続され、他端がノードＮ_５に接続されている。演算増幅器ＯＰ_２の出力電圧は、入力インピーダンス素子Ｚｉ_２２を介して、演算増幅器ＯＰ_３の反転入力端子に印加される。入力インピーダンス素子Ｚｉ_２２のインピーダンスは、Ｚｉ_２２であるものとする。

本実施形態に係る増幅回路では、各インピーダンス素子のインピーダンスは、Ｚｉ_１１＝Ｚｉ_１２＝Ｚｉ_１、Ｚｆ_１１＝Ｚｆ_１２＝Ｚｆ_１３＝Ｚｆ_１、Ｚｉ_２１＝Ｚｉ_２２＝Ｚｉ_２となるように設定される。以上のような構成により、図４の増幅回路の各機能構成が実現される。本実施形態では、加算器ＡＤは、入力インピーダンス素子Ｚｉ_２１，Ｚｉ_２２と、演算増幅器ＯＰ_３と、帰還インピーダンスＺｆ_２と、により構成される。

利得Ａ_３が十分に大きく、かつ、Ｚｉ_２＝Ｚｆ_２の場合、本実施形態に係る増幅回路の出力電圧Ｖ_ＯＵＴは、以下の式で表される。

式（５）の第１項は、出力電圧Ｖ_ＯＵＴの期待値であり、式（５）の第２項以降は、出力電圧Ｖ_ＯＵＴの期待値に対する誤差電圧である。式（５）からわかるように、第２項の誤差電圧は、Ａ_１×Ａ_２に反比例する。したがって、本実施形態に係る増幅回路により、図４の増幅回路と同様の効果が得られる。

なお、図５の増幅回路では、演算増幅器ＯＰ_３と、帰還インピーダンス素子Ｚｆ_２と、により帰還回路が形成されている。この帰還回路の帰還係数はＺｉ_２／Ｚｆ_２である。したがって、本実施形態の出力電圧Ｖ_ＯＵＴは、演算増幅器ＯＰ_１，ＯＰ_２の出力電圧を加算した電圧のＺｉ_２／Ｚｆ_２倍の電圧となる。上記の式（５）は、Ｚｉ_２／Ｚｆ_２＝１の場合の出力電圧Ｖ_ＯＵＴを示しているが、Ｚｉ_２／Ｚｆ_２≠１の場合であっても、第２項の誤差電圧は、Ａ_１×Ａ_２に反比例する。したがって、Ｚｉ_２，Ｚｆ_２に依存せずに、図４の増幅回路と同様の効果が得られる。

（第３実施形態）
第３実施形態について、図６を参照して説明する。本実施形態では、図５の増幅回路の変形例について説明する。本実施形態に係る増幅回路は、図５の増幅回路が縦続接続された増幅回路である。図６は、本実施形態に係る増幅回路を示す回路図である。

図６に示すように、本実施形態に係る増幅回路は、出力端子Ｔ_ＯＵＴ１，Ｔ_ＯＵＴ２と、演算増幅器ＯＰ_４と、入力インピーダンス素子Ｚｉ_２３，Ｚｉ_２４と、帰還インピーダンス素子Ｚｆ_２１，Ｚｆ_２２，Ｚｆ_２３と、をさらに備える。出力端子Ｔ_ＯＵＴ１は、図５の出力端子Ｔ_ＯＵＴに相当する。帰還インピーダンス素子Ｚｆ_２１は、帰還インピーダンス素子Ｚｆ_２に相当する。他の構成は、図５の増幅回路と同様である。また、本実施形態において、演算増幅器ＯＰ_３は、２段目の増幅回路の増幅器Ａ_１を構成し、帰還インピーダンス素子Ｚｆ_２１は、２段目の増幅回路の帰還回路β_１を構成する。

演算増幅器ＯＰ_４（第４演算増幅器）は、反転入力端子（−）がノードＮ_６（第６ノード）に接続され、非反転入力端子（＋）が接地線に接続され、出力端子が出力端子Ｔ_ＯＵＴ２に接続されている。ノードＮ_６は、演算増幅器ＯＰ_４の反転入力端子と、入力インピーダンス素子Ｚｉ_２３，Ｚｉ_２４と、帰還インピーダンス素子Ｚｆ_２２と、の接続点である。演算増幅器ＯＰ_４の利得は、Ａ_４であるものとする。

入力インピーダンス素子Ｚｉ_２３（第５入力インピーダンス素子）は、一端がノードＮ_２に接続され、他端がノードＮ_６に接続されている。演算増幅器ＯＰ_１の出力電圧は、入力インピーダンス素子Ｚｉ_２３を介して、演算増幅器ＯＰ_４の反転入力端子に印加される。入力インピーダンス素子Ｚｉ_２３のインピーダンスは、Ｚｉ_２３であるものとする。

入力インピーダンス素子Ｚｉ_２４（第６入力インピーダンス素子）は、一端がノードＮ_４に接続され、他端がノードＮ_６に接続されている。演算増幅器ＯＰ_２の出力電圧は、入力インピーダンス素子Ｚｉ_２４を介して、演算増幅器ＯＰ_４の反転入力端子に印加される。入力インピーダンス素子Ｚｉ_２４のインピーダンスは、Ｚｉ_２４であるものとする。

帰還インピーダンス素子Ｚｆ_２２（第５帰還インピーダンス素子）は、一端がノードＮ_６に接続され、他端が出力端子Ｔ_ＯＵＴ２に接続されている。演算増幅器ＯＰ_４の出力電圧は、帰還インピーダンス素子Ｚｆ_２２を介して、演算増幅器ＯＰ_４の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ_２２のインピーダンスは、Ｚｆ_２２であるものとする。

帰還インピーダンス素子Ｚｆ_２３（第６帰還インピーダンス素子）は、一端がノードＮ_５に接続され、他端が出力端子Ｔ_ＯＵＴ２に接続されている。演算増幅器ＯＰ_４の出力電圧は、帰還インピーダンス素子Ｚｆ_２３を介して、演算増幅器ＯＰ_３の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ_２３のインピーダンスは、Ｚｆ_２３であるものとする。

本実施形態に係る増幅回路では、各インピーダンス素子のインピーダンスは、Ｚｉ_２３＝Ｚｉ_２４＝Ｚｉ_２、Ｚｆ_２２＝Ｚｆ_２３＝Ｚｆ_２となるように設定される。本実施形態に係る増幅回路において、演算増幅器ＯＰ_３，ＯＰ_４は、２段目の増幅回路の増幅器Ａ_１，Ａ_２にそれぞれ相当する。また、出力端子Ｔ_ＯＵＴ１，Ｖ_ＯＵＴ２は、２段目の増幅回路のノードＮ_２，Ｎ_４に相当する。

出力端子Ｔ_ＯＵＴ１，Ｖ_ＯＵＴ２の後段に、４つのインピーダンス素子（入力インピーダンス素子Ｚｉ_２１〜Ｚｉ_２４に相当する構成）と、２つの演算増幅器及び４つの帰還インピーダンス素子（演算増幅器ＯＰ_３，ＯＰ_４及び帰還素子Ｚｆ_２１〜Ｚｆ_２３に相当する構成）と、交互に接続し、最終段に加算器ＡＤを接続することにより、図５の増幅回路を任意の段数だけ縦続接続することができる。例えば、出力端子Ｔ_ＯＵＴ１，Ｖ_ＯＵＴ２の後段に、加算器ＡＤを接続することにより、図５の増幅回路が２段縦続接続された増幅回路が構成される。

本実施形態によれば、図５の増幅回路を任意の段数だけ縦続接続することにより、任意の増幅率を有する増幅回路を実現することができる。また、本実施形態に係る増幅回路は、複数の次数を有するフィルタ回路等に適用することができる。

（第４実施形態）
第４実施形態について、図７を参照して説明する。本実施形態では、第１実施形態に係る増幅回路の他の例について説明する。本実施形態に係る増幅回路は、スイッチトキャパシタ回路を備え、サンプルフェーズと増幅フェーズとの２つの動作フェーズを有する。図７は、本実施形態に係る増幅回路を示す回路図である。

図７に示すように、本実施形態に係る増幅回路は、入力端子Ｔ_ＩＮと、出力端子Ｔ_ＯＵＴと、演算増幅器ＯＰ_１，ＯＰ_２と、サンプルホールド回路ＳＨ_１〜ＳＨ_４と、帰還容量素子Ｃｆ_１１〜Ｃｆ_１３と、ＡＤ変換器ＡＤＣ_１，ＡＤＣ_２と、デジタル加算器ａｄと、を備える。演算増幅器ＯＰ_１，ＯＰ_２は、図５の演算増幅器ＯＰ_１，ＯＰ_２と同様である。

サンプルホールド回路ＳＨ_１（第１サンプルホールド回路）は、スイッチトキャパシタ回路であり、図５の入力インピーダンス素子Ｚｉ_１１に相当する。サンプルホールド回路ＳＨ_１は、スイッチＳＷ_１１〜ＳＷ_１３と、サンプル容量素子Ｃｉ_１１と、を備える。

スイッチＳＷ_１１は、一端が入力端子Ｔ_ＩＮに接続され、他端がノードＮ_７（第７ノード）に接続されている。ノードＮ_７は、スイッチＳＷ_１１，ＳＷ_１２とサンプル容量素子Ｃｉ_１１と、の接続点である。スイッチＳＷ_１２は、一端がノードＮ_７に接続され、他端が接地されている。スイッチＳＷ_１３は、一端がノードＮ_１に接続され、他端が接地されている。

サンプル容量素子Ｃｉ_１１は、一端がノードＮ_７に接続され、他端がノードＮ_１に接続されている。サンプル容量素子Ｃｉ_１１の容量値は、Ｃｉ_１１であるものとする。

サンプルホールド回路ＳＨ_１は、サンプルフェーズにおいて、スイッチＳＷ_１１，ＳＷ_１３がオンになり、スイッチＳＷ_１２がオフになる。これにより、サンプル容量素子Ｃｉ_１１に入力電圧Ｖ_ＩＮがサンプルされる。

また、サンプルホールド回路ＳＨ_１は、増幅フェーズにおいて、スイッチＳＷ_１１，ＳＷ_１３がオフになり、スイッチＳＷ_１２がオンになる。これにより、サンプル容量素子Ｃｉ_１１にサンプルされた入力電圧Ｖ_ＩＮがホールドされる。

サンプルホールド回路ＳＨ_２（第２サンプルホールド回路）は、スイッチトキャパシタ回路であり、図５の入力インピーダンス素子Ｚｉ_１２に相当する。サンプルホールド回路ＳＨ_２は、スイッチＳＷ_２１〜ＳＷ_２３と、サンプル容量素子Ｃｉ_１２と、を備える。

スイッチＳＷ_２１は、一端が入力端子Ｔ_ＩＮに接続され、他端がノードＮ_８（第８ノード）に接続されている。ノードＮ_８は、スイッチＳＷ_２１，ＳＷ_２２とサンプル容量素子Ｃｉ_１２と、の接続点である。スイッチＳＷ_２２は、一端がノードＮ_８に接続され、他端が接地されている。スイッチＳＷ_２３は、一端がノードＮ_３に接続され、他端が接地されている。

サンプル容量素子Ｃｉ_１２は、一端がノードＮ_８に接続され、他端がノードＮ_３に接続されている。サンプル容量素子Ｃｉ_１２の容量値は、Ｃｉ_１２であるものとする。

サンプルホールド回路ＳＨ_２は、サンプルフェーズにおいて、スイッチＳＷ_２１，ＳＷ_２３がオンになり、スイッチＳＷ_２２がオフになる。これにより、サンプル容量素子Ｃｉ_１２に入力電圧Ｖ_ＩＮがサンプルされる。

また、サンプルホールド回路ＳＨ_２は、増幅フェーズにおいて、スイッチＳＷ_２１，ＳＷ_２３がオフになり、スイッチＳＷ_２２がオンになる。これにより、サンプル容量素子Ｃｉ_１２にサンプルされた入力電圧Ｖ_ＩＮがホールドされる。

帰還容量素子Ｃｆ_１１は、一端がノードＮ_１に接続され、他端がノードＮ_２に接続されている。帰還容量素子Ｃｆ_１１は、図５の帰還インピーダンス素子Ｚｆ_１１に相当する。演算増幅器ＯＰ_１の出力電圧は、帰還容量素子Ｃｆ_１１を介して、演算増幅器ＯＰ_１の反転入力端子に帰還される。帰還容量素子Ｃｆ_１１の容量値は、Ｃｆ_１１であるものとする。

帰還容量素子Ｃｆ_１２は、一端がノードＮ_３に接続され、他端がノードＮ_４に接続されている。帰還容量素子Ｃｆ_１２は、図５の帰還インピーダンス素子Ｚｆ_１２に相当する。演算増幅器ＯＰ_２の出力電圧は、帰還容量素子Ｃｆ_１２を介して、演算増幅器ＯＰ_２の反転入力端子に帰還される。帰還容量素子Ｃｆ_１２の容量値は、Ｃｆ_１２であるものとする。

帰還容量素子Ｃｆ_１３は、一端がノードＮ_１に接続され、他端がノードＮ_３に接続されている。帰還容量素子Ｃｆ_１３は、図５の帰還インピーダンス素子Ｚｆ_１３に相当する。演算増幅器ＯＰ_２の出力電圧は、帰還容量素子Ｃｆ_１３を介して、演算増幅器ＯＰ_１の反転入力端子に帰還される。帰還容量素子Ｃｆ_１３の容量値は、Ｃｆ_１３であるものとする。

サンプルホールド回路ＳＨ_３（第３サンプルホールド回路）は、スイッチトキャパシタ回路であり、スイッチＳＷ_３１〜ＳＷ_３３と、サンプル容量素子Ｃｉ_２１と、を備える。

スイッチＳＷ_３１は、一端がノードＮ_２に接続され、他端がノードＮ_９（第９ノード）に接続されている。ノードＮ_９は、スイッチＳＷ_３１，ＳＷ_３２と、サンプル容量素子Ｃｉ_２１と、の接続点である。スイッチＳＷ_３２は、一端がノードＮ_９に接続され、他端が接地されている。スイッチＳＷ_３３は、一端がノードＮ_１０（第１０ノード）に接続され、他端が接地されている。ノードＮ_１０は、スイッチＳＷ_３２と、サンプル容量素子Ｃｉ_２１と、ＡＤ変換器ＡＤＣ_１の入力端子と、の接続点である。

サンプル容量素子Ｃｉ_２１は、一端がノードＮ_９に接続され、他端がノードＮ_１０に接続されている。サンプル容量素子Ｃｉ_２１の容量値は、Ｃｉ_２であるものとする。

サンプルホールド回路ＳＨ_３は、増幅フェーズにおいて、スイッチＳＷ_３１，ＳＷ_３３がオンになり、スイッチＳＷ_３２がオフになる。これにより、演算増幅器ＯＰ_１の出力電圧がサンプル容量素子Ｃｉ_２１にサンプルされる。

また、サンプルホールド回路ＳＨ_３は、サンプルフェーズにおいて、スイッチＳＷ_３１，ＳＷ_３３がオフになり、スイッチＳＷ_３２がオンになる。これにより、サンプル容量素子Ｃｉ_２１にサンプルされた演算増幅器ＯＰ_１の出力電圧がホールドされ、ＡＤ変換器ＡＤＣ_１に入力される。

ＡＤ変換器ＡＤＣ_１（第１ＡＤ変換器）は、入力端子がノードＮ_１０に接続され、出力端子がデジタル加算器ａｄの入力端子に接続されている。ＡＤ変換器ＡＤＣ_１は、増幅フェーズにおいて、サンプルホールド回路ＳＨ_３の出力電圧を入力され、入力された電圧をＡＤ変換し、デジタル信号を出力する。ＡＤ変換器ＡＤＣ_１が出力したデジタル信号は、デジタル加算器ａｄに入力される。

サンプルホールド回路ＳＨ_４（第４サンプルホールド回路）は、スイッチトキャパシタ回路であり、スイッチＳＷ_４１〜ＳＷ_４３と、サンプル容量素子Ｃｉ_２２と、を備える。

スイッチＳＷ_４１は、一端がノードＮ_４に接続され、他端がノードＮ_１１（第１１ノード）に接続されている。ノードＮ_１１は、スイッチＳＷ_４１，ＳＷ_４２と、サンプル容量素子Ｃｉ_２２と、の接続点である。スイッチＳＷ_４２は、一端がノードＮ_１１に接続され、他端が接地されている。スイッチＳＷ_４３は、一端がノードＮ_１２（第１２ノード）に接続され、他端が接地されている。ノードＮ_１２は、スイッチＳＷ_４２と、サンプル容量素子Ｃｉ_２２と、ＡＤ変換器ＡＤＣ_２の入力端子と、の接続点である。

サンプル容量素子Ｃｉ_２２は、一端がノードＮ_１１に接続され、他端がノードＮ_１２に接続されている。サンプル容量素子Ｃｉ_２２の容量値は、Ｃｉ_２２であるものとする。

サンプルホールド回路ＳＨ_４は、増幅フェーズにおいて、スイッチＳＷ_４１，ＳＷ_４３がオンになり、スイッチＳＷ_４２がオフになる。これにより、演算増幅器ＯＰ_２の出力電圧がサンプル容量素子Ｃｉ_２２にサンプルされる。

また、サンプルホールド回路ＳＨ_４は、サンプルフェーズにおいて、スイッチＳＷ_４１，ＳＷ_４３がオフになり、スイッチＳＷ_４２がオンになる。これにより、サンプル容量素子Ｃｉ_２２にサンプルされた演算増幅器ＯＰ_２の出力電圧がホールドされ、ＡＤ変換器ＡＤＣ_２に入力される。

ＡＤ変換器ＡＤＣ_２（第２ＡＤ変換器）は、入力端子がノードＮ_１２に接続され、出力端子がデジタル加算器ａｄの入力端子に接続されている。ＡＤ変換器ＡＤＣ_２は、増幅フェーズにおいて、サンプルホールド回路ＳＨ_４の出力電圧を入力され、入力された電圧をＡＤ変換し、デジタル信号を出力する。ＡＤ変換器ＡＤＣ_２が出力したデジタル信号は、デジタル加算器ａｄに入力される。

デジタル加算器ａｄは、ＡＤ変換器ＡＤＣ_１，ＡＤＣ_２がそれぞれ出力したデジタル信号を入力される。デジタル加算器ａｄは、入力されたデジタル信号を加算して出力する。デジタル加算器ａｄの出力信号が、本実施形態における出力電圧Ｖ_ＯＵＴとなる。このため、本実施形態では、出力電圧Ｖ_ＯＵＴは、デジタル信号となる。

本実施形態に係る増幅回路では、各容量素子の容量値は、Ｃｉ_１１＝Ｃｉ_１２＝Ｃｉ_１、Ｃｆ_１１＝Ｃｆ_１２＝Ｃｆ_１３＝Ｃｆ_１、Ｃｉ_２１＝Ｃｉ_２２＝Ｃｉ_２となるように設定される。以上のような構成により、図４の増幅回路の各機能構成が実現される。本実施形態では、加算器ＡＤは、サンプルホールド回路ＳＨ_３，ＳＨ_４と、ＡＤ変換器ＡＤＣ_１，ＡＤＣ_２と、デジタル加算器ａｄと、により構成される。

この増幅回路は、サンプルフェーズと増幅フェーズとを交互に繰り返すことにより、所定の時間間隔で入力電圧Ｖ_ＩＮを増幅する。ここで、ＡＤ変換器ＡＤＣ_１，ＡＤＣ_２の分解能が無限大とすると、電荷保存則より、出力電圧Ｖ_ＯＵＴは、以下の式で表される。

式（６）の第１項は、出力電圧Ｖ_ＯＵＴの期待値であり、第２項以降は出力電圧Ｖ_ＯＵＴの期待値に対する誤差電圧である。式（６）からわかるように、第２項の誤差電圧は、Ａ_１×Ａ_２に反比例する。したがって、本実施形態に係る増幅回路により、図４の増幅回路と同様の効果が得られる。

なお、本実施形態では、ＡＤ変換器ＡＤＣ_１の入力信号は、ＡＤ変換器ＡＤＣ_２の入力信号に比べて小さい。このため、ＡＤ変換器ＡＤＣ_１の分解能は、ＡＤ変換器ＡＤＣ_２の分解能より小さくしてもよい。

（第５実施形態）
第５実施形態について、図８を参照して説明する。本実施形態では、図７の増幅回路の変形例について説明する。図８は、本実施形態に係る増幅回路を示す回路図である。図８に示すように、本実施形態に係る増幅回路は、図７のＡＤ変換器ＡＤＣ_１，ＡＤＣ_２及びデジタル加算器ａｄの代わりに、演算増幅器ＯＰ_３と、帰還容量素子Ｃｆ_２と、を備える。他の構成は、図７の増幅回路と同様である。

演算増幅器ＯＰ_３は、反転入力端子（−）がノードＮ_１０，Ｎ_１２に接続され、非反転入力端子（＋）が接地され、出力端子が出力端子Ｔ_ＯＵＴに接続されている。演算増幅器ＯＰ_３の利得は、Ａ_３であるものとする。利得Ａ_３は、十分に大きいものとする。

帰還容量素子Ｃｆ_２は、一端がノードＮ_１０，Ｎ_１２に接続され、他端が出力端子Ｔ_ＯＵＴに接続されている。演算増幅器ＯＰ_３の出力電圧は、帰還容量素子Ｃｆ_２を介して、演算増幅器ＯＰ_３の反転入力端子に帰還される。帰還容量素子Ｃｆ_２の容量は、Ｃｆ_２であるものとする。

本実施形態では、加算器ＡＤは、サンプルホールド回路ＳＨ_３，ＳＨ_４と、演算増幅器ＯＰ_３と、帰還容量素子Ｃｆ_２と、により構成される。

図８の増幅回路では、演算増幅器ＯＰ_３と、帰還容量素子Ｃｆ_２と、により帰還回路が形成されている。この帰還回路の帰還係数はＣｉ_２／Ｃｆ_２である。したがって、本実施形態の出力電圧Ｖ_ＯＵＴは、演算増幅器ＯＰ_１，ＯＰ_２の出力電圧を加算した電圧のＣｉ_２／Ｃｆ_２倍の電圧となる。本実施形態に係る増幅回路は、図７の増幅回路と同様に、Ｃｉ_２，Ｃｆ_２に依存せず、第２項の誤差電圧がＡ_１×Ａ_２に反比例する。したがって、本実施形態に係る増幅回路により、図４の増幅回路と同様の効果が得られる。

（第６実施形態）
第６実施形態について、図９を参照して説明する。本実施形態では、図７の増幅回路の他の変形例について説明する。図９は、本実施形態に係る増幅回路を示す回路図である。図９に示すように、本実施形態に係る増幅回路は、図７のサンプルホールド回路ＳＨ_３，ＳＨ_４、ＡＤ変換器ＡＤＣ_１，ＡＤＣ_２、及びデジタル加算器ａｄの代わりに、バッファ回路Ｂと、サンプルホールド回路ＳＨ_５と、を備える。他の構成は、図７の増幅回路と同様である。

バッファ回路Ｂは、入力端子がノードＮ_２に接続され、出力端子がスイッチＳＷ_５３の一端に接続されている。バッファ回路Ｂは、増幅フェーズにおいて、演算増幅器ＯＰ_１の出力電圧を入力され、入力された電圧を反転出力する。すなわち、バッファ回路Ｂの利得は−１である。

サンプルホールド回路ＳＨ_５（第５サンプルホールド回路）は、スイッチトキャパシタ回路であり、スイッチＳＷ_５１〜ＳＷ_５３と、サンプル容量素子Ｃｉ_２と、を備える。

スイッチＳＷ_５１は、一端がノードＮ_４に接続され、他端がノードＮ_１３（第１３ノード）に接続されている。ノードＮ_１３は、スイッチＳＷ_５１，ＳＷ_５２と、サンプル容量素子Ｃｉ_２と、の接続点である。スイッチＳＷ_５２は、一端がノードＮ_１３に接続され、他端が接地されている。スイッチＳＷ_５３は、一端がバッファ回路Ｂの出力端子に接続され、他端が出力端子Ｔ_ＯＵＴに接続されている。

サンプル容量素子Ｃｉ_２は、一端がノードＮ_１３に接続され、他端が出力端子Ｔ_ＯＵＴに接続されている。容量素子Ｃｉ_２の容量値は、Ｃｉ_２であるものとする。

サンプルホールド回路ＳＨ_５は、増幅フェーズにおいて、スイッチＳＷ_５１，ＳＷ_５３がオンになり、スイッチＳＷ_５２がオフになる。これにより、演算増幅器ＯＰ_２の出力電圧と、バッファ回路Ｂの出力電圧と、がサンプル容量素子Ｃｉ_２にサンプルされる。

バッファ回路Ｂの出力電圧は、演算増幅器ＯＰ_１の出力電圧を反転したものである。また、バッファ回路Ｂの出力電圧は、演算増幅器ＯＰ_２の出力電圧と反対側からサンプル容量素子Ｃｉ_２に入力される。結果として、サンプル容量素子Ｃｉ_２には、演算増幅器ＯＰ_１，ＯＰ_２の出力電圧を加算した電圧がサンプルされる。このように、本実施形態では、加算器ＡＤは、バッファ回路Ｂと、サンプルホールド回路ＳＨ_５と、により構成される。

また、サンプルホールド回路ＳＨ_５は、サンプルフェーズにおいて、スイッチＳＷ_５１，ＳＷ_５３がオフになり、スイッチＳＷ_５２がオンになる。これにより、サンプル容量素子Ｃｉ_２にサンプルされた電圧（演算増幅器ＯＰ_２の出力電圧とバッファ回路Ｂの出力電圧との和）がホールドされ、出力電圧Ｖ_ＩＮとして出力される。このように、本実施形態に係る増幅回路によれば、バッファ回路Ｂを用いて、加算器ＡＤを構成することができる。

（第７実施形態）
第７実施形態について、図１０を参照して説明する。本実施形態では、図９の増幅回路の変形例について説明する。図１０は、本実施形態に係る増幅回路を示す回路図である。図１０に示すように、本実施形態に係る増幅回路は、図９の増幅回路を差動構成としたものであり、反転入力側の増幅回路と、非反転入力側の増幅回路と、を備える。

反転入力側の増幅回路（以下、「増幅回路Ｐ」という）は、入力電圧Ｖ_ＩＮＰが入力される入力端子Ｔ_ＩＮＰと、出力電圧Ｖ_ＯＵＴＰが出力される出力端子Ｔ_ＯＵＴＰと、備える。非反転入力側の増幅回路（以下、「増幅回路Ｍ」という）は、入力電圧Ｖ_ＩＮＭが入力される入力端子Ｔ_ＩＮＭと、出力電圧Ｖ_ＯＵＴＭが出力される出力端子Ｔ_ＯＵＴＭと、備える。増幅回路Ｐ，Ｍは、図９の増幅回路と異なり、いずれもバッファ回路Ｂを備えない。

演算増幅器ＯＰ_１の反転入力端子は、増幅回路ＰのノードＮ_１に接続され、非反転入力端子は、増幅回路ＭのノードＮ_１に接続されている。また、演算増幅器Ｐ_１の反転出力端子は、増幅回路ＰのノードＮ_２に接続され、非反転出力端子は、増幅回路ＭのノードＮ_２に接続されている。

演算増幅器ＯＰ_２の反転入力端子は、増幅回路ＰのノードＮ_３に接続され、非反転入力端子は、増幅回路ＭのノードＮ_３に接続されている。また、演算増幅器ＯＰ_２の反転出力端子は、増幅回路ＰのノードＮ_４に接続され、非反転出力端子は、増幅回路ＭのノードＮ_４に接続されている。

そして、本実施形態では、増幅回路ＰのノードＮ_２は、増幅回路ＭのスイッチＳＷ_５３の一端に接続され、増幅回路ＭのノードＮ_２は、増幅回路ＰのスイッチＳＷ_５３の一端に接続されている。すなわち、増幅回路Ｐの演算増幅器ＯＰ_１の出力電圧は、増幅回路Ｍのサンプル容量素子Ｃｉ_２に入力され、増幅回路Ｍの演算増幅器ＯＰ_１の出力電圧は、増幅回路Ｐのサンプル容量素子Ｃｉ_２に入力される。

このような構成により、利得が−１のバッファ回路Ｂを用いることなく、増幅回路Ｐのサンプル容量素子Ｃｉ_２に、演算増幅器ＯＰ_１の出力電圧を反転して入力することができる。同様に、増幅回路Ｍのサンプル容量素子Ｃｉ_２に、演算増幅器ＯＰ_１の出力電圧を反転して入力することができる。したがって、本実施形態では、加算器ＡＤは、サンプルホールド回路ＳＨ_５により構成される。

（第８実施形態）
第８実施形態について、図１１を参照して説明する。本実施形態では、増幅回路を構成する演算増幅器の一例について説明する。図１１は、本実施形態に係る演算増幅器を示す回路図である。図１１に示すように、本実施形態に係る演算増幅器は、トランジスタＭ_１〜Ｍ_５を備える。以下では、演算増幅器の反転入力端子を入力端子Ｔ_ＩＮＰ、非反転入力端子を入力端子Ｔ_ＩＮＭ、反転出力端子を出力端子Ｔ_ＯＵＴＰ、非反転出力端子を出力端子Ｔ_ＯＵＴＭという。図１１におけるＶ_ＤＤは、電源電圧である。

トランジスタＭ_１は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）である。トランジスタＭ_１は、ソース端子が電源線に接続され、ドレイン端子が出力端子Ｔ_ＯＵＴＰに接続され、ゲート端子がトランジスタＭ_２のゲート端子に接続されている。ゲート端子には、バイアス電圧Ｖ_ＢＰが印加されている。

トランジスタＭ_２は、ＰＭＯＳである。トランジスタＭ_２は、ソース端子が電源線に接続され、ドレイン端子が出力端子Ｔ_ＯＵＴＭに接続され、ゲート端子がトランジスタＭ_１のゲート端子に接続されている。ゲート端子には、バイアス電圧Ｖ_ＢＰが印加されている。

トランジスタＭ_３は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）である。トランジスタＭ_３は、ソース端子がトランジスタＭ_５のドレイン端子に接続され、ドレイン端子が出力端子Ｔ_ＯＵＴＰに接続され、ゲート端子が入力端子Ｔ_ＩＮＰに接続されている。

トランジスタＭ_４は、ＮＭＯＳである。トランジスタＭ_４は、ソース端子がトランジスタＭ_５のドレイン端子に接続され、ドレイン端子が出力端子Ｔ_ＯＵＴＭに接続され、ゲート端子が入力端子Ｔ_ＩＮＭに接続されている。

トランジスタＭ_５は、ＮＭＯＳである。トランジスタＭ_５は、ソース端子が接地され、ドレイン端子がトランジスタＭ_３，Ｍ_４のソース端子に接続され、ゲート端子にはバイアス電圧Ｖ_ＢＮが印加されている。

上記の各実施形態に係る増幅回路は、主増幅器と副増幅器とを接続することにより、主増幅器の利得を等価的に向上させることができる。このため、増幅器として、図１１に示すような単純な構成の演算増幅器を利用した場合であっても、誤差電圧を抑制し、入力電圧Ｖ_ＩＮを精度よく増幅することができる。

なお、図１１の演算増幅器は、差動構成であるが、単相構成であってもよい。また、図１１の演算増幅器は、ＭＯＳトランジスタにより構成されたが、バイポーラトランジスタなどの他の種類のトランジスタにより構成されてもよい。

（第９実施形態）
第９実施形態に係るＡＤ変換器について、図１２を参照して説明する。図１２は、本実施形態に係るＡＤ変換器を示す機能ブロック図である。本実施形態に係るＡＤ変換器は、上述の第１実施形態〜第７実施形態に係る増幅回路のいずれかを備える。図１２に示すように、このＡＤ変換器は、標本化器と、増幅器と、量子化器と、を備える。

標本化器は、入力されたアナログ信号を、所定の時間間隔でサンプルし、サンプルした信号を出力する。増幅器は、標本化器の出力信号を、所定の利得で増幅して出力する。量子化器は、増幅器の出力信号を量子化し、デジタル信号を出力する。

本実施形態に係るＡＤ変換器は、増幅器が、上述の第１実施形態〜第７実施形態に係る増幅回路のいずれかにより構成される。また、標本化器の機能が、増幅回路のサンプルホールド回路ＳＨにより実現されてもよい。増幅回路の出力信号Ｖ_ＯＵＴが、増幅器の出力信号となり、量子化器によって量子化される。

上述の各実施形態に係る増幅回路は、主増幅器と副増幅器とを接続することにより、主増幅器の利得を等価的に向上させることができる。また、主増幅器と副増幅器とのミスマッチに起因する増幅誤差を抑制することができる。このような増幅回路を備えるため、本実施形態に係るＡＤ変換器は、高精度なＡＤ変換が可能となる。

（第１０実施形態）
第１０実施形態に係る集積回路及び無線通信装置について、図１３を参照して説明する。図１３は、本実施形態に係る無線通信装置のハードウェア構成を示す図である。このハードウェア構成は一例であり、ハードウェア構成は種々の変更が可能である。

図１３に示すように、本実施形態に係る無線通信装置は、ベースバンド部１１１と、ＲＦ部１２１と、アンテナと、を備える。

ベースバンド部１１１は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、ＤＡ変換器１１５，１１６と、ＡＤ変換器１１７，１１８とを備える。ＲＦ部１２１とベースバンド部１１１は、まとめて１チップの集積回路（ＩＣ）として構成されてもよいし、別々のチップで構成されてもよい。

ベースバンド部１１１は、例えば、１チップのベースバンドＬＳＩ又はベースバンドＩＣである。また、ベースバンド部１１１は、図１３に破線で示すように、ＩＣ１３１と、ＩＣ１３２と、の２チップのＩＣを備えてもよい。図１３の例では、ＩＣ１３１は、ＤＡ変換器１１５と，１１６と、ＡＤ変換器１１７，１１８と、を備える。ＩＣ１３２は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、を備える。各ＩＣに含まれる構成の分け方は、これに限られない。また、ベースバンド部１１１は、３つ以上のＩＣにより構成されてもよい。

制御回路１１２は、他の端末（基地局を含む）との通信に関する処理を行う。具体的には、制御回路１１２は、データフレーム、制御フレーム及び管理フレームの３種類のＭＡＣフレームを扱い、ＭＡＣ層において規定される各種の処理を実行する。また、制御回路１１２は、ＭＡＣ層より上位層（例えば、ＴＣＰ／ＩＰやＵＤＰ／ＩＰ、さらにその上層のアプリケーション層など）の処理を実行してもよい。

送信処理回路１１３は、制御回路１１２からＭＡＣフレームを受け取る。送信処理回路１１３は、ＭＡＣフレームへのプリアンブル及びＰＨＹヘッダの追加や、ＭＡＣフレームの符号化や変調を実行する。これにより、送信処理回路１１３は、ＭＡＣフレームをＰＨＹパケットに変換する。

ＤＡ変換器１１５，１１６は、送信処理回路１１３が出力したＰＨＹパケットをＤＡ変換する。図１３の例では、ＤＡ変換器は２系統設けられ、並列処理しているが、ＤＡ変換器は１つでもよいし、アンテナの数だけ設けられる構成も可能である。

ＲＦ部１２１は、例えば、１チップのＲＦアナログＩＣや高周波ＩＣである。ＲＦ部１２１は、ベースバンド部１１１とまとめて１チップに構成されてもよいし、送信回路１２２を備えるＩＣと、受信処理回路を備えるＩＣと、の２チップにより構成されてもよい。ＲＦ部１２１は、送信回路１２２と、受信回路１２３と、を備える。

送信回路１２２は、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットにアナログ信号処理を行う。送信回路１２２が出力したアナログ信号が、アンテナを介して無線で送信される。送信回路１２２は、送信フィルタ、ミキサ、及びパワーアンプ（ＰＡ）などを備える。

送信フィルタは、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットの信号から、所望帯域の信号を抽出する。ミキサは、発振装置から供給される一定周波数の信号を利用して、送信フィルタによりフィルタリング後の信号を無線周波数にアップコンバートする。プリアンプは、アップコンバート後の信号を増幅する。増幅後の信号がアンテナに供給され、無線信号が送信される。

受信回路１２３は、アンテナで受信した信号にアナログ信号処理を行う。受信回路１２３が出力した信号は、ＡＤ変換器１１７，１１８に入力される。受信回路１２３は、ＬＮＡ（低雑音増幅器）、ミキサ、及び受信フィルタなどを備える。

ＬＮＡは、アンテナで受信した信号を増幅する。ミキサは、発振装置から供給される一定周波数の信号を利用して、増幅後の信号をベースバンドにダウンコンバートする。受信フィルタは、ダウンコーバート後の信号から所望帯域の信号を抽出する。抽出後の信号は、ＡＤ変換器１１７，１１８に入力される。

ＡＤ変換器１１７，１１８は、受信回路１２３からの入力信号をＡＤ変換する。図１３の例では、ＡＤ変換器は２系統設けられ、並列処理しているが、ＡＤ変換器は１つであってもよいし、ＡＤ変換器がアンテナの数だけ設けられる構成でもよい。

本実施形態に係る無線通信装置は、ＡＤ変換器１１７，１１８として、第９実施形態に係るＡＤ変換器を備える。第４実施形態に係るＡＤ変換器は、高精度なＡＤ変換が可能なため、本実施形態に係る無線通信装置は、信頼性の高い無線信号の受信処理が可能となる。

受信処理回路１１４は、ＡＤ変換器１１７，１１８によりＡＤ変換されたＰＨＹパケットを受け取る。受信処理回路１１４は、ＰＨＹパケットの復調及び復号化や、ＰＨＹパケットからのプリアンブル及びＰＨＹヘッダの除去などを行う。これにより、受信処理回路１１４は、ＰＨＹパケットをＭＡＣフレームに変換する。受信処理回路１１４による処理後のフレームは、制御回路１１２に入力される。

なお、図１３の例では、ＤＡ変換器１１５，１１６及びＡＤ変換器１１７，１１８は、ベースバンド部１１１に配置されていたが、ＲＦ部１２１に配置されるように構成することも可能である。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

Ｔ_ＩＮ：入力端子、Ｔ_ＯＵＴ：出力端子、Ａ：増幅器、β：帰還回路、ＳＵＢ：減算器、ＡＤ：加算器、Ｚｉ：入力インピーダンス素子、Ｚｆ：帰還インピーダンス素子、ＯＰ：演算増幅器、ＳＨ：サンプルホールド回路、Ｃｉ：サンプル容量素子、Ｃｆ：帰還容量素子、Ｎ：ノード、ＡＤＣ：ＡＤ変換器、ａｄ：デジタル加算器、ＳＷ：スイッチ、Ｂ：バッファ回路、Ｍ：トランジスタ、１１１：ベースバンド部、１１２：制御回路、１１２：送信処理回路、１１４：受信処理回路、１１５，１１６：ＤＡ変換器、１１７，１１８：ＡＤ変換器、１２１：ＲＦ部、１２２：送信回路、１２３：受信回路、１３１，１３２：集積回路

Claims (13)

1. 入力電圧が入力される入力端子と、
   出力電圧が出力される出力端子と、
   第１ノードに接続された反転入力端子と、非反転入力端子と、第２ノードに接続された出力端子と、を備える第１演算増幅器と、
   一端が前記入力端子に接続され、他端が前記第１ノードに接続された第１入力インピーダンス素子と、
   一端が前記第１ノードに接続され、他端が前記第２ノードに接続された第１帰還インピーダンス素子と、
   第３ノードに接続された反転入力端子と、非反転入力端子と、第４ノードに接続された出力端子と、を備える第２演算増幅器と、
   一端が前記入力端子に接続され、他端が前記第３ノードに接続された第２入力インピーダンス素子と、
   一端が前記第３ノードに接続され、他端が前記第４ノードに接続された第２帰還インピーダンス素子と、
   一端が前記第１ノードに接続され、他端が前記第４ノードに接続された第３帰還インピーダンス素子と、
   前記第１演算増幅器の出力電圧と、前記第２演算増幅器の出力電圧と、を加算して出力する加算器と、
   を備える増幅回路。
2. 前記第１入力インピーダンス素子は、前記入力信号をサンプルする第１サンプルホールド回路であり、
   前記第２入力インピーダンス素子は、前記入力信号をサンプルする第２サンプルホールド回路である
   請求項１に記載の増幅回路。
3. 前記第１帰還インピーダンス素子、前記第２帰還インピーダンス素子、及び前記第３帰還インピーダンス素子は、容量素子である
   請求項１又は請求項２に記載の増幅回路。
4. 前記加算器は、
   第５ノードに接続された反転入力端子と、非反転入力端子と、前記出力端子に接続された出力端子と、を備える第３演算増幅器と、
   一端が前記第２ノードに接続され、他端が前記第５ノードに接続された第３入力インピーダンス素子と、
   一端が前記第４ノードに接続され、他端が前記第５ノードに接続された第４入力インピーダンス素子と、
   一端が前記第５ノードに接続され、他端が前記出力端子に接続された第４帰還ピーダンス素子と、
   を備える請求項１乃至請求項３のいずれか１項に記載の増幅回路。
5. 第６ノードに接続された反転入力端子と、非反転入力端子と、前記出力端子に接続された出力端子と、を備える第４演算増幅器と、
   一端が前記第２ノードに接続され、他端が前記第６ノードに接続された第５入力インピーダンス素子と、
   一端が前記第４ノードに接続され、他端が前記第６ノードに接続された第６入力インピーダンス素子と、
   一端が前記第６ノードに接続され、他端が前記出力端子に接続された第５帰還ピーダンス素子と、
   一端が前記第５ノードに接続され、他端が前記出力端子に接続された第６帰還ピーダンス素子と、
   を更に備える請求項１乃至請求項４のいずれか１項に記載の増幅回路。
6. 前記第３入力インピーダンス素子は、前記第１演算増幅器の出力電圧をサンプルする第３サンプルホールド回路であり、
   前記第４入力インピーダンス素子は、前記第２演算増幅器の出力電圧をサンプルする第４サンプルホールド回路である
   請求項４又は請求項５に記載の増幅回路。
7. 前記第４帰還インピーダンス素子は、容量素子である
   請求項４乃至請求項６のいずれか１項に記載の増幅回路。
8. 前記加算器は、
   前記第１演算増幅器の出力電圧をサンプルする第３サンプルホールド回路と、
   前記第３サンプルホールド回路がホールドした電圧をＡＤ変換する第１ＡＤ変換器と、
   前記第２演算増幅器の出力電圧をサンプルする第４サンプルホールド回路と、
   前記第４サンプルホールド回路がホールドした電圧をＡＤ変換する第２ＡＤ変換器と、
   前記第１ＡＤ変換器及び前記第２ＡＤ変換器の出力信号を加算するデジタル加算器と、
   を備える請求項１乃至請求項３のいずれか１項に記載の増幅回路。
9. 前記加算器は、
   前記第１演算増幅器の出力電圧を反転出力するバッファ回路と、
   前記第２演算増幅器の出力電圧と、前記バッファ回路の出力電圧と、をサンプルする第５サンプルホールド回路と、
   を備える請求項１乃至請求項３のいずれか１項に記載の増幅回路。
10. 差動構成された請求項９に記載の増幅回路。
11. 請求項１乃至請求項１０のいずれか１項に記載の増幅回路を備えるＡＤ変換器。
12. 請求項１１に記載のＡＤ変換器を備える集積回路。
13. 請求項１２に記載の集積回路を備える無線通信装置。

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