JP7228643B2 - 増幅回路、ａｄ変換器、無線通信装置、及びセンサシステム - Google Patents

増幅回路、ａｄ変換器、無線通信装置、及びセンサシステム Download PDF

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Description

本発明の実施形態は、増幅回路、ＡＤ変換器、無線通信装置、及びセンサシステムに関する。
負帰還増幅器の入力電圧をゼロに近づける制御を行って、利得を高めるとともに増幅精度を向上させる増幅回路が提案されている。
しかしながら、この種の増幅回路では、負帰還増幅器の出力ノードにＤＡ変換器を接続している。ＤＡ変換器は、一般に面積が大きいため、増幅回路の回路面積も大きくなり、それに伴って消費電力も増えてしまう。
特開２０１６－２２５８４０号公報
本発明が解決しようとする課題は、利得と増幅精度を向上させつつ、回路面積を削減可能な増幅回路、ＡＤ変換器、無線通信装置、及びセンサシステムを提供するものである。
本実施形態によれば、増幅回路は、入力電圧をサンプリングするサンプリング回路と、サンプリング回路の出力電圧を量子化して出力コードを出力する量子化器と、サンプリング回路の出力電圧と基準電圧との差分電圧を増幅するとともに、量子化器の出力コードに応じたオフセット調整を行う差動増幅器と、差動増幅器の出力ノードとサンプリング回路の出力ノードとの間に接続される第１キャパシタと、を備える増幅回路が提供される。
第１の実施形態に係る増幅回路の概略構成を示すブロック図。 サンプリング回路の内部構成の一例を示す回路図。 オペアンプの内部構成の一例を示す回路図。 オフセット電流源の内部構成の一例を示す回路図。 図３のオフセット電流源を流れるオフセット電流と図３のオペアンプのオフセット電圧との関係を示すグラフ。 本実施形態による増幅回路の動作波形図。 図１の増幅回路１にタイミング制御回路を追加したブロック図。 第１～第３クロック信号ＣＫ１～ＣＫ３のタイミング波形図。 量子化器の後段に、量子化器の出力コードに所定値を乗じた調整出力コードを出力するデジタル演算器を接続した増幅回路を示す図。 第２の実施形態による増幅回路の概略構成を示すブロック図。 第３の実施形態による増幅回路の概略構成を示すブロック図。 オフセット付加回路の内部構成の一例を示すブロック図。 第４の実施形態による増幅回路の概略構成を示すブロック図。 第５の実施形態による増幅回路の概略構成を示すブロック図。 第１～第３クロック信号と図１４の量子化器のタイミング波形図。 第６の実施形態による増幅回路のブロック図。 容量ＤＡＣの内部構成を示す回路図。 第７の実施形態による増幅回路を用いたパイプライン型ＡＤ変換器の概略構成を示すブロック図。 第８の実施形態による増幅回路を内蔵する無線通信装置の概略構成を示すブロック図。 図１９をより具体化した無線通信装置の内部構成を示すブロック図。 無線通信装置を備えたノートＰＣを示す斜視図。 無線通信装置を備えた移動端末を示す斜視図。 無線通信装置を搭載したメモリーカードを示す平面図。 本実施形態に係るセンサシステムの一例を示す図。
以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。また、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物から変更し誇張してある。
（第１の実施形態）
図１は第１の実施形態に係る増幅回路１の概略構成を示すブロック図である。図１の増幅回路１は、入力電圧Ｖinを増幅して出力する回路である。図１の増幅回路１は、サンプリング回路２と、量子化器３と、差動増幅器４と、帰還容量（第１キャパシタ）Ｃｆとを備えている。
サンプリング回路２は、入力電圧Ｖinをサンプリングする。図２はサンプリング回路２の内部構成の一例を示す回路図である。図２のサンプリング回路２は、サンプリング容量（第２キャパシタ）Ｃｓと、複数のスイッチＳＷ１～ＳＷ４とを有する。サンプリング容量Ｃｓは、入力電圧Ｖinに応じた電荷を蓄積する。複数のスイッチＳＷ１～ＳＷ４は、サンプリング容量Ｃｓの充放電を制御する。スイッチＳＷ１～ＳＷ３がオンすると、入力電圧Ｖinに応じた電荷がサンプリング容量Ｃｓに充電される。このとき、増幅回路１の出力電圧Ｖoutはゼロに設定される。スイッチＳＷ１～ＳＷ３がオフして、スイッチＳＷ４がオンすると、サンプリング容量Ｃｓの電荷の一部が放電して、帰還容量Ｃｆに転送される。
差動増幅器４は、反転入力端子の電圧と基準電圧（例えば、接地電圧）との差分電圧を増幅するとともに、量子化器３の出力コードに応じたオフセット調整を行う。図１では、差動増幅器４としてオペアンプ５を用いる例を示している。以下では、差動増幅器４としてオペアンプ５を用いる例を説明するが、オペアンプ５を使用することは必須ではない。
また、図１では、基準電圧を接地電圧としているが、接地電圧以外の固定の電圧レベルに設定してもよい。
オペアンプ５の反転入力端子にはサンプリング容量Ｃｓの一端と、帰還容量Ｃｆの一端とが接続されている。以下では、オペアンプ５の反転入力端子の電圧を反転入力端子電圧Ｖｘと呼ぶ。オペアンプ５の出力端子は、入力電圧Ｖinを増幅した出力電圧Ｖoutを出力する。オペアンプ５の出力端子と反転入力端子との間には帰還容量Ｃｆが接続されている。オペアンプ５の非反転入力端子は基準電圧（例えば、接地電圧）に設定されている。このように、サンプリング回路２の出力ノードと、オペアンプ５の反転入力端子と、量子化器３の入力ノードと、帰還容量Ｃｆの一端とは共通に接続されており、この共通接続ノードの電圧は、反転入力端子電圧Ｖｘである。
オペアンプ５は、オフセット制御端子５ａを有する。このオフセット制御端子５ａには、量子化器３の出力コードが入力される。オペアンプ５は、オフセット制御端子５ａに入力された量子化器３の出力コードに基づいてオフセット調整を行って、オフセット調整後の出力電圧を出力する。
量子化器３は、サンプリング回路２の出力電圧Ｖｘ、すなわちオペアンプ５の反転入力端子電圧Ｖｘを量子化して出力コードを出力する。量子化器３から出力された出力コードは、上述したように、オペアンプ５のオフセット制御端子５ａに入力される。量子化器３の出力コードは複数ビットからなるデジタル信号である。よって、量子化器３の出力コードが入力されるオペアンプ５のオフセット制御端子５ａも、複数ビットからなる。
図１の増幅回路１において、オペアンプ５のオフセットにより生じる増幅誤差は、反転入力端子電圧Ｖｘに現れる。仮に、オペアンプ５が無限大の増幅利得を持つ場合、増幅回路１の増幅率は、サンプリング容量Ｃｓと帰還容量Ｃｆとの容量比で定まる増幅率（＝Ｃｓ／Ｃｆ）になる。サンプリング容量Ｃｓと帰還容量Ｃｆの容量比で増幅率を決定できる増幅器が本来望ましい。高精度のＡＤ変換器では、このような高精度の増幅器が必須となる。
ところが、実際には、オペアンプ５の増幅利得は有限値であるため、実際の増幅率は、Ｃｓ／Ｃｆにはならず、増幅誤差が生じてしまう。この増幅誤差は、反転入力端子電圧Ｖｘが非ゼロ値になるときに現れる。逆の言い方をすると、反転入力端子電圧Ｖｘがゼロになれば、増幅誤差を極小化できる。そこで、本実施形態では、オペアンプ５にオフセット可変機能を持たせて、オフセット調整によって反転入力端子電圧Ｖｘをゼロに収束させる。反転入力端子電圧Ｖｘがゼロになれば、オペアンプ５は理想的な、厳密には高精度の増幅を行うことができる。
本実施形態による増幅回路１では、オペアンプ５の増幅によって生じた増幅誤差を、量子化器３によって検出する。より具体的には、量子化器３は、反転入力端子電圧Ｖｘを量子化することで、増幅誤差を検出する。反転入力端子電圧Ｖｘがゼロであれば、オペアンプ５の増幅は理想的でオフセットを変動させる必要がない。一方、反転入力端子電圧Ｖｘが非ゼロであれば、オペアンプ５には増幅誤差が含まれることになり、増幅誤差に応じた出力コードが量子化器３から出力される。この出力コードに基づいてオペアンプ５のオフセットを制御することで、オペアンプ５の反転入力端子電圧Ｖｘはゼロに収束される。
図３はオペアンプ５の内部構成の一例を示す回路図である。図３のオペアンプ５は、一対のトランジスタＱ１，Ｑ２と、これらトランジスタＱ１，Ｑ２のソースと接地ノードとの間に接続されるトランジスタＱ３と、トランジスタＱ１，Ｑ２のドレインと電源電圧ノードＶccとの間にそれぞれ接続される抵抗Ｒ１，Ｒ２と、トランジスタＱ１，Ｑ２のドレイン－ソース間にそれぞれ並列接続されるオフセット電流源６とを備えている。オペアンプ５の出力端子は、抵抗Ｒ１とトランジスタＱ１のドレインとの接続ノード、あるいは抵抗Ｒ２とトランジスタＱ２のドレインとの接続ノードに接続されている。
オフセット電流源６は、オフセット制御端子５ａに入力された量子化器３の出力コードに応じて、オペアンプ５の反転入力端子電圧Ｖｘと非反転入力端子電圧との差分電圧の増幅率を制御するオフセット制御回路として機能する。より具体的には、オフセット電流源６は、オフセット制御端子５ａに入力された量子化器３の出力コードに応じた電流を流す。オフセット電流源６を流れる電流が変化すると、抵抗Ｒ１，Ｒ２に流れる電流も変化し、オペアンプ５の出力電圧が変化する。これにより、オフセット調整された出力電圧が生成される。
図４はオフセット電流源６の内部構成の一例を示す回路図である。図４のオフセット電流源６は、複数のトランジスタＱ４～Ｑ６と、各トランジスタＱ４～Ｑ６のドレインに接続されたスイッチＳＷ５～ＳＷ７と、を有する。図４のオフセット電流源６は、各スイッチＳＷ５～ＳＷ７の一端を共通に接続し、各トランジスタＱ４～Ｑ６のソースも共通に接続することで、並列回路を構成している。
各トランジスタＱ４～Ｑ６のゲート幅Ｗとゲート長Ｌとの比（＝Ｗ／Ｌ）は、例えば２の倍数でそれぞれ相違している。各トランジスタＱ４～Ｑ６のゲートには、共通のバイアス電圧が印加される。各スイッチＳＷ５～ＳＷ７は、オフセット制御端子５ａに入力される量子化器３の出力コードに応じてオンまたはオフする。各スイッチＳＷ５～ＳＷ７は、量子化器３の出力コードの各ビットに対応づけられている。量子化器３の出力コードのうち上位側ビットには、Ｗ／Ｌがより大きなトランジスタに接続されたスイッチが対応づけられており、下位側ビットには、Ｗ／Ｌがより小さなトランジスタに接続されたスイッチが対応づけられている。したがって、量子化器３の出力コードの上位側ビットが１になると、オフセット電流源６はより大きな電流を流す。
このように、オフセット電流源６は、量子化器３の出力コードに応じた電流を流す。オフセット電流源６が流す電流が変わると、オペアンプ５の出力電圧が変化する。よって、図３のオペアンプ５は、量子化器３の出力コードに応じて、出力電圧を変化させる。これはすなわち、量子化器３の出力コードに応じてオペアンプ５のオフセット調整を行っていることを意味する。
図５は図３のオフセット電流源６を流れるオフセット電流と図３のオペアンプ５のオフセット電圧との関係を示すグラフである。図５のグラフに示すように、オフセット電流とオフセット電圧とは線形な関係にあり、オフセット電流に応じてオフセット電圧は線形に変化する。これにより、量子化器３の出力コードに応じて、オフセット電圧を線形に変化させることができる。
図６は本実施形態による増幅回路１の動作波形図である。図６の波形Ｗ１は、オペアンプ５の出力電圧値である。時刻ｔ１以前は理想的な出力値にオフセット電圧が加わった電圧となる。また、オペアンプ５の反転入力端子電圧Ｖｘも、当初はオフセット電圧が加わった電圧となる。時刻ｔ１以前の間に、サンプリング回路２は入力電圧Ｖinをサンプリングし、次にオペアンプ５は増幅動作を行い、次に量子化器３はサンプリング回路２の出力電圧Ｖｘを量子化する処理を連続的に行う。時刻ｔ１以降は、量子化器３の出力コードに基づいて、非反転入力端子電圧がゼロになるような帰還制御が行われる。これにより、オペアンプ５の出力電圧と非反転入力端子電圧はともに線形に低下し、やがてオペアンプ５の出力電圧は理想値になり、非反転入力端子電圧はゼロになる。
図７は図１の増幅回路１にタイミング制御回路７を追加したブロック図である。図７のタイミング制御回路７は、入力電圧Ｖinのサンプリング電圧に応じた電荷をサンプリング容量Ｃｓに蓄積する第１期間と、差動増幅器４にて差分電圧の増幅を行う第２期間と、量子化器３でサンプリング回路２の出力電圧Ｖｘを量子化する第３期間と、を順繰りに繰り返す制御を行う。図７のタイミング制御回路７は、第１～第３期間の切替を指示する第１～第３クロック信号ＣＫ１～ＣＫ３を生成する。サンプリング回路２、オペアンプ５及び量子化器３は、第１～第３クロック信号ＣＫ１～ＣＫ３に同期して、第１～第３期間の動作を順繰りに繰り返す。
例えば、サンプリング回路２内のスイッチＳＷ１～ＳＷ３は第１クロック信号ＣＫ１がハイのときにオンし、ロウのときにオフする。また、サンプリング回路２内のスイッチＳＷ４は第２クロック信号ＣＫ２がハイのときオンし、ロウのときにオフする。これにより、上述した第１期間内にはサンプリング回路２は入力電圧Ｖinのサンプリングを行い、第２期間内にはオペアンプ５はサンプリング電圧の増幅を行う。
図８は第１～第３クロック信号ＣＫ１～ＣＫ３のタイミング波形図である。タイミング制御回路７は、第１クロック信号ＣＫ１がハイの期間（時刻ｔ１１～ｔ１２）内には、第２クロック信号ＣＫ２と第３クロック信号ＣＫ３を共にロウにし、第１クロック信号ＣＫ１がロウからハイに遷移すると（時刻ｔ１２）、第２クロック信号ＣＫ２をハイにし、第２クロック信号ＣＫ２がハイの間に第３クロック信号ＣＫ３を遅れてハイにし（時刻ｔ１３）、その後、第２クロック信号ＣＫ２と第３クロック信号ＣＫ３を共にオフにするタイミングｔ１４に合わせて第１クロック信号ＣＫ１はハイにする。
図８の例では、第１クロック信号ＣＫ１がハイの期間（ｔ１１～ｔ１２、第１期間）にサンプリング回路２は入力電圧Ｖinのサンプリングを行う。オペアンプ５は、第２クロック信号ＣＫ２がハイで第３クロック信号ＣＫ３がロウの期間（ｔ１２～ｔ１３、第２期間）内に非反転入力端子電圧と接地電圧との差分電圧を増幅し、その後の期間ｔ１３～ｔ１４、第３期間）内に量子化器３はオペアンプ５の反転入力端子電圧Ｖｘを量子化する。
タイミング制御回路７から出力された第１～第３クロック信号ＣＫ１～ＣＫ３に同期させて、以上の動作（時刻ｔ１１～ｔ１４）を繰り返すことで、オペアンプ５の反転入力端子電圧Ｖｘはゼロに収束していく。
量子化器３の出力コードは、増幅回路１の製造ばらつきによって変動するおそれがある。そこで、図９に示すように、図７の増幅回路１の量子化器３の後段に、量子化器３の出力コードに所定値を乗じた調整出力コードを出力するデジタル演算器８を接続してもよい。また、図７の増幅回路１の量子化器３の後段にもデジタル演算器８を接続してもよい。
デジタル演算器８は、量子化器３の出力コードに所定値（以下、－Ｋ）を乗じる処理を行う。所定値は、図１や図７の増幅回路１の製造ばらつき等により変動する値である。よって、図１や図７の増幅回路１の製造段階で、個々の増幅回路１ごとに所定値を最適な値にチューニングして、デジタル演算器８にて量子化器３の出力コードに所定値を乗じるのが望ましい。量子化器３の後段にデジタル演算器８を設けた場合は、デジタル演算器８の出力コードがオペアンプ５のオフセット制御端子５ａに入力されることになる。
このように、第１の実施形態による増幅回路１は、オペアンプ５の出力電圧を帰還容量Ｃｆを介してオペアンプ５の反転入力端子に帰還させる負帰還増幅回路であり、オペアンプ５の反転入力端子電圧Ｖｘがゼロになるように、反転入力端子電圧Ｖｘに応じてオペアンプ５のオフセットを調整する。これにより、オペアンプ５の出力電圧をＤＡ変換してから帰還させた信号に基づいてオフセット調整を行う場合と比べて、ＤＡ変換器が不要となることから、増幅回路１の回路面積を縮小できる。また、本実施形態では、反転入力端子電圧Ｖｘがゼロになるように負帰還制御を行うため、倍率誤差が抑制されて増幅精度を向上できる。さらに、本実施形態では、オペアンプ５等からなる差動増幅器４の性能に依存せずに増幅精度を向上できるため、高性能かつ消費電力の大きな差動増幅器４を用いなくて済み、増幅回路１の消費電力を削減できる。
（第２の実施形態）
第２の実施形態は、量子化器３の出力コードをアナログ電圧に変換してからオペアンプ５の非反転入力端子に入力するものである。
図１０は第２の実施形態による増幅回路１の概略構成を示すブロック図である。図１０の増幅回路１は、サンプリング回路２と、量子化器３と、オペアンプ５と、帰還容量Ｃｆとを備える以外に、ＤＡ変換器（ＤＡＣ：Digital Analog Converter）１１を備えている。
ＤＡ変換器１１は、量子化器３の出力コードをアナログ電圧に変換する。ＤＡ変換器１１で変換されたアナログ電圧はオペアンプ５の非反転入力端子に入力される。
第１の実施形態によるオペアンプ５は、量子化器３の出力コードを入力するオフセット制御端子５ａを備えていたが、図１０のオペアンプ５は、オフセット制御端子５ａを備えていない。図１０のオペアンプ５は、反転入力端子電圧Ｖｘと量子化器３の出力コードに応じたアナログ電圧との差分電圧を増幅する。
第２の実施形態では、オペアンプ５の非反転入力端子電圧を量子化器３の出力コードに応じて調整することで、オペアンプ５のオフセット調整を行っている。量子化器３の出力コードをＤＡ変換器１１に入力する前に、図９と同様に、量子化器３の出力コードをデジタル演算器８に入力して所定値を乗じた後にＤＡ変換器１１に入力してもよい。
このように、第２の実施形態では、オペアンプ５の反転入力端子電圧Ｖｘがゼロになるように、オペアンプ５の反転入力端子電圧Ｖｘを、量子化器３で量子化して得られる出力コードに応じたアナログ電圧に設定する。本実施形態によれば、オペアンプ５の反転入力端子電圧Ｖｘに応じて、オペアンプ５のオフセット調整を行うことにより、反転入力端子電圧Ｖｘをゼロに収束させることができる。これにより、第１の実施形態と同様に、増幅回路１の倍率誤差を抑制して、増幅精度を向上できる。また、第２の実施形態のオペアンプ５には、オフセット制御端子５ａを設ける必要がないため、第１の実施形態よりも、オペアンプ５の構成を簡略化できる。
（第３の実施形態）
第３の実施形態は、オペアンプ５の反転入力端子にオフセット付加回路を接続するものである。
図１１は第３の実施形態による増幅回路１の概略構成を示すブロック図である。図１１の増幅回路１は、サンプリング回路２と、量子化器３と、オペアンプ５と、帰還容量Ｃｆとを備える以外に、オフセット付加回路１２を備えている。オフセット付加回路１２は、サンプリング回路２の出力電圧Ｖｘに、量子化器３の出力コードに応じたアナログ電圧を付加したオフセット付加電圧を生成して出力する。オフセット付加電圧は、オペアンプ５の反転入力端子に入力される。
図１２はオフセット付加回路１２の内部構成の一例を示すブロック図である。オフセット付加回路１２は、量子化器３の出力コードをアナログ電圧に変換するＤＡ変換器（ＤＡＣ）１３と、アナログ電圧に応じた電荷を蓄積するキャパシタＣ１と、サンプリング回路２の出力電圧ＶｘとＤＡ変換器１３で変換されたアナログ電圧との一方を選択する相反スイッチＳＷ１１，ＳＷ１２とを有する。相反スイッチＳＷ１１，ＳＷ１２は、一方のスイッチＳＷ１１がオンのときは他方のスイッチＳＷ１２はオフし、一方のスイッチＳＷ１１がオフのときは他方のスイッチＳＷ１２はオンする。これにより、サンプリング回路２の出力電圧Ｖｘをオペアンプ５の反転入力端子に入力するか、ＤＡ変換器１３で変換されたアナログ電圧を反転入力端子に入力するかを排他的に切り替えることができる。
図８の時刻ｔ１１～ｔ１２のサンプリング期間と、時刻ｔ１２～ｔ１３のオペアンプ５の増幅期間の間は、一方のスイッチＳＷ１１がオンして他方のスイッチＳＷ１２がオフし、サンプリング回路２の出力電圧Ｖｘがオペアンプ５の反転入力端子に入力される。時刻ｔ１３～ｔ１４の期間内は、一方のスイッチＳＷ１１がオフして他方のスイッチＳＷ１２がオンし、量子化器３の出力コードをＤＡ変換器１３で変換したアナログ電圧が反転入力端子に入力される。
図１２の増幅回路１において、量子化器３の出力コードをＤＡ変換器１３に入力する前に、図９と同様に、量子化器３の出力コードをデジタル演算器８に入力して所定値を乗じた後にＤＡ変換器１３に入力してもよい。
このように、第３の実施形態による増幅回路１は、オペアンプ５の反転入力端子にオフセット付加回路１２を接続するため、量子化器３の出力コードに応じたオフセット付加電圧を反転入力端子に入力することができる。よって、オペアンプ５の反転入力端子電圧Ｖｘがゼロになるように、オペアンプ５の反転入力端子側でオフセット調整を行うことができる。第３の実施形態のオペアンプ５も、オフセット制御端子５ａが不要となるため、オペアンプ５の構成を第１の実施形態よりも簡略化できる。
（第４の実施形態）
第４の実施形態は、オフセット調整機能を備えたオペアンプ５を用いるものである。
図１３は第４の実施形態による増幅回路１の概略構成を示すブロック図である。図１３の増幅回路１は、第１～第３の実施形態によるオペアンプ５とは異なる構成のオペアンプ５と、コード加算器１４とを備えている。
図１３のオペアンプ５は、外部からのオフセット調整コードによりオフセットの調整を行える機能を持っている。より詳細には、図１３のオペアンプ５は、オフセット調整器１５と、内部増幅器１６とを有する。オフセット調整器１５には、本来であれば外部からのオフセット調整コードが入力されるが、本実施形態では、オフセット調整器１５にはコード加算器１４の出力コードが入力される。
コード加算器１４は、不図示のプロセッサ等から出力されたオフセット調整コードと、量子化器３の出力コードとを加算する。オフセット調整コードは、例えば、オペアンプ５ごとの製造ばらつきを考慮に入れて予め生成された信号である。このオフセット調整コードに量子化器３の出力コードを付加することで、オペアンプ５の反転入力端子電圧Ｖｘがゼロになるようなオフセット調整が可能となる。
オペアンプ５内のオフセット調整器１５は、コード加算器１４の出力コードに応じて、サンプリング回路２の出力電圧Ｖｘをオフセット調整したオフセット調整電圧を出力する。内部増幅器１６は、オフセット調整電圧と基準電圧との差分電圧を増幅する。
図１３の増幅回路１において、量子化器３の出力コードをコード加算器１４に入力する前に、図９と同様に、量子化器３の出力コードをデジタル演算器８に入力して所定値を乗じた後にコード加算器１４に入力してもよい。
このように、第４の実施形態では、オフセット調整機能を備えたオペアンプ５を流用できることを特徴とする。この種のオペアンプ５は、外部から入力されたオフセット調整コードに基づいてオフセット調整を行う。そこで、本実施形態では、コード加算器１４にて、オフセット調整コードに量子化器３の出力コードを加算して、コード加算器１４の出力コードを新たなオフセット調整コードとしてオペアンプ５に入力する。よって、オペアンプ５は、製造ばらつき等を考慮に入れたオフセット調整に加えて、反転入力端子電圧Ｖｘがゼロになるようなオフセット調整も行うことができ、第１～第３の実施形態と同様の効果が得られる。
（第５の実施形態）
第５の実施形態は、オペアンプ５の反転入力端子電圧Ｖｘに対して逐次比較を行って、オペアンプ５のオフセット調整を行うものである。
図１４は第５の実施形態による増幅回路１の概略構成を示すブロック図である。図１４の増幅回路１は、図７の増幅回路１と比べて量子化器３の構成が異なっている。
図１４の量子化器３は、比較器１７と、論理回路１８とを有する。比較器１７は、サンプリング回路２の出力電圧Ｖｘが所定の基準電圧（例えば接地電圧）を超えるか否かによって、異なる論理の信号を出力する。例えば、サンプリング回路２の出力電圧Ｖｘが０Ｖを超えると比較器１７は「１」を出力し、サンプリング回路２の出力電圧Ｖｘが０Ｖ未満になると比較器１７は「０」を出力する。
論理回路１８は、比較器１７の出力信号に応じて、差動増幅器４のオフセット電圧を調整するオフセット制御コードをビット単位で逐次的に調整する。より具体的には、論理回路１８は、比較器１７が新たな比較結果を示す信号を出力するたびに、出力コード（オフセット制御コード）のＭＳＢ側のビットから順にビット値を調整する。例えば、比較器１７の最初の比較結果を示す出力信号が「１」か「０」かによって、論理回路１８は、オフセット制御コードのＭＳＢのビット値を「１」か「０」にする。その後、比較器１７の二度目の比較結果を示す出力信号が「１」か「０」かによって、論理回路１８は、オフセット制御コードのＭＳＢ側から二番目のビットのビット値を「１」か「０」にする。
このように、図１４の量子化器３は、比較器１７が新たな比較結果を示す出力信号を出力するたびに、オフセット制御コードをＭＳＢ側のビットから順に調整する。量子化器３から出力されたオフセット制御コードは、オペアンプ５のオフセット制御端子５ａに入力される。これにより、オペアンプ５は、図７の増幅回路１と同様に、オフセット制御コードに応じたオフセット調整を行う。
図１４の増幅回路１は、図７の増幅回路１と同様のタイミング制御回路７を備えている。図１５はタイミング制御回路７が出力する第１～第３クロック信号ＣＫ１～ＣＫ３と図１４の量子化器３のタイミング波形図である。
第１クロック信号ＣＫ１がハイの期間（ｔ１１～ｔ１２）内にサンプリング回路２が入力電圧Ｖinを行い、第１クロック信号ＣＫ１がロウ、第２クロック信号ＣＫ２がハイ、及び第３クロック信号ＣＫ３がロウの期間（ｔ１２～ｔ１３）内にオペアンプ５が増幅動作を行うことは、図７のタイミング制御回路７と同様である。第１クロック信号ＣＫ１がロウ、第２クロック信号ＣＫ２がハイ、及び第３クロック信号ＣＫ３がハイの期間（ｔ１３以降）では、第３クロック信号ＣＫ３の立ち上がりエッジで論理回路１８が動作を開始する。論理回路１８は、まずはオフセット制御コードの初期コードを出力する。この初期コードに基づいてオペアンプ５はオフセット調整を行い、それに応じて、反転入力端子電圧Ｖｘが設定される。この反転入力端子電圧Ｖｘに基づいて、比較器１７は比較動作を行い、その比較結果を示す比較器１７の出力信号に基づいて、オフセット制御コードのＭＳＢのビット値が調整される。時刻ｔ１３以降は、比較器１７が比較動作を行うサイクルごとに、オフセット制御コードの各ビットがＭＳＢからＬＳＢに向かって順に調整される。
このように、第５の実施形態では、オペアンプ５の反転入力端子電圧Ｖｘを比較器１７にて基準電圧と比較してオフセット制御コードを生成し、そのオフセット制御コードに基づいてオペアンプ５のオフセット調整を行う処理を逐次的に繰り返し行う。これにより、オペアンプ５の反転入力端子電圧Ｖｘを徐々にゼロに収束させることができる。
なお、図１４の増幅回路１は、タイミング制御回路７を備えているが、増幅回路１からタイミング制御回路７を削除して、外部から増幅回路１に第１～第３クロック信号ＣＫ１～ＣＫ３を入力してもよい。
（第６の実施形態）
図１６は第６の実施形態による増幅回路１のブロック図である。図１６の増幅回路１は、図１４の増幅回路１と比べて、オフセット制御端子５ａを持たないオペアンプ５を用いることと、オペアンプ５の反転入力端子に容量ＤＡＣ（オフセット調整回路）２１を接続したことで異なっている。
図１７は容量ＤＡＣ２１の内部構成を示す回路図である。図１７の容量ＤＡＣ２１は、オペアンプ５の反転入力端子に接続された複数のキャパシタ２２と、これらキャパシタ２２の他端側に接続される複数のスイッチ２３とを有する。複数のキャパシタ２２の容量は、２の倍数ごとに異なっている。各スイッチ２３は、対応するキャパシタ２２の他端側にサンプリング回路２の出力電圧を入力するか、接地電圧に設定するかを切り替える。これらスイッチ２３は、量子化器３内の論理回路１８から出力されたオフセット制御コードにてオンまたはオフされる。容量ＤＡＣ２１は、各スイッチ２３のオンまたはオフに応じて、複数のキャパシタ２２を用いて電荷の再配分を行い、各スイッチ２３のオンまたはオフに応じたアナログ電圧を生成する。すなわち、容量ＤＡＣ２１は、論理回路１８からのオフセット制御コードに応じたアナログ電圧を生成する。容量ＤＡＣ２１で生成されたアナログ電圧は、オペアンプ５の反転入力端子に入力される。
図１４の増幅回路１は、論理回路１８から出力されたオフセット制御コードをオペアンプ５のオフセット制御端子５ａに入力していたが、図１６の増幅回路１は、増幅回路１から出力されたオフセット制御コードに応じたアナログ電圧を容量ＤＡＣ２１で生成して、オペアンプ５の反転入力端子に入力する。
このように、第６の実施形態では、オペアンプ５の反転入力端子電圧Ｖｘを量子化して得られたオフセット制御コードに応じたアナログ電圧をオペアンプ５の反転入力端子に入力することで、反転入力端子電圧Ｖｘがゼロに徐々に近づくように、逐次的にオペアンプ５のオフセット調整を行うことができる。
（第７の実施形態）
第１～第６の実施形態のいずれかの増幅回路１を用いてパイプライン型ＡＤ変換器を構成するものである。
図１８は第７の実施形態による増幅回路１を用いたパイプライン型ＡＤ変換器２４の概略構成を示すブロック図である。図１８のＡＤ変換器２４は、縦続接続された複数のパイプラインステージ２５と、これらパイプラインステージ２５の出力コードをエンコードするエンコーダ２６とを備えている。
各パイプラインステージ２５は、サブＡＤ変換器（サブＡＤＣ）２７と、サブＤＡ変換器（サブＤＡＣ）２８と、減算器２９と、残差増幅器３０とを有する。サブＡＤ変換器２７は、入力電圧ＶinをＡＤ変換して第１出力コードを出力する。サブＤＡ変換器２８は、エンコーダ２６で第１出力コードをエンコードした第１エンコードデータをＤＡ変換する。減算器２９は、入力電圧ＶinとサブＤＡ変換器２８の出力電圧との残差電圧を生成して出力する。
残差増幅器３０は、第１～第６の実施形態のいずれかの増幅回路１を用いて構成されている。第１～第６の実施形態のいずれかの増幅回路１の入力電圧Ｖinは、減算器２９の出力電圧である。また、第１～第６の実施形態のいずれかの増幅回路１の出力電圧Ｖoutは、残差増幅器３０の出力電圧となり、次段のパイプラインステージ２５の入力電圧Ｖinになりうる。すなわち、縦続接続された複数のパイプラインステージ２５のうち、２段目以降のパイプラインステージ２５には、前段のパイプラインステージ２５から出力された残差増幅電圧が入力電圧Ｖinとして入力される。
エンコーダ２６は、各パイプラインステージ２５のサブＡＤ変換器２７の出力コードに基づいて、最終的な出力コードを出力する。エンコードから出力される出力コードが、図１８のパイプライン型ＡＤ変換器２４に入力された入力電圧ＶinをＡＤ変換したデジタル信号である。
このように、第７の実施形態では、複数のパイプラインステージ２５を縦続接続してパイプライン型ＡＤ変換器２４を構築する際に、各パイプラインステージ２５内の残差増幅器３０として、第１～第６の実施形態による増幅回路１を用いることができる。
なお、第１～第６の実施形態による増幅回路１は、パイプライン型ＡＤ変換器２４に限らず、種々の方式及び構成のＡＤ変換器２４及びＤＡ変換器１３の内部で用いることができる。
（第８の実施形態）
第７の実施形態で説明したＡＤ変換器２４を用いて無線通信装置３１を構成するものである。
図１９は第８の実施形態による増幅回路１を内蔵する無線通信装置３１の概略構成を示すブロック図である。図１９の無線通信装置３１は、アンテナ３２と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）３３と、ミキサ３４と、フィルタ３５と、第７の実施形態によるＡＤ変換器（ＡＤＣ）２４とを備えている。低雑音増幅器３３は、アンテナ３２で受信された高周波信号を増幅してミキサ３４に送る。ミキサ３４は、受信された高周波信号をベースバンド信号に周波数変換する。フィルタ３５は、ベースバンド信号に含まれる不要な周波数成分を除去する。ＡＤ変換器２４は、フィルタ３５の出力信号をデジタル信号に変換する。ＡＤ変換器２４は、図１８に示すパイプライン型ＡＤ変換器２４に限らず、種々の方式及び構成のＡＤ変換器２４を適用可能である。
図２０は図１９をより具体化した無線通信装置３１の内部構成を示すブロック図である。なお、図１９や図２０は無線通信装置３１の内部構成の一例であり、種々の変更が可能である。図１９や図２０の無線通信装置３１は、ＡＤ変換器２４の内部を含めて、用いられる増幅回路１の少なくとも一つ以上を、第１～第６の実施形態のいずれかの増幅回路１とすることができる。
図２０の無線通信装置３１は、ベースバンド部１１１と、ＲＦ部１２１と、アンテナ３２と、を備える。
ベースバンド部１１１は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、ＤＡ変換器１１５，１１６と、ＡＤＣ１１７，１１８とを備える。ＲＦ部１２１とベースバンド部１１１は、まとめて１チップの集積回路（ＩＣ）として構成されてもよいし、別々のチップで構成されてもよい。
ベースバンド部１１１は、例えば、１チップのベースバンドＬＳＩ又はベースバンドＩＣである。また、ベースバンド部１１１は、図２０に破線で示すように、ＩＣ１３１と、ＩＣ１３２と、の２チップのＩＣを備えてもよい。図２０の例では、ＩＣ１３１は、ＤＡ変換器１１５と，１１６と、ＡＤＣ１１７，１１８と、を備える。ＩＣ１３２は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、を備える。各ＩＣに含まれる構成の分け方は、これに限られない。また、ベースバンド部１１１は、３つ以上のＩＣにより構成されてもよい。
制御回路１１２は、他の端末（基地局を含む）との通信に関する処理を行う。具体的には、制御回路１１２は、データフレーム、制御フレーム及び管理フレームの３種類のＭＡＣフレームを扱い、ＭＡＣ層において規定される各種の処理を実行する。また、制御回路１１２は、ＭＡＣ層より上位層（例えば、ＴＣＰ／ＩＰやＵＤＰ／ＩＰ、さらにその上層のアプリケーション層など）の処理を実行してもよい。
送信処理回路１１３は、制御回路１１２からＭＡＣフレームを受け取る。送信処理回路１１３は、ＭＡＣフレームへのプリアンブル及びＰＨＹヘッダの追加や、ＭＡＣフレームの符号化や変調を実行する。これにより、送信処理回路１１３は、ＭＡＣフレームをＰＨＹパケットに変換する。
ＤＡ変換器１１５，１１６は、送信処理回路１１３が出力したＰＨＹパケットをＤＡ変換する。図２０の例では、ＤＡ変換器１３は２系統設けられ、並列処理しているが、ＤＡ変換器１３は１つでもよいし、アンテナ３２の数だけ設けられる構成も可能である。
ＲＦ部１２１は、例えば、１チップのＲＦアナログＩＣや高周波ＩＣである。ＲＦ部１２１は、ベースバンド部１１１とまとめて１チップに構成されてもよいし、送信回路１２２を備えるＩＣと、受信処理回路を備えるＩＣと、の２チップにより構成されてもよい。
ＲＦ部１２１は、送信回路１２２と、受信回路１２３と、を備える。
送信回路１２２は、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットにアナログ信号処理を行う。送信回路１２２が出力したアナログ信号が、アンテナ３２を介して無線で送信される。送信回路１２２は、図２０では不図示の送信フィルタ、ミキサ、及びパワーアンプ（ＰＡ）などを備える。
送信フィルタは、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットの信号から、所望帯域の信号を抽出する。ミキサは、発振装置から供給される一定周波数の信号を利用して、送信フィルタによりフィルタリング後の信号を無線周波数にアップコンバートする。プリアンプは、アップコンバート後の信号を増幅する。増幅後の信号がアンテナ３２に供給され、無線信号が送信される。
受信回路１２３は、アンテナ３２で受信した信号にアナログ信号処理を行う。受信回路１２３が出力した信号は、ＡＤＣ１１７，１１８に入力される。受信回路１２３は、ＬＮＡ（低雑音増幅器３３）、ミキサ３４、及び受信フィルタ３５などを備える。
ＬＮＡは、アンテナ３２で受信した信号を増幅する。ミキサ３４は、発振装置から供給される一定周波数の信号を利用して、増幅後の信号をベースバンドにダウンコンバートする。受信フィルタ３５は、ダウンコーバート後の信号から所望帯域の信号を抽出する。抽出後の信号は、ＡＤＣ１１７，１１８に入力される。
ＡＤＣ１１７，１１８は、受信回路１２３からの入力信号をＡＤ変換する。図２０の例では、ＡＤＣは２系統設けられ、並列処理しているが、ＡＤＣは１つであってもよいし、ＡＤＣがアンテナ３２の数だけ設けられる構成でもよい。
本実施形態において、ＡＤＣ１１７，１１８は、上記のいずれかの実施形態に係る増幅回路１を備える。ＡＤＣ１１７，１１８は、例えば、第１０実施形態に係るＡＤＣや、第８の実施形態に係るＡＤＣであってもよい。このような構成により、無線通信装置３１を低消費電力化することができる。
受信処理回路１１４は、ＡＤＣ１１７，１１８によりＡＤ変換されたＰＨＹパケットを受け取る。受信処理回路１１４は、ＰＨＹパケットの復調及び復号化や、ＰＨＹパケットからのプリアンブル及びＰＨＹヘッダの除去などを行う。これにより、受信処理回路１１４は、ＰＨＹパケットをＭＡＣフレームに変換する。受信処理回路１１４による処理後のフレームは、制御回路１１２に入力される。
なお、図２０の例では、ＤＡ変換器１１５，１１６及びＡＤＣ１１７，１１８は、ベースバンド部１１１に配置されていたが、ＲＦ部１２１に配置されるように構成することも可能である。
図２１及び図２２は、それぞれ上記の無線通信装置３１を備えた無線通信端末を示す斜視図である。図２１の無線通信端末は、ノートＰＣ２１０であり、図２２の無線通信端末は、移動体端末２２０である。ノートＰＣ２１０及び移動体端末２２０は、それぞれ上記の無線通信装置３１を搭載している。
なお、無線通信装置３１を搭載する無線通信端末は、ノートＰＣや移動体端末に限られない。無線通信装置３１は、例えば、ＴＶ、デジタルカメラ、ウェアラブルデバイス、タブレット、スマートフォン、ゲーム装置、ネットワークストレージ装置、モニタ、デジタルオーディオプレーヤ、Ｗｅｂカメラ、ビデオカメラ、プロジェクト、ナビゲーションシステム、外部アダプタ、内部アダプタ、セットトップボックス、ゲートウェイ、プリンタサーバ、モバイルアクセスポイント、ルータ、エンタープライズ／サービスプロバイダアクセスポイント、ポータブル装置、ハンドヘルド装置等にも搭載可能である。
また、無線通信装置３１は、メモリーカードにも搭載可能である。図２３は、上記の無線通信装置３１を搭載したメモリーカード４０を示す平面図である。メモリーカード４０は、無線通信装置３１と、メモリーカード本体４１と、を備える。メモリーカード４０は、外部の装置（無線通信端末や基地局）との無線通信のために、無線通信装置３１を利用する。なお、図２３では、メモリーカード４０内の他の要素（例えばメモリ等）は省略されている。
（第９の実施形態）
第９の実施形態に係るセンサシステムについて、図２４を参照して説明する。本実施形態に係るセンサシステム４２は、上記のいずれかの実施形態に係る増幅回路１を備える。
図２４は、本実施形態に係るセンサシステム４２の一例を示す図である。図２４に示すように、このセンサシステム４２は、センサ４３と、増幅器４４と、ＡＤ変換器２４と、を備える。センサ４３は、センシングした物理量に応じた電気信号を出力する。センサ４３の種類は、温度センサ４３や加速度センサ４３など、任意に選択可能である。
増幅器４４は、センサ４３が出力した電気信号を増幅する。この増幅器４４として、上記のいずれかの実施形態に係る増幅回路１を利用してもよい。これにより、センサ４３システム４２を低消費電力化することができる。
ＡＤ変換器２４は、増幅器４４が増幅した信号をＡＤ変換する。このＡＤ変換器２４として、例えば、第１０実施形態や第８の実施形態に係るＡＤ変換器２４などの、上記のいずれかの実施形態に係る増幅回路１を備えたＡＤ変換器２４を利用してもよい。これにより、センサ４３システム４２を低消費電力化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 増幅回路、２ サンプリング回路、３ 量子化器、４ 差動増幅器、５ オペアンプ、５ａ オフセット制御端子、６ オフセット電流源、７ タイミング制御回路、８ デジタル演算器、１１ ＤＡ変換器、１２ オフセット付加回路、１３ ＤＡ変換器、１４ コード加算器、１５ オフセット調整器、１６ 内部増幅器、１７ 比較器、１８ 論理回路、２１ 容量ＤＡＣ、２２ キャパシタ、２３ スイッチ、２４ パイプライン型ＡＤ変換器、２５ パイプラインステージ、２６ エンコーダ、２７ サブＡＤ変換器、２８ サブＤＡ変換器、２９ 減算器、３０ 残差増幅器、３１ 無線通信装置、３２
アンテナ、３３ 低雑音増幅器、３４ ミキサ、３５ フィルタ

Claims (7)

  1. 第１入力電圧をサンプリングするサンプリング回路と、
    前記サンプリング回路の出力電圧を量子化して出力コードを出力する量子化器と、
    前記量子化器の出力コードに応じたアナログ電圧を出力するＤＡ変換器と、
    前記サンプリング回路の出力電圧が入力される第１入力ノードと、前記ＤＡ変換器の出力電圧が入力される第２入力ノードとを有し、前記第１入力ノードの電圧と前記第２入力ノードの電圧との差分電圧を増幅する差動増幅器と、
    前記差動増幅器の出力ノードと前記サンプリング回路の出力ノードとの間に接続される第１キャパシタと、を備え、
    前記量子化器は、前記第１入力ノードの電圧が基準電圧になるように、前記出力コードを調整する、増幅回路。
  2. 前記量子化器は、
    前記サンプリング回路の出力電圧が所定の基準電圧を超えるときに第１論理信号を出力し、前記サンプリング回路の出力電圧が前記所定の基準電圧を超えないときに第２論理信号を出力する比較器と、
    前記比較器の出力信号に応じて前記ＤＡ変換器に出力コードを出力する論理回路と、を有する、請求項１に記載の増幅回路。
  3. 前記サンプリング回路は、
    前記第１入力電圧に応じた電荷を蓄積する第２キャパシタと、
    前記第２キャパシタの充放電を制御する複数のスイッチと、を有する、請求項１又は２に記載の増幅回路。
  4. 請求項１乃至３のいずれか一項に記載の増幅回路を備えるＡＤ変換器。
  5. 縦続接続され、それぞれが第２入力電圧をＡＤ変換して出力コードを出力する複数のパイプラインステージと、
    前記複数のパイプラインステージの出力コードをエンコードするエンコーダと、を備え、
    前記複数のパイプラインステージのそれぞれは、
    前記第２入力電圧をＡＤ変換して第１出力コードを出力するサブＡＤ変換器と、
    前記エンコーダで前記第１出力コードをエンコードした第１エンコードデータをＤＡ変換するサブＤＡ変換器と、
    前記第２入力電圧と前記サブＤＡ変換器の出力電圧との残差電圧を出力する減算器と、
    前記残差電圧を増幅して残差増幅電圧を出力する残差増幅器と、を有し、
    縦続接続された前記複数のパイプラインステージのうち、２段目以降のパイプラインステージには、前段のパイプラインステージから出力された前記残差増幅電圧が前記第２入力電圧として入力され、
    前記残差増幅器は、請求項１乃至３のいずれか一項に記載の増幅回路である、ＡＤ変換器。
  6. 請求項４または５に記載のＡＤ変換器を備える無線通信装置。
  7. 請求項４または５に記載のＡＤ変換器を備えるセンサシステム。
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