CN107251436B - 具有电压放大器的差分开关电容器电路和相关联的方法 - Google Patents

具有电压放大器的差分开关电容器电路和相关联的方法 Download PDF

Info

Publication number
CN107251436B
CN107251436B CN201680011787.9A CN201680011787A CN107251436B CN 107251436 B CN107251436 B CN 107251436B CN 201680011787 A CN201680011787 A CN 201680011787A CN 107251436 B CN107251436 B CN 107251436B
Authority
CN
China
Prior art keywords
voltage
input
amplifier
circuit
capacitance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680011787.9A
Other languages
English (en)
Other versions
CN107251436A (zh
Inventor
李海升
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omni Design Technologies Inc
Original Assignee
Omni Design Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omni Design Technologies Inc filed Critical Omni Design Technologies Inc
Publication of CN107251436A publication Critical patent/CN107251436A/zh
Application granted granted Critical
Publication of CN107251436B publication Critical patent/CN107251436B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45116—Feedback coupled to the input of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45156—At least one capacitor being added at the input of a dif amp
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45318—Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45514—Indexing scheme relating to differential amplifiers the FBC comprising one or more switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

开关电容器电路和电荷转移方法包括采样阶段和转移阶段。电路和方法经由多个开关、一组至少两个电容器、至少一个电压放大器以及运算放大器来实现。在一个实施例中，在采样阶段期间，对至少一个输入电压进行采样，并且在转移阶段期间，使用运算放大器从所述至少一个输入电压减去至少由所述至少一个电压放大器提供的第一参考电压。同一组至少两个电容器可以被用在采样阶段和转移阶段两个阶段中。

Description

具有电压放大器的差分开关电容器电路和相关联的方法
技术领域
本发明涉及电气和电子电路，具体地涉及具有差分开关电容器和电压放大器组件的那些。
相关申请
本申请要求2015年2月24日提交的具有本题目的美国临时申请No.62/120,094的权益和优先权，该申请通过引用并入本文。
背景技术
开关电容器电路被广泛用于模拟信号处理电路(例如，离散时间采样信号处理电路)中，模拟信号处理电路比如放大器、开关电容器滤波器、流水线和算法模数转换器(ADC)以及delta sigma ADC。在这样的电路中，当开关被断开和闭合(比如以非重叠的方式)时，电荷被移入和移出电容器。在各种实现中，开关在“采样阶段”期间(例如，在该阶段期间，感兴趣的模拟电压跨一个或更多个输入电容器被施加)一般被操作来对感兴趣的模拟电压进行采样；随后，在“转移阶段”期间，开关被操作来将表示采样的模拟电压的电荷转移到电路的另一部分以用于对采样的电压进行某种类型的处理。在一些常规实现中，运算放大器(opamp)被用作电路的在转移阶段期间可操作的部分；运算放大器对采样的模拟电压进行处理，并且提供鲁棒的比率计输出电压以及负载驱动能力。
附图说明
技术人员将理解，附图主要用于说明性目的，而非意图限制本文所描述的本发明主题的范围。附图不一定是按比例绘制的；在某些情况下，本文所公开的本发明主题的各方面可以在附图中被扩大地或放大地示出以便利不同特征的理解。在附图中，相似的引用字符一般指代相似的特征(例如，功能上类似的和/或结构上类似的部件)。
图1图示说明包括运算放大器的开关电容器电路；
图1A图示说明图1的重新绘制的没有开关的电路，该电路示出电路操作的采样阶段期间的电连接状态；
图1B图示说明图1的重新绘制的没有开关的电路，该电路示出电路操作的转移阶段期间的电连接状态；
图2图示说明包括差分运算放大器的差分开关电容器电路的实施例；
图2A图示说明图2的重新绘制的没有开关的电路，该电路示出电路操作的采样阶段期间的电连接状态；
图2B图示说明图2的重新绘制的没有开关的电路，该电路示出电路操作的转移阶段期间的电连接状态；
图3图示说明根据本发明的一个实施方案的包括反相放大器的差分开关电容器电路的实施例；
图3A图示说明图3的重新绘制的没有开关的电路，该电路示出电路操作的转移阶段期间的电连接状态；
图4图示说明根据本发明的另一实施方案的包括非反相放大器的差分开关电容器电路的实施例；
图4A图示说明图4的重新绘制的没有开关的电路，该电路示出电路操作的转移阶段期间的电连接状态；
图5A图示说明根据本发明的实施方案的用NMOS晶体管和电阻器负载实现的反相电压放大器的实施例；
图5B图示说明根据本发明的另一实施方案的用NMOS晶体管和PMOS晶体管负载实现的反相电压放大器的另一实施例；
图5C图示说明根据本发明的另一实施方案的用NMOS晶体管和NMOS晶体管负载实现的反相电压放大器的另一实施例；
图6图示说明本发明的另一实施方案，其中，电压放大器被实现为单个差分放大器；
图6A图示说明图6的重新绘制的没有开关的电路，该电路示出电路操作的转移阶段期间的电连接状态；
图7A图示说明根据本发明的实施方案的用一对匹配的NMOS输入晶体管和一对负载电阻器实现的差分电压放大器的实施例；
图7B图示说明根据本发明的另一实施方案的用一对匹配的NMOS输入晶体管和另一对NMOS负载晶体管实现的差分电压放大器的另一实施例；
图7C图示说明根据本发明的另一实施方案的用一对匹配的NMOS输入晶体管和另一对NMOS负载晶体管实现的差分电压放大器的另一实施例，其中控制电压提供可控偏移；
图7D图示说明根据本发明的另一实施方案的用一对匹配的NMOS输入晶体管和一对PMOS负载晶体管实现的差分电压放大器的另一实施例，其中控制电压提供可控偏移；
图7E图示说明用一对NMOS源极跟随器放大器和一对PMOS晶体管实现的提供正反馈以使电压增益更高的差分非反相电压放大器的实施例；
图8图示说明根据另一实施方案的开关电容器电路的采样阶段，其中，电压放大器被包括在采样阶段和转移阶段两个阶段的相应电路配置中；
图8A图示说明图8的重新绘制的没有开关的电路，该电路示出电路操作的采样阶段期间的电连接状态；
图8B图示说明图8的重新绘制的没有开关的电路，该电路示出电路操作的转移阶段期间的电连接状态；
图9图示说明与图1B所示的电路类似的电路的转移阶段，其中，电容器被耦合到参考电压、而不是共模电压；
图10图示说明根据本发明的一个实施方案的包括两级移位差分放大器的差分每级1位流水线ADC级；
图10A图示说明根据本发明的实施方案的差分每级1位流水线ADC级的转移阶段；
图11A图示说明根据本发明的实施方案的每级多位流水线级的采样阶段；以及
图11B图示说明根据本发明的实施方案的每级多位流水线级的转移阶段。
发明内容
申请人已经认识和意识到，具有开关电容器架构的电路配置中所用的运算放大器由于运算放大器的与速度、功耗、准确度和噪声相关的性能限制，影响整个电路的性能。鉴于前述，本文所公开的各种创造性实施方案一般地涉及具有一个或更多个电压放大器和运算放大器的开关电容器电路，其中，电压放大器(一个或更多个)缓解运算放大器加于开关电容器电路上的限制中的至少一些。
总而言之，一个实施方案针对一种在采样阶段和转移阶段中可操作的差分开关电容器电路。该开关电容器电路包括：多个开关；第一输入电容器和第二输入电容器，每个电容器具有第一电容值；第一积分电容器和第二积分电容器，每个电容器具有第二电容值；至少一个电压放大器；以及差分运算放大器。所述至少一个电压放大器的电压增益与第二电容值的倒数相关。在采样阶段期间，所述多个开关被配置为将第一输入电压耦合到第一输入电容器并且将第二输入电压耦合到第二输入电容器。在转移阶段期间，所述多个开关被配置为将第一输入电容器和第二输入电容器、第一积分电容器和第二积分电容器以及所述至少一个电压放大器耦合到运算放大器，以将电荷从第一输入电容器和第二输入电容器转移到第一积分电容器和第二积分电容器。
另一实施方案针对一种在采样阶段和转移阶段中可操作的开关电容器电路。该开关电容器电路包括：多个开关；一组至少两个电容器；至少一个电压放大器；以及运算放大器。在采样阶段期间，对至少一个输入电压进行采样，并且在转移阶段期间，使用运算放大器从所述至少一个输入电压减去至少由所述至少一个电压放大器提供的第一参考电压，其中同一组至少两个电容器被用在采样阶段和转移阶段两个阶段中。
另一实施方案针对一种电荷转移方法，该方法包括：A)在采样阶段期间对至少一个输入电压进行采样；以及B)在转移阶段期间使用运算放大器从所述至少一个输入电压减去至少第一参考电压，第一参考电压由至少一个电压放大器提供，其中所述至少一个电压放大器的电压增益大于1，其中A)和B)是通过对采样阶段和转移阶段两个阶段使用同一组至少两个电容器来执行的。
另一实施方案针对一种流水线或算法模数转换器级。该级包括：多个开关；至少一个输入电容器；积分电容器；第一电压放大器，其提供第一参考电压所基于的第一偏移电压；第二电压放大器，其提供第二参考电压所基于的第二偏移电压；M位闪速模数转换器，其在转移阶段期间控制所述多个开关中的至少一些；以及运算放大器。所述至少一个输入电容器的数量N等于2M-1。在采样阶段期间：1)所述多个开关被配置为将第一输入电压耦合到至少一个输入电容器并且将第二输入电压耦合到积分电容器；并且2)第一输入电压被施加于M位闪速ADC的输入以至少部分基于第一输入电压来从M位闪速ADC提供M位数字输出代码。在转移阶段期间：1)所述多个开关被配置为将所述至少一个输入电容器中的至少一个耦合到运算放大器，并且将积分电容器以及第一电压放大器和第二电压放大器中的一个耦合到运算放大器，以从基于第一输入电压和第二输入电压的和电压减去第一参考电压和第二参考电压中的对应的一个的部分以便从运算放大器提供输出电压，其中所述部分至少部分基于M位数字输出代码的数字值；并且2)来自M位闪速ADC的M位数字输出代码控制所述多个开关中的至少一些，以选择第一电压放大器和第二电压放大器中的所述一个。
应意识到，下面更详细讨论的前述构思和额外构思的所有组合(假如这样的构思是相互一致的)被设想为本文所公开的本发明主题的一部分。具体地说，出现在本公开末尾的要求保护的主题的所有组合被设想为本文所公开的本发明主题的一部分。还应意识到，也可以出现在通过引用并入的任何公开中的本文明确使用的术语应被给予与本文所公开的具体构思最一致的意义。
具体实施方式
以下讨论呈现了与涉及开关电容器电路的本发明设备和方法相关的各种构思和实施方案的详细描述。应意识到，以上介绍的并且在下面更详细讨论的各种构思可以以许多方式中的任何一种实现，因为所公开的构思不限于任何特定实现方式。特定实现和应用的实施例是出于说明性的目的提供的。在本公开的扩展和修改仍在本公开的教导的范围内时，本领域技术人员将领会这些扩展和修改，所有这些扩展和修改全都意在于被所附权利要求书所包含。
图1提供包括运算放大器22的开关电容器电路10的图示说明。电路10还包括两个电容器C1和C2以及三个开关S1、S2和S3。将被采样的模拟输入电压VIN(此后被称为“输入电压”)对电路10提供输入，并且电压VO(此后被称为“输出电压”)被提供作为电路10的输出。图1还图示说明用作输入电压VIN和输出电压VO的参考电位的系统共模电压VCM(例如，地)。
如本领域技术人员将意识到的，在图1的电路中，开关S1、S2和S3可操作来在两个阶段(即，“采样阶段”和“转移阶段”)中操作该电路。为了图示说明的目的，在图1中，每个开关被示为具有公共端子C和相应的输出端子1和2的单刀双掷(SPDT)开关。
在采样阶段期间，开关被操作来处于图1所示的状态，即，每个开关的公共端子C被电耦合到该开关的端子1。图1A图示说明图1的重新绘制的没有开关S1、S2和S3的电路，该电路示出采样阶段期间的电连接状态。如图1A所示，输入电压VIN被类似地跨按并联配置布置的电容器C1和C2两者被施加。由此，在采样阶段期间储存的总电荷Qtotal由VIN(C1+C2)给出。在转移阶段期间，开关被操作以使得每个开关的公共端子C被电耦合到该开关的端子2。图1B图示说明图1的重新绘制的没有开关S1、S2和S3的电路，该电路示出转移阶段期间的电连接状态。考虑到转移阶段中电容器C1和C2的配置，电容器C1此后被称为“输入电容器”，并且电容器C2此后被称为“积分电容器”。在转移阶段中，因为跨C1没有不同的电位，所以所有电荷都被转移到C2，即，Qtotal＝C2*VO。
假定运算放大器22是理想的，并且假定电荷在采样阶段和转移阶段之间是守恒的，那么输出电压相应地由以下方程给出：
VO＝(n+1)VIN (1)
其中n＝C2/C1。由此，输出电压被放大固定增益n+1，该增益仅由电容器之比确定。应意识到，n可以基于电容器C1和C2的相应电容值具有各种值。例如，如果相应电容值基本上相等，则实现基本上为2的增益；类似地，对于远大于C1的C2的电容值，可以提供接近基本单位增益的增益。
在实践中，运算放大器22并不理想，并且就电路10的速度、功耗、准确度和噪声而言具有影响该电路的性能的限制。如果op amp 22具有有限的DC增益，则输出电压将被示为：
Figure BDA0001387068750000051
其中ao是op amp的DC增益。输出电压中的所得相对误差(fractional error)于是为(n+1)/ao。例如，在ao＝1,000并且闭环增益为n+1＝10的情况下，误差约为1％，对于电路10的一些实际应用来说，这是显著的并且可能过大的。在该背景下，应注意，闭环增益n+1越高，误差越大。此外，增大op amp的DC增益ao需要复杂的电路，并且导致功耗增大并且所得电路的噪声增大。
电路10的最大操作频率还受op amp带宽的限制。可以示出，图1B所示的转移状态下的电路10的闭环-3dB带宽为：
Figure BDA0001387068750000052
其中ω1是op amp的增益-带宽乘积(单位-增益频率)。闭环增益n+1越高，闭环带宽越低。为了实现相对较高的带宽(由此高运算速度)，必须使op amp的增益带宽乘积高，这需要高功耗。
在图1的电路中，运算放大器22产生的噪声通常是电路10中的噪声的主要来源，因为op amp是具有贡献噪声的许多器件的复杂电路。可以示出，图1B所示的电路中的噪声vn(被称为输入电压VIN)与op amp噪声veq1(被称为它自己的输入)是相同的：
vn≈veq1 (4)
因为op amp的噪声veq1一般相对较大，所以对应的电路噪声vn也大。减小op amp噪声需要相当大的功率量。
在片上系统(SOC)中，开关电容器电路的差分实现常被用于更大的信号范围和优良的电源供应和共模抑制。图2中的电路20是图1所示的电路的差分版本。在采样阶段期间，开关被操作成处于图2所示的状态，即，每个开关的公共端子C被电耦合到该开关的端子1。
图2A图示说明图2的重新绘制的没有开关S1P、S1N、S2P、S2N、S3P和S3N的电路，该电路示出采样阶段期间的电连接状态。如图2A所示，正输入电压VINP跨按并联配置布置的电容器C1P和C2P两者被施加，并且负输入电压VINN跨按并联配置布置的电容器C1N和C2N两者被施加。C1P和C1N中的每个的值标称上等于C1，并且C2P和C2N中的每个的值标称上等于C2。在转移阶段期间，开关被操作为使得每个开关的共模端子C被电耦合到该开关的端子2。
图2B图示说明图2的重新绘制的没有开关S1P、S1N、S2P、S2N、S3P和S3N的电路，该电路示出转移阶段期间的电连接状态。可以示出，图2中的差分电路与图1中的电路在功能上是相同的，如果输入电压VIN被定义为两个输入电压VINP和VINN之间的差，并且差分输出电压VO被定义为两个输出电压VOP和VON之间的差。
鉴于前述，本文所公开的各种创造性实施方案一般地涉及具有一个或更多个电压放大器和一运算放大器的差分开关电容器电路，在这些电路中，电压放大器(一个或更多个)缓解运算放大器施加于开关电容器电路上的限制中的至少一些。
图3图示说明根据本发明的一个实施方案的包括电压放大器(VA)24和另一电压放大器25的开关电容器电路30的实施例。在该实施方案中，两个电压放大器24和25被示为反相放大器(IA)。该电路被与图2所示的电路类似地操作，即，在该电路中，开关S1P、S1N、S2P、S2N、S3P和S3N被操作为分别在采样阶段和转移阶段中配置电路30。在图3的采样阶段期间，电路30被如图2A所示那样电子地配置，即，正输入电压VINP跨按并联配置布置的电容器C1P和C2P两者被施加，并且负输入电压VINN被类似地跨按并联配置布置的电容器C1N和C2N两者被施加。然而，与图2所示的电路20不同，在图3的电路30中的转移阶段期间，开关被操作为使电路30置于图3A所示的配置，在该配置中，放大器24被耦合到电容器C1N，并且放大器25被耦合到电容器C1P。更具体地说，在图3A中，电容器C1N由放大器24的输出驱动，放大器24具有被耦合到运算放大器22的反相输入的输入，而不是具有如图2B所示的被耦合到VCM的电容器C1N。类似地，电容器C1P由放大器25的输出驱动，放大器25具有被耦合到运算放大器22的非反相输入的输入，而不是具有如图2B所示的被耦合到VCM的电容器C1P。假定放大器24和25两者都具有-(1+k)的电压增益，那么电路30的差分输出电压VO(其被定义为VOP和VON之间的差)被如下给出：
Figure BDA0001387068750000071
其中差分输入电压VIN＝VINP-VINN并且n＝C1/C2。
从方程(5)可以看出，如果k＝0(对应于放大器增益-1)，则相对误差减小到1/ao，与用于图2中的电路的方程(2)相比，相对误差减小到1/(n+1)。
对于图3的电路30，在k＝0的情况下，可以示出，该电路的带宽由以下方程给出：
ωh≈ω1 (6)
与用于图1中的电路的方程(3)中给出的带宽相比，带宽显著地改进到1+n倍。
在图3的电路30中，与图2所示的电路20相比，运算放大器22的噪声影响也得到显著改进。具体地说，可以示出，图3A所示的转移阶段期间的电路的输入参考噪声为：
Figure BDA0001387068750000072
与用于图2中的电路的方程(4)中给出的输入参考噪声相比，噪声被改进到1+n倍(改进到1/(n+1))。
总而言之，图3的电路30使三个关键的性能参数(即，带宽和噪声)以相同的因数，即，(1+n)，被改进，如果电压放大器的增益G基本上等于-1。而且，有利的是放大器提供值-(1+1/n)、而不是-1的电压增益G，以消除由于运算放大器的有限增益而导致的误差。
如果放大器的增益被增大以使得k＝1/n，则方程(5)中的相对误差减小到零。由此，通过使放大器的增益G基本上等于-(1+1/n)，可以减小由于运算放大器22的有限增益而导致的误差。
来自运算放大器的噪声影响也消失。然而，系统的稳定性可能受损。稳定性问题可以通过将零放置在系统中的策略地方来缓解。
在实践中，分别存在于运算放大器的反相输入和非反相输入处的寄生电容CPP和CPN可以显著地降低图2和图3中的电路的性能。它们的值通常是相等的并且由CP给出。这样的寄生电容是由运算放大器22的输入电容和路由电容引起的。在图3所示的电路30中，放大器24和25的输入电容也对寄生电容做出贡献。对于图2中的电路20，可以示出，输出电压由以下方程给出：
Figure BDA0001387068750000073
其中m＝CP/C2。
带宽由于寄生电容而降低：
Figure BDA0001387068750000081
并且输入参考噪声也增大到：
Figure BDA0001387068750000082
对于图3中的电路30，在包括寄生电容的情况下，差分输出电压由以下方程给出：
Figure BDA0001387068750000083
如从方程(11)所明显的，通过使k＝m/n＝CP/C1，相对误差减小到1/ao，这是与k＝0的情况下没有寄生电容的电路中的水平相同的水平。电压放大器增益的对应幅值G为：
Figure BDA0001387068750000084
在这种情况下，可以示出，运算放大器噪声以及带宽的影响与方程(6)和(7)中是相同的。
在某些实现中，可以有利的是使电压放大器的增益的幅值大于方程(12)中的增益。具体地说，如果放大器的增益被增大以使得k＝(1+m)/n＝(C2+CP)/C1，则由于运算放大器22的有限增益而导致的相对误差即使在存在寄生电容时也减小到零。电压放大器的电压增益的对应振幅G由以下方程给出：
Figure BDA0001387068750000085
来自运算放大器的噪声影响也消失。然而，系统的稳定性可能受损。稳定性问题可以通过将零放置在系统中的策略地方来缓解。
在图4中，示出了本发明的另一实施方案。在该实施方案中，两个电压放大器24和25被示为非反相放大器(NIA)。电路40被与图3所示的电路类似地操作，即，在该电路中，开关S1P、S1N、S2P、S2N、S3P和S3N被操作为分别在采样阶段和转移阶段中配置电路40。在图4的采样阶段期间，电路40被如图2A所示那样电子地配置，即，正输入电压VINP跨按并联配置布置的电容器C1P和C2P两者被施加，并且负输入电压VINN被类似地跨按并联配置布置的电容器C1N和C2N两者被施加。然而，与图2所示的电路20不同，在图4的电路40中的转移阶段期间，开关被操作为使电路40置于图4A所示的配置，在该配置中，放大器24被耦合到电容器C1P，并且放大器25被耦合到电容器C1N。更具体地说，在图4A中，电容器C1P由放大器24的输出驱动，放大器24具有被耦合到运算放大器22的反相输入的输入。类似地，电容器C1N由放大器25的输出驱动，放大器25具有被耦合到运算放大器22的非反相输入的输入。假定放大器24和24两者都具有(1+k)的电压增益，那么电路40的差分输出电压VO由以下方程给出：
Figure BDA0001387068750000091
其中n＝C1/C2。
从方程(14)可以看出，如果k＝0(对应于放大器增益1)，则相对误差减小到1/ao，与图2中的电路20相比，相对误差减小到1/(n+1)。
对于图4的电路40，在k＝0的情况下，可以示出，该电路的带宽由以下方程给出：
ωh≈ω1 (15)
与用于图1中的电路的方程(3)中给出的带宽相比，带宽显著地改进到1+n倍。
在图4的电路40中，与图2所示的电路20相比，运算放大器22的噪声影响也得到显著改进。具体地说，可以示出，图4A所示的转移阶段期间的电路40的输入参考噪声为：
Figure BDA0001387068750000092
与用于图1中的电路的方程(4)中给出的输入参考噪声相比，噪声改进到1+n倍(改进到1/(n+1))。
总而言之，图4的电路40使三个关键的性能参数(即，带宽和噪声)以相同倍数，即，(1+n)，被改进，如果电压放大器的增益基本上等于1。而且，有利的是放大器提供值(1+1/n)、而不是1的电压增益G，以消除由于运算放大器的有限增益而导致的误差。
如果放大器的增益被增大以使得k＝1/n，则方程(14)中的相对误差减小到零。由此，通过使放大器的增益基本上等于(1+1/n)，可以减小由于运算放大器22的有限增益而导致的误差。来自运算放大器的噪声影响也消失。然而，系统的稳定性可能受损。稳定性问题可以通过使零置于系统中的策略地方来缓解。
在实践中，分别存在于运算放大器的反相输入和非反相输入处的寄生电容CPP和CPN可以显著地降低图4中的电路的性能。它们的值通常是相等的并且由CP给出。这样的寄生电容是由运算放大器22的输入电容、路由电容以及放大器24和25的输入电容引起的。对于图4中的电路40，在包括寄生电容的情况下，差分输出电压由以下方程给出：
Figure BDA0001387068750000093
如从方程(17)所明显的，通过使k＝m/n＝CP/C1，相对误差减小到1/ao，这是与k＝0的情况下没有寄生电容的电路中的水平相同的水平。电压放大器增益的对应幅值G为：
Figure BDA0001387068750000094
可以示出，运算放大器噪声以及带宽的影响与方程(6)和(7)中是相同的。
在某些实现中，可以有利的是使电压放大器的增益的幅值大于方程(18)中的增益。具体地说，如果放大器的增益被增大以使得k＝(1+m)/n＝(C2+CP)/C1＝(C2+CP)/C1，则由于运算放大器22的有限增益而导致的相对误差即使在存在寄生电容时也减小到零。电压放大器的电压增益的对应振幅由以下方程给出：
Figure BDA0001387068750000101
来自运算放大器的噪声影响也消失。然而，系统的稳定性可能受损。稳定性问题可以通过使零置于系统中的策略位置上来缓解。
图3(和图3A)以及图4(和图4A)所示的相应电路30、40可以根据不同实施方案以各种方式实现。
在一种实现中，放大器24和25可以使用呈反相放大器或非反相放大器配置的运算放大器(不同于op amp22)来实现。放大器24和25的另一实现在图5A中被示出，在图5A中，放大器被实现为包括MOS晶体管M1和负载电阻器R1的共源放大器。因为共源放大器是反相放大器，所以这样的放大器被用在图3(和图3A)所示的实施方案中。负载电阻器R1可以由电阻器、MOS晶体管或这两者的组合来实现。图5B示出包括输入晶体管M1和负载晶体管M2的放大器24和25的另一实现。控制电压VBIAS被用来调整用于M1和M2的操作区域并且控制反相放大器的DC静态输出电压和增益。例如，使VBIAS朝向电源VDD增大在将M1驱动到三极管区域的同时使M2保持处于饱和。结果是使DC静态输出电压降低并且使增益降低。当VBIAS被朝向地降低时，两个M1和M2在饱和下被操作，DC静态输出电压变高，而增益增大。VBIAS朝向地的进一步减小导致处于三极管的M1以及M2处于饱和，从而提供更高的DC静态输出电压和更低的增益。因此，通过利用图5B所示的反相放大器的实现，DC静态输出电压和增益两者都可以被调整，这在某些应用中可以是有利的。
图5C示出具有输入NMOS晶体管M1和负载晶体管M2的放大器24的另一实施方案。放大器的增益由输入晶体管和负载晶体管之间的跨导比确定。输入和输出之间的偏移电压可由控制电压VBIAS调整。
在某些情况下，可能有利的是利用图6所示的单个差分放大器，而不是如图3和图4所示的两个单独的电压放大器。图6所示的电路60中的放大器24具有反相输入VIN+和非反相输入VIN-以及反相输出VO-和非反相输入VO+。差分增益avd被定义为差分输出VO+-VO-和差分输入VIN+-VIN-之间的比率。与图3和图4中的电路一样，差分增益avd优选地基本上等于(1+k)，或者其中k＝m/n或k＝(1+m)/n。图6A示出转移阶段期间的电连接。
图7A-7E示出图6中的差分放大器24的各种实现。在图7A所示的电路中，放大器24包括两个NMOS晶体管M1和M2以及两个负载电阻器R1和R2。电流源ISS使放大器偏压。放大器的差分增益由输入晶体管的跨导gm和负载电阻器的值R确定：
avd＝gmR (20)
在图7B所示的电路中，放大器24包括两个输入NMOS晶体管M1和M2以及两个负载晶体管M3和M4。电流源ISS使放大器偏压。放大器的增益由输入和负载晶体管之间的跨导比确定。
图7C示出具有两个输入NMOS晶体管M1和M2以及两个负载晶体管M3和M4的差分放大器24的另一实施方案。电流源ISS使放大器偏压。放大器的增益由输入和负载晶体管之间的跨导比确定。输入和输出之间的偏移电压可由控制电压VBIAS调整。
图7D示出具有两个输入NMOS晶体管M1和M2以及两个负载晶体管M3和M4的差分放大器24的又一实施方案。电流源ISS使放大器偏压。控制电压VBIAS被用来调整用于晶体管的操作区域并且控制放大器的DC静态输出电压和增益。例如，朝向电源VDD调整VBIAS在将M3和M4驱动到三极管区域的同时使M1和M2保持处于饱和。结果是使DC静态输出电压降低并且使增益降低。当VBIAS被朝向地降低时，所有晶体管M1-M4都在饱和下被操作，DC静态输出电压变高，而增益增大。VBIAS朝向地的进一步减小导致处于三极管的M1和M2以及M3和M4处于饱和，从而提供更高的DC静态输出电压和更低的增益。因此，通过利用图7D所示的差分放大器的实现，DC静态输出电压和增益两者都可以被调整，这在某些应用中可以是有利的。
图7E示出具有第一源极跟随器电路和第二源极跟随器电路的差分放大器24的又一实施方案，第一源极跟随器电路包括M1和具有值IBIAS1的第一电流源，第二源极跟随器电路包括M2和具有相同值IBIAS1的第二电流源。源极跟随器是缓冲电路，并且不能提供电压增益。在该实施方案中，包括M3、M4的差分对和具有值IBIAS2的第三电流源提供正反馈，从而如本发明中优选的那样将差分增益提高到单位一以上。差分增益可以通过控制IBIAS2而被调整为期望值，例如，方程(19)中给出的值，IBIAS2控制正反馈的量。
图4、图5、图6和图7所示的电压放大器在一些情况下可以具有其输入电压和输出电压之间的可估量的DC偏移(电压放大器的“偏移电压”)。如下面进一步所讨论的，在一些实施方案中，放大器的偏移电压可以被有利地用在一些模数转换器(ADC)配置中以有意地提供参考电压，该参考电压从输入电压VIN被减去以便从开关电容器电路提供输出电压VO以用于在ADC中进行进一步处理。然而，在涉及开关电容器电路的其他实现中，电压放大器的该偏移继而可以在电路(例如，电路20、30、40和/或60)的在转移阶段期间提供的输出电压VO中引起不合需要的误差。因此，在另一实施方案中，由电压放大器的偏移引起的潜在输出电压误差可以在适当的情况下通过以下方式而被显著地减小，即，修改电路配置以使得在采样阶段期间，电压放大器在输入电压VINP和VINN的采样期间也被包括在电路中。图8以电路80图示说明这样的实施方案。图8A图示说明在使用反相放大器24和25的该实施方案的特定实现的采样阶段的电连接。在图8A中，在采样阶段期间，并联配置的电容器被耦合在输入电压VINP和VINN与放大器24和25的输出之间。放大器24和25的输入继而被耦合到共模电压VCM。由此，在采样阶段期间储存的电荷的可归因于放大器24和25的偏移的部分在转移阶段期间被有效地抵消，转移阶段的电连接在图8B中被示出。
在还有的其他方面，电压放大器的偏移电压可以被有利地利用。
例如，在开关电容器ADC(比如流水线、算法和delta-sigma ADC)中，对输入电压VIN进行采样，从采样的输入电压减去量化的输入电压，然后将结果放大固定增益(例如，经由运算放大器)或者对结果进行积分。放大的结果(例如，运算放大器的输出)通常被称为“残余电压”，该残余电压然后被传递到ADC的另一级以用于进行进一步处理和/或增加分辨率。
在开关电容器ADC的一些实现中，从采样的输入电压被减去的量化的输入电压至少部分基于参考电压(即，参考电压的某个乘数表示量化的输入电压，该电压继而从采样的输入电压被减去)。此刻再次参照图示说明图1的电路10的转移阶段的图1B，为了实现从采样的输入电压减去参考电压的这样的减法，电容器C1可以在转移阶段期间被耦合到参考电压VREF(而不是如图1B所示那样将电容器C1耦合到共模电压VCM)。该情形在图9中被图示说明。图9中的输出电压VO于是由以下方程给出：
VO＝(n+1)VIN-nVREF (21)
其中根据参考电压VREF的极性，参考电压VREF的绝对值的n倍可以被与输入电压VIN的(n+1)倍相加或者从输入电压VIN的(n+1)倍被减去。
在开关电容器ADC的一些实现中，从采样的输入电压被减去的量化的输入电压部分地是通过低分辨率“闪速ADC”的操作产生的。如本领域中已知的，闪速ADC利用线性电压梯形(在该梯形的每个梯级具有比较器)来将采样的输入电压与连续的参考电压进行比较。闪速ADC的分辨率(即，数字输出代码中的位数)可以在例如一位至五位的范围内，其中闪速ADC所需的比较器的数量与位数有关(例如，1位闪速ADC包括单个比较器，而5位闪速ADC包括31个比较器)。量化的输入电压的减法是通过在操作的转移阶段期间将一个或更多个输入电容器连接到一个或更多个参考电压来执行的，其中输入电容器的数量是基于闪速ADC的分辨率(输入代码中的位数)。
图10图示说明开关电容器电路100的根据实施方案的实施例，该开关电容器电路100包括每级1位流水线ADC级，该ADC级具有包括单个比较器26的1位闪速ADC。图10的电路100还包括具有不同偏移电压的两个差分放大器241和242以分别提供对应的参考电压VREFP和VREFN。开关S1N、S2P、S2N、S3P和S3N被操作以便分别在采样阶段和转移阶段中配置电路100。在图10的采样阶段期间，电路100被如图10A所示那样电子地配置，即，正输入电压VINP跨按并联配置布置的电容器C1P和C2P两者被施加，并且负输入电压VINN被类似地跨按并联配置布置的电容器C1N和C2N两者被施加，并且输入电压VINP和VINN被施加于1位闪速ADC的比较器26。差分输入电压VIN等于VINP-VINN，并且差分参考电压VREF等于VREFP-VREFN。
根据与前述构思有关的实施方案，差分参考电压VREF可以在由图3、图4和图6所示的电路的部分(即，包括一个或更多个电压放大器的转移阶段配置)给予的益处的背景下通过使用电压放大器的可估量的偏移电压提供差分参考电压VREF而被提供。具有有意的且显著的偏移电压的这样的电压放大器在本文中被称为“电平移位电压放大器”。参照图10(在图10中，差分放大器241和242被实现为图7A所示的电阻器加载的差分对)，DC偏移电压VOS是静态DC输出电压和输入电压之间的差。因为标称DC输入电压在VCM，所以放大器241的DC输出电压在VDD-R1ISS1/2，其中R1和ISS1分别是负载电阻器的值和放大器241中的偏压电流。相对应地，放大器241提供的第一参考电压VREFP是VDD-VCM-R1ISS1/2。因为标称DC输入电压在VCM，所以放大器242的DC输出电压在VDD-R2ISS1/2，其中R2和ISS2分别是负载电阻器的值和放大器242中的偏压电流。放大器242提供的第二参考电压VREFN是VDD-VCM-R2ISS2/2。两个偏移之间的差VREFP-VREFN可以被用来提供参考电压对输入电压VIN的倍数的加法或从输入电压VIN的倍数的减法，假定条件是放大器241和242不被包括在采样阶段的电路配置中(即，图8所示的配置在该实施方案中不被利用)。更具体地说，在该实施方案中，在采样阶段期间，分别地，正输入电压VINP在电容器C1P和C2P上被采样，并且负输入电压VINN在电容器C1N和C2N上被采样，两者都参考系统共模电压VCM(参见图1A)。在转移阶段期间，电容器C1P和C1N由放大器241和242根据如图10A所示的比较器的输出D驱动，在图10A中，转移阶段期间的电连接被示出。如果比较器输出D为“1”，则开关S1P被掷到位置“2”，并且开关S1N被掷到位置“3”。这将放大器241的偏移电压施加于电容器C1P并且将放大器242的偏移电压施加于电容器C1N，从而有效地从差分残余电压减去参考电压VREF。另一方面，如果比较器输出D为“0”，则开关S1P被掷到位置“3”，并且开关S1N被掷到位置“2”。这将放大器242的偏移电压施加于电容器C1P并且将放大器241的偏移电压施加于电容器C1N，从而有效地从差分残余电压加上参考电压VREF。
在差分ADC中，期望根据数字代码从残差减去或加上参考电压。从采样的输入电压减去正参考电压VREFP的减法可以用具有正偏移电压的电压放大器来实现，而从采样的输入电压加上负参考电压VREFN的加法可以用具有负偏移电压的电压放大器来实现。有效参考电压VREF是差VREFP-VREFN。此外，在一些实现中，电压VREF可以被调整以使得用于VREF的期望绝对值可以被加上或被减去。
在采样阶段中，闪速ADC的比较器26将差分输入电压VIN与0进行比较，并且根据以下方程提供1位数字输出代码D作为输出：
Figure BDA0001387068750000131
在图10A所示的转移阶段期间，1位数字输出代码D的状态中的一种状态操作开关S1P和S1N以便将输入电容器C1P耦合到放大器241(VA1)的输出VOP1提供的正参考电压VREFP，并且将输入电容器C1N耦合到放大器242(VA2)的输出VON2提供的负参考电压VREFN。D的状态中的另一状态操作开关S1P和S1N以便将输入电容器C1P耦合到放大器241(VA1)的输出VOP2提供的负参考电压VREFN，并且将输入电容器C1N耦合到放大器242(VA2)的输出VON1提供的正参考电压VREFP。
如果C1＝C2，则差分输出电压由以下方程给出：
Figure BDA0001387068750000141
在一个示例性实现中，两个参考电压VREF1和VREF2(分别由电压放大器VA1和VA2的偏移电压提供)可以是相同的，并且相应的参考电压可以具有相反的极性。在该实施例中，因此，对于D的一种状态，差分参考电压VREF的绝对值在转移阶段期间被作为量化的输入电压与采样的差分输入电压VIN相加，并且对于D的另一状态，差分参考电压VREF的绝对值在转移阶段期间被作为量化的输入电压从采样的差分输入电压VIN减去。然而，应意识到，在其他实施方案中，参考电压VREFP和VREFP的相应绝对值可以是不同的，和/或参考电压VREFP和VREFP的相应极性可以是相同的；由此各种相应参考电压在不同的创造性实施方案中被设想。
如以上所讨论的，在各种实施方案中，参考电压可以经由对电压放大器引起特定偏移电压的电平移位电压放大器的特定实现来实现。最终经由闪速ADC的1位输出信号D以及开关S1P和S1N选择的给定的参考电压被作为量化的输入电压施加于采样的差分输入电压VIN，以根据以上方程(19)提供差分输出电压VO，VO可以用作残余电压(例如，在流水线ADC的给定级中)。
如以上结合图5和图7所讨论的，电平移位放大器241和242的实现的各种实施例根据本文所公开的各种创造性实施方案被设想。增益和偏移调整可以如结合图5A至图5C以及图7A至图7E中的实现的各种实施例描述的那样提供。
在图11A和图11B所示的又一实施方案中，提供每级多位流水线级，该级包括提供M位数字输出代码32的多位闪速ADC28(FLA)以及多个正输入电容器C1P-CNP和多个负输入电容器C1N-CNN，这些电容器在转移阶段期间以结合图10所示的每级一位ADC描述的类似方式根据闪速ADC输出代码32被切换到两个电压放大器VA1或VA2的输出。在示例性实现中，输入电容器的数量N为2M-1(其中M是数字输出代码32的位数)。在图11A所示的采样阶段期间，正输入电压VINP被类似地跨按并联配置布置的多个正输入电容器C1P-CNP和积分电容器CN+1P被施加，负输入电压VINN被类似地跨按并联配置布置的多个负输入电容器C1N-CNN和积分电容器CN+1N被施加，并且被施加于FLA 28。在图11B所示的转移阶段期间，多个开关(S1P-SNP)和(S1N-SNN)由FLA 28的输出代码32操作以将正输入电容器C1P-CNP中的一个或更多个分别耦合到电压放大器241和242的输出VOP1和VOP2并且将负输入电容器C1N-CNN中的一个或更多个分别耦合到电压放大器241和242的输出VON1和VON2，以便提供将被从采样的差分输入电压VIN加上或减去的量化的输入电压。更具体地说，在转移阶段期间，所述多个输入电容器中的至少一个、积分电容器以及第一电压放大器和第二电压放大器中的一个至少部分基于闪速ADCFLA 28的M位数字输出代码32而被耦合到运算放大器，以从输入电压减去对应的差分参考电压的部分以便从运算放大器提供输出电压，其中所述部分至少部分基于M位数字输出代码32的数字值。
虽然已经在本文中描述并且图示说明了各种创造性实施方案，但是本领域的普通技术人员将容易想像用于执行所述功能和/或获得本文所描述的结果和/或本文所描述的优点中的一个或更多个的各种其他的手段和/或结构，并且这样的变型和/或修改中的每个被视为在本文所描述的创造性实施方案的范围内。更一般地，本领域技术人员将容易意识到，本文所描述的所有参数、尺寸、材料和配置都意在于是示例性的，并且实际的参数、尺寸、材料和/或配置将取决于使用本发明教导的一个特定应用或更多个特定应用。本领域技术人员将认识到或者能够仅使用常规实验来弄清本文所描述的特定的创造性实施方案的许多等同方案。因此，将理解的是，前述实施方案仅仅是作为实施例而呈现的，并且在所附权利要求书及其等同形式的范围内，创造性实施方案可以以除了具体地描述和要求保护的方式之外的其他方式被实施。本公开的创造性实施方案针对本文所描述的每一个个别特征、系统、制品、材料、装备和/或方法。另外，两个或更多个这样的特征、系统、制品、材料、成套装置和/或方法的任何组合(如果这样的特征、系统、制品、材料、成套装置和/或方法是相互一致的)包括在本公开的发明范围内。
本发明的上述实施方案可以以许多方式中的任何一种方式实现。例如，一些实施方案可以使用硬件、软件或它们的组合来实现。当实施方案的任何方面至少部分用软件实现时，软件代码可以在任何合适的一个处理器或一批处理器上被执行，不管是在单个计算机中提供的，还是在多个计算机之间分布的。
此外，本文所描述的技术可以被体现为方法，该方法的至少一个实施例已经被提供。作为该方法的一部分执行的动作可以按任何合适的方式排序。因此，即使动作在说明性实施方案中被示为顺序的动作，也可以构造按与所示的次序不同的次序执行动作(可以包括同时执行一些动作)的实施方案。
如本文所定义和使用的所有定义应被理解为词典定义、通过引用并入的文件中的定义和/或定义的术语的普通意义之上的控制。
如在本文中在说明书和权利要求书中所使用的不定冠词“a和an”除非明确地相反指示，否则应被理解为意指“至少一个”。
如在本文中在说明书和权利要求书中所使用的短语“和/或”应被理解为意指如此结合的元素(即，在一些情况下结合地存在、而在其他情况下分离地存在的元素)中的“任何一个或两个”。用“和/或”列出的多个元素应被以相同的方式解释，即，如此结合的元素中的“一个或更多个”。除了用“和/或”短语具体标识的元素之外的其他元素可以可选地存在，不管与具体标识的那些元素是相关的、还是无关的。由此，作为非限制性实施例，对于“A和/或B”的论述在与开放式语言(比如“包括”)结合使用时在一个实施方案中可以是指仅A(可选地包括除了B之外的元素)；在另一实施方案中，是指仅B(可选地包括除了A之外的元素)；在又一实施方案中，是指A和B两者(可选地包括其他元素)；等等。
如在本文中在说明书和权利要求书中所使用的，“或”应被理解为具有与以上定义的“和/或”相同的意义。例如，当划分列表中的各项时，“或”或“和/或”应被解释为是包容性的，即，包括若干个或一个列表的元素中的至少一个，但是还包括这些元素中的多于一个，并且可选地，附加的未列出的项。只有明确相反指示的术语(比如“…中的唯一一个”或“…中的正好一个”)或当被用在权利要求中的术语“由……组成”将是指包括若干个或一个列表的元素中的正好一个元素。一般地，如在本文中所使用的术语“或”当在排他性术语(比如“两者中任何一个”、“…中的一个”、“……中的唯一一个”或“…中的正好一个”)前面时，应仅被解释为指示排他的替换方案(即，“一个或另一个、而不是两个”)。“基本上由……组成”当被用在权利要求书中时，应具有其在专利法领域中所用的普通意义。
如在本文中在说明书和权利要求书中所使用的，短语“至少一个”在论述一个或更多个元素的列表时应被理解为意指从该元素列表中的元素中的任何一个或更多个选择的至少一个元素，但不一定包括该元素列表内具体列出的每一个元素中的至少一个，并且不排除该元素列表中的元素的任何组合。该定义还允许除了短语“至少一个”所指的元素列表内具体标识的元素之外的元素可以可选地存在，不管与具体标识的那些元素是相关的、还是无关的。由此，作为非限制性实施例，“A和B中的至少一个”(或者，等同地，“A或B中的至少一个”，或者，等同地，“A和/或B中的至少一个”)在一个实施方案中可以是指至少一个A，可选地包括多于一个的A，而B不存在(并且可选地包括除了B之外的元素)；在另一实施方案中，是指至少一个B，可选地包括多于一个的B，而A不存在(并且可选地包括除了A之外的元素)；在又一实施方案中，是指至少一个A(可选地包括多于一个的A)和至少一个B(可选地包括多于一个的B)(并且可选地包括其他元素)；等等。
在权利要求书以及以上说明书中，所有连接词(比如“包括”、“包含”、“承载”、“具有”、“含有”、“涉及”、“持有”、“由……构成”等)要被理解为开放式的，即，意指包括但不限于。如美国专利局专利审查程序手册中所陈述的，只有连接词“由……组成”和“基本上由……组成”分别应是封闭式或半封闭式连接词。

Claims (48)

1.一种在采样阶段和转移阶段中可操作的差分开关电容器电路，所述开关电容器电路包括：
多个开关；
至少一个输入电容器，所述输入电容器具有第一电容值；
至少一个积分电容器，所述积分电容器具有第二电容值；
运算放大器；以及
至少一个电压放大器，所述电压放大器的输入被电耦合到所述运算放大器的输入，其中：
所述至少一个电压放大器的电压增益的幅值大于1；
在所述采样阶段期间，所述多个开关被配置为将第一输入电压耦合到所述至少一个输入电容器；并且
在所述转移阶段期间，所述多个开关被配置为将所述至少一个输入电容器、所述至少一个积分电容器以及所述至少一个电压放大器耦合到所述运算放大器的输入，以将电荷从所述至少一个输入电容器转移到所述至少一个积分电容器。
2.如权利要求1所述的电路，进一步包括至少一个具有第三电容值的寄生电容，所述至少一个寄生电容被耦合到所述运算放大器的所述输入，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值和所述第三电容值之和除以所述第一电容值。
3.如权利要求2所述的电路，进一步包括至少一个被耦合到所述运算放大器的所述输入的寄生电容，其中所述至少一个电压放大器的所述电压增益的绝对值大于所述第一电容值和所述第三电容值之和除以所述第一电容值。
4.如权利要求3所述的电路，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值、所述第二电容值和所述第三电容器值之和除以所述第一电容值。
5.如权利要求1所述的电路，其中所述至少一个电压放大器是反相放大器。
6.如权利要求5所述的电路，进一步包括至少一个具有第三电容值的寄生电容，所述至少一个寄生电容被耦合到所述运算放大器的所述输入，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值和所述第三电容值之和除以所述第一电容值。
7.如权利要求6所述的电路，进一步包括至少一个被耦合到所述运算放大器的所述输入的寄生电容，其中所述至少一个电压放大器的所述电压增益的绝对值大于所述第一电容值和所述第三电容值之和除以所述第一电容值。
8.如权利要求7所述的电路，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值、所述第二电容值和所述第三电容值之和除以所述第一电容值。
9.如权利要求1所述的电路，其中所述至少一个电压放大器是非反相放大器。
10.如权利要求1所述的电路，其中所述至少一个电压放大器是差分放大器。
11.如权利要求10所述的电路，进一步包括至少一个具有第三电容值的寄生电容，所述至少一个寄生电容被耦合到所述运算放大器的所述输入，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值和所述第三电容值之和除以所述第一电容值。
12.如权利要求11所述的电路，进一步包括至少一个被耦合到所述运算放大器的所述输入的寄生电容，其中所述至少一个电压放大器的所述电压增益的绝对值大于所述第一电容值和所述第二电容值之和除以所述第一电容值。
13.如权利要求12所述的电路，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值、所述第二电容值和所述第三电容值之和除以所述第一电容值。
14.如权利要求1所述的电路，进一步包括第二输入电压，其中所述第一输入电压和所述第二输入电压具有基本上相同的绝对值和相反的极性。
15.如权利要求1所述的电路，其中：
所述至少一个电压放大器包括第一电压放大器和第二电压放大器；
所述第一电压放大器提供第一参考电压所基于的第一偏移电压；
所述第二电压放大器提供第二参考电压所基于的第二偏移电压；并且
在所述转移阶段期间，所述多个开关被配置为将所述至少一个输入电容器、所述至少一个积分电容器以及所述第一电压放大器和所述第二电压放大器中的一个耦合到所述运算放大器的所述输入，以从所述运算放大器的输出电压减去或加上所述第一参考电压和所述第二参考电压中的对应的一个。
16.如权利要求15所述的电路，进一步包括至少一个具有第三电容值的寄生电容，所述至少一个寄生电容被耦合到所述运算放大器的所述输入，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值和所述第三电容值之和除以所述第一电容值。
17.如权利要求16所述的电路，进一步包括至少一个被耦合到所述运算放大器的所述输入的寄生电容，其中所述至少一个电压放大器的所述电压增益的绝对值大于所述第一电容值和所述第三电容值之和除以所述第一电容值。
18.如权利要求17所述的电路，其中所述至少一个运算放大器的所述电压增益的绝对值基本上等于所述第一电容值、所述第二电容值和所述第三电容器之和除以所述第一电容值。
19.如权利要求15所述的电路，其中所述第一电压放大器和所述第二电压放大器中的所述至少一个是差分放大器。
20.如权利要求19所述的电路，进一步包括至少一个具有第三电容值的寄生电容，所述至少一个寄生电容被耦合到所述运算放大器的所述输入，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值和所述第三电容值之和除以所述第一电容值。
21.如权利要求20所述的电路，进一步包括至少一个被耦合到所述运算放大器的所述输入的寄生电容，其中所述至少一个电压放大器的所述电压增益的绝对值大于所述第一电容值和所述第三电容值之和除以所述第一电容值。
22.如权利要求21所述的电路，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值、所述第二电容值和所述第三电容值之和除以所述第一电容值。
23.如权利要求21所述的电路，其中所述第一电压放大器和所述第二电压放大器中的至少一个是非反相放大器。
24.如权利要求21所述的电路，其中所述第一电压放大器和所述第二电压放大器中的至少一个是差分放大器。
25.如权利要求24所述的电路，进一步包括至少一个具有第三电容值的寄生电容，所述至少一个寄生电容被耦合到所述运算放大器的所述输入，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值和所述第三电容值之和除以所述第一电容值。
26.如权利要求25所述的电路，进一步包括至少一个被耦合到所述运算放大器的所述输入的寄生电容，其中所述至少一个电压放大器的所述电压增益的绝对值大于所述第一电容值和所述第三电容值之和除以所述第一电容值。
27.如权利要求26所述的电路，其中所述至少一个电压放大器的所述电压增益的绝对值基本上等于所述第一电容值、所述第二电容值和所述第三电容值之和除以所述第一电容值。
28.如权利要求15所述的电路，进一步包括M位闪速模数转换器(ADC)以在所述转移阶段期间基于所述第一输入电压来控制所述多个开关中的至少一些，以选择所述第一电压放大器和所述第二电压放大器中的一个。
29.如权利要求28所述的电路，其中：
在所述采样阶段期间，所述第一输入电压被施加于所述M位闪速ADC的输入以至少部分基于所述第一输入电压来提供M位数字输出代码；并且
在所述转移阶段期间，所述M位数字输出代码控制所述多个开关中的所述至少一些以选择所述第一电压放大器和所述第二电压放大器中的所述一个，
其中M是大于或等于1的整数。
30.如权利要求29所述的电路，其中M＝1并且所述至少一个输入电容器仅包括第一输入电容器。
31.如权利要求29所述的电路，其中：
M是大于1的整数；
所述至少一个输入电容器包括多个输入电容器；
所述多个输入电容器的数量N等于2M-1；并且
在所述转移阶段期间，所述多个开关中的所述至少一些由所述闪速ADC的所述M位数字输出代码控制以将所述多个输入电容器中的至少一个、所述至少一个积分电容器以及所述第一电压放大器和所述第二电压放大器中的所述一个耦合到所述运算放大器的所述输入，以从所述运算放大器的所述输出电压减去所述第一参考电压和所述第二参考电压中的所述对应的一个的部分，其中所述部分至少部分基于所述M位数字输出代码的数字值。
32.一种电荷转移方法，所述电荷转移方法包括：
A)在采样阶段期间对至少一个输入电压进行采样；以及
B)在转移阶段期间使用运算放大器从所述至少一个输入电压减去至少第一参考电压，所述第一参考电压由至少一个电压放大器提供，其中所述至少一个电压放大器的电压增益大于1，并且所述至少一个电压放大器的输出电压被作为所述运算放大器的输入的参考，
其中A)和B)是通过对所述采样阶段和所述转移阶段两个阶段使用同一组至少两个电容器来执行的。
33.如权利要求32所述的方法，其中所述至少一个电压放大器的所述电压增益的幅值由所述组至少两个电容器确定。
34.如权利要求33所述的方法，其中所述至少一个输入电压包括第一输入电压和第二输入电压，所述至少两个电容器包括至少一个输入电容器和至少一个积分电容器，并且其中：
A)包括将所述第一输入电压耦合到所述至少一个输入电容器并且将所述第二输入电压耦合到所述至少一个积分电容器；并且
B)包括将所述至少一个输入电容器、所述至少一个积分电容器以及所述至少一个电压放大器耦合到所述运算放大器的所述输入，以从所述运算放大器的基于所述第一输入电压和所述第二输入电压的输出电压减去至少所述第一参考电压。
35.如权利要求34所述的方法，其中所述第一输入电压和所述第二输入电压的相应绝对值和相应极性中的至少一个是不同的。
36.如权利要求34所述的方法，其中所述第一输入电压和所述第二输入电压具有基本上相同的绝对值和相同的极性。
37.如权利要求34所述的方法，其中所述第二输入电压是共模电压和地中的一个。
38.如权利要求34所述的方法，其中和电压是基于至少所述第一输入电压的倍数n，并且所述倍数n是基于所述至少一个输入电容器的第一电容值C1与所述至少一个积分电容器的第二电容值C2之比，其中n是大于或等于1的整数。
39.如权利要求38所述的方法，其中：
所述至少一个电压放大器包括第一电压放大器和第二电压放大器；
所述第一电压放大器提供所述第一参考电压所基于的第一偏移电压；
所述第二电压放大器提供第二参考电压所基于的第二偏移电压；并且
B)包括将所述至少一个输入电容器、所述至少一个积分电容器以及所述第一电压放大器和所述第二电压放大器中的一个耦合到所述运算放大器的所述输入，以从所述和电压加上或减去所述第一参考电压和所述第二参考电压中的对应的一个以便从所述运算放大器提供所述输出电压。
40.如权利要求39所述的方法，其中所述第一参考电压和所述第二参考电压具有相反的极性。
41.如权利要求40所述的方法，其中所述第一参考电压和所述第二参考电压具有基本上相同的绝对值。
42.如权利要求39所述的方法，其中：
A)进一步包括将所述第一输入电压耦合到M位闪速模数转换器(ADC)以至少部分基于所述第一输入电压从所述M位闪速ADC提供M位数字输出代码；并且
B)进一步包括至少部分基于所述M位数字输出代码来选择所述第一电压放大器和所述第二电压放大器中的一个，
其中M是大于或等于1的整数。
43.如权利要求42所述的方法，其中M＝1并且所述至少一个输入电容器仅包括第一输入电容器。
44.如权利要求42所述的方法，其中：
M是大于1的整数；
所述至少一个输入电容器包括多个输入电容器；
所述多个输入电容器的数量N等于2M-1；并且
B)进一步包括至少部分基于所述M位数字输出代码来将所述多个输入电容器中的至少一个、所述至少一个积分电容器以及所述第一电压放大器和所述第二电压放大器中的所述一个耦合到所述运算放大器的所述输入，以从所述和电压减去所述第一参考电压和所述第二参考电压中的所述对应的一个的部分以便从所述运算放大器提供所述输出电压，其中所述部分至少部分基于所述M位数字输出代码的数字值。
45.如权利要求32所述的方法，其中所述至少一个输入电压包括第一输入电压和第二输入电压，并且其中：
A)进一步包括将所述至少一个输入电压的相反极性拷贝耦合到至少一个第二输入电容器；并且
B)进一步包括将所述至少一个第二输入电容器、至少一个第二积分电容器以及所述至少一个第二电压放大器耦合到所述运算放大器的所述输入，以从所述运算放大器的基于所述第一输入电压和所述第二输入电压的输出电压减去至少所述第一参考电压。
46.如权利要求45所述的方法，其中所述第一参考电压至少部分基于所述至少一个第二电压放大器的第一偏移电压。
47.如权利要求46所述的方法，其中所述至少一个第二电压放大器包括源极跟随器电路配置。
48.如权利要求47所述的方法，其中所述源极跟随器电路配置包括至少一个MOS晶体管，并且其中所述第一偏移电压至少部分基于所述至少一个MOS晶体管的栅源电压。
CN201680011787.9A 2015-02-24 2016-02-23 具有电压放大器的差分开关电容器电路和相关联的方法 Active CN107251436B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562120094P 2015-02-24 2015-02-24
US62/120,094 2015-02-24
PCT/US2016/019035 WO2016137928A1 (en) 2015-02-24 2016-02-23 Differential switched capacitor circuits having voltage amplifiers, and associated methods

Publications (2)

Publication Number Publication Date
CN107251436A CN107251436A (zh) 2017-10-13
CN107251436B true CN107251436B (zh) 2021-08-06

Family

ID=56693184

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680011787.9A Active CN107251436B (zh) 2015-02-24 2016-02-23 具有电压放大器的差分开关电容器电路和相关联的方法

Country Status (4)

Country Link
US (1) US9667194B2 (zh)
CN (1) CN107251436B (zh)
DE (1) DE112016000891B4 (zh)
WO (1) WO2016137928A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10637353B2 (en) * 2016-11-30 2020-04-28 Dialog Semiconductor (Uk) Limited Feedback voltage DC level cancelling for configurable output DC-DC switching converters
US9960780B1 (en) 2016-12-30 2018-05-01 Texas Instruments Incorporated Current source noise cancellation
JP2019057759A (ja) * 2017-09-19 2019-04-11 株式会社東芝 増幅回路、ａｄ変換器、無線通信装置、及びセンサシステム
WO2019113931A1 (zh) * 2017-12-15 2019-06-20 深圳市汇顶科技股份有限公司 负反馈放大电路
US10673398B2 (en) * 2018-10-17 2020-06-02 Micron Technology, Inc. Auto-zero technique for opamps with a source-follower output stage based on replica referencing
DE102018131711B3 (de) 2018-12-11 2020-06-10 Infineon Technologies Ag Abtastschaltung und Abtastverfahren
US11067439B2 (en) 2018-12-21 2021-07-20 Omni Design Technologies Inc. Photo receiver circuits
JP2020136901A (ja) * 2019-02-19 2020-08-31 キオクシア株式会社 半導体装置及びメモリシステム
US11581861B2 (en) * 2019-08-18 2023-02-14 Novatek Microelectronics Corp. Capacitance decreasing scheme for operational amplifier
CN110690820B (zh) * 2019-08-22 2021-06-08 成都飞机工业（集团）有限责任公司 一种用于Buck电路的上管栅源电压采样电路
US11418210B2 (en) * 2020-05-05 2022-08-16 Omni Design Technologies, Inc. Digital-to-analog converter with reference voltage selection switch
CN111313852B (zh) * 2020-05-15 2020-09-11 微龛(广州)半导体有限公司 一种驱动放大器及模数转换器
US10886940B1 (en) * 2020-06-03 2021-01-05 Qualcomm Incorporated Circuits and methods providing a switched capacitor integrator
CN115664394B (zh) * 2022-11-07 2024-04-19 上海类比半导体技术有限公司 一种开关电容电路、半导体器件和芯片
CN117631740B (zh) * 2024-01-25 2024-05-10 芯聚威科技(成都)有限公司 一种差分参考电压产生电路及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878304B1 (ko) * 2006-11-03 2009-01-14 삼성전자주식회사 상호연관 이중 샘플링을 수행하기 위한 상호연관 이중샘플링 회로 및 그것을 포함하는 싸이클릭 아날로그 디지털변환 장치
WO2014059437A2 (en) * 2012-10-12 2014-04-17 Hae LEE Switched capacitor circuits having level-shifting buffer amplifiers, and associated methods
CN103944573A (zh) * 2013-01-23 2014-07-23 马克西姆综合产品公司 具有差分电流抵消的mdac

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5942353B2 (ja) 1974-12-25 1984-10-15 富士写真光機株式会社 積分回路
US5001725A (en) * 1989-05-19 1991-03-19 Teknekron Communications Systems, Inc. Differential switched-capacitor sigma-delta modulator
US6087897A (en) * 1999-05-06 2000-07-11 Burr-Brown Corporation Offset and non-linearity compensated amplifier and method
US7167119B1 (en) * 2005-12-20 2007-01-23 Cirrus Logic, Inc. Delta-sigma modulators with double sampling input networks and systems using the same
US8130032B1 (en) * 2010-09-29 2012-03-06 Texas Instruments Incorporated Systems and methods for high-sensitivity detection of input bias current
US8816703B2 (en) * 2011-09-01 2014-08-26 Robert Bosch Gmbh Linear capacitance-to-voltage converter using a single amplifier for accelerometer front ends with cancellation of spurious forces contributed by sensor circuitry
WO2014083736A1 (ja) * 2012-11-30 2014-06-05 パナソニック株式会社 スイッチトキャパシタ回路及びその駆動方法
EP3576301B1 (en) 2013-03-15 2024-02-28 Hae-Seung Lee Buffer amplifier circuit
US9235300B2 (en) * 2013-03-29 2016-01-12 Stmicroelectronics Asia Pacific Pte Ltd Analog accumulator
US10177781B2 (en) * 2013-06-24 2019-01-08 Silicon Laboratories Inc. Circuit including a switched capacitor bridge and method
US8860491B1 (en) * 2013-07-09 2014-10-14 Analog Devices, Inc. Integrator output swing reduction technique for sigma-delta analog-to-digital converters

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878304B1 (ko) * 2006-11-03 2009-01-14 삼성전자주식회사 상호연관 이중 샘플링을 수행하기 위한 상호연관 이중샘플링 회로 및 그것을 포함하는 싸이클릭 아날로그 디지털변환 장치
US7535398B2 (en) * 2006-11-03 2009-05-19 Samsung Electronics Co., Ltd. Correlated double-sampling circuit and cyclic analog-to-digital converter including the same
WO2014059437A2 (en) * 2012-10-12 2014-04-17 Hae LEE Switched capacitor circuits having level-shifting buffer amplifiers, and associated methods
CN103944573A (zh) * 2013-01-23 2014-07-23 马克西姆综合产品公司 具有差分电流抵消的mdac

Also Published As

Publication number Publication date
WO2016137928A1 (en) 2016-09-01
CN107251436A (zh) 2017-10-13
US9667194B2 (en) 2017-05-30
US20160248380A1 (en) 2016-08-25
DE112016000891B4 (de) 2024-02-29
DE112016000891T5 (de) 2017-11-09

Similar Documents

Publication Publication Date Title
CN107251436B (zh) 具有电压放大器的差分开关电容器电路和相关联的方法
US9214912B2 (en) Switched capacitor circuits having level-shifting buffer amplifiers, and associated methods
US7764215B2 (en) Multi-stage comparator with offset canceling capacitor across secondary differential inputs for high-speed low-gain compare and high-gain auto-zeroing
US7692471B2 (en) Switched-capacitor circuit having two feedback capacitors
US7741908B2 (en) High speed amplifier with controllable amplification and output impedance and comparator using the same
CN107135002B (zh) 开关电容输入电路、开关电容放大器和开关电容电压比较器
WO2006041085A1 (ja) サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
JP4330644B2 (ja) 差動増幅器およびそれを用いたスイッチドキャパシタ回路
US9847763B2 (en) Self-regulated reference for switched capacitor circuit
JP2010074636A (ja) 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置
KR101685016B1 (ko) 바이어스 회로 및 그것을 포함하는 아날로그 집적회로
US10686464B2 (en) Latched comparator and analog-to-digital converter making use thereof
US10312925B1 (en) Multiplying DAC of pipelined ADC
US11545996B1 (en) Low-noise, high-accuracy single-ended input stage for continuous-time sigma delta (CTSD) analog-to-digital converter (ADC)
US8497793B2 (en) Analog-to-digital converter with delta-sigma modulation and modulation unit thereof
EP2779465A2 (en) System and method for improving speed and power in a switched capacitor amplifier
EP3228012B1 (en) Load current compensation for analog input buffers
US8947289B2 (en) Method of producing low-power switched-capacitor amplifier, circuit and a pipeline analog-to-digital converter including the same
KR102012504B1 (ko) 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로
KR101951572B1 (ko) 출력 스윙이 향상된 연속 시간 델타 시그마 아날로그 디지털 컨버터에 사용되는 알씨 적분기
CN109873644B (zh) 流水线模拟数字转换器的乘法数字模拟转换器
Ali et al. Correction of operational amplifier gain error in pipelined A/D converters
Bahubalindruni et al. A high-gain, high-speed parametric residue amplifier for SAR-assisted pipeline ADCs
JP2006121480A (ja) サンプルホールド回路及びそれを用いたパイプラインａｄ変換器
EP3291443B1 (en) Differential gain-stage circuit and method for multiplying a voltage

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant