JP2020136901A - 半導体装置及びメモリシステム - Google Patents

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Abstract

【課題】一つの実施形態は、差動増幅回路の動作電圧範囲を広域化することを目的とする。【解決手段】一つの実施形態によれば、半導体装置の第１の差動増幅回路において、第１のトランジスタは、入力信号をゲートで受ける。第２のトランジスタは、第１のトランジスタと差動対を構成する。第２のトランジスタは、参照信号をゲートで受ける。第３のトランジスタは、第１のトランジスタに直列に接続されている。第４のトランジスタは、第２のトランジスタに直列に接続されている。第５のトランジスタは、出力側に配される。第５のトランジスタは、第４のトランジスタと第１のカレントミラー回路を形成する。第６のトランジスタは、第２のトランジスタのドレインに対して第４のトランジスタと並列に接続される。第６のトランジスタは、第５のトランジスタと第２のカレントミラー回路を形成する。第１の放電回路は、第６のトランジスタのソースに接続されている。【選択図】図１

Description

本実施形態は、半導体装置及びメモリシステムに関する。
差動対を構成する一対のトランジスタで入力信号及び参照信号をそれぞれ受ける差動増幅回路を含む半導体装置では、電源電圧を用いて入力信号及び参照信号の差分を増幅して差分信号を生成する。このとき、差動増幅回路の動作電圧範囲を広域化することが望まれる。
米国特許第９６３４６２９号明細書 米国特許第９５７１１０１号明細書
一つの実施形態は、差動増幅回路の動作電圧範囲を広域化できる半導体装置及びメモリシステムを提供することを目的とする。
一つの実施形態によれば、第１の差動増幅回路を有する半導体装置が提供される。第１の差動増幅回路は、第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタと第５のトランジスタと第６のトランジスタと第１の放電回路とを有する。第１のトランジスタは、入力信号をゲートで受ける。第２のトランジスタは、第１のトランジスタと差動対を構成する。第２のトランジスタは、参照信号をゲートで受ける。第３のトランジスタは、第１のトランジスタに直列に接続されている。第４のトランジスタは、第２のトランジスタに直列に接続されている。第５のトランジスタは、出力側に配される。第５のトランジスタは、第４のトランジスタと第１のカレントミラー回路を形成する。第６のトランジスタは、第２のトランジスタのドレインに対して第４のトランジスタと並列に接続される。第６のトランジスタは、第５のトランジスタと第２のカレントミラー回路を形成する。第１の放電回路は、第６のトランジスタのソースに接続されている。
図１は、第１の実施形態にかかる半導体装置の構成を示す回路図である。 図２は、第２の実施形態にかかる半導体装置の構成を示す回路図である。 図３は、第３の実施形態にかかる半導体装置の構成を示す回路図である。 図４は、第４の実施形態にかかる半導体装置の構成を示す回路図である。 図５は、第４の実施形態の変形例にかかる半導体装置の構成を示す回路図である。 図６は、第５の実施形態にかかる半導体装置の構成を示す回路図である。 図７は、第５の実施形態の変形例にかかる半導体装置の構成を示す回路図である。 図８は、第６の実施形態にかかる半導体装置の構成を示す回路図である。 図９は、第１の実施形態〜第６の実施形態及びそれらの変形例にかかる半導体装置を適用可能なメモリシステムの構成を示す回路図である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる半導体装置は、差動増幅回路を含む。差動増幅回路は、差動対を構成する一対のトランジスタで入力信号及び参照信号をそれぞれ受ける。差動増幅回路では、電源電圧を用いて入力信号及び参照信号の差分を増幅して差分信号を生成する。差動増幅回路を含む半導体装置が、半導体メモリの高速インターフェースのレシーバに用いられることがある。このとき、差動増幅回路の動作を高速化することが望まれる。
例えば、差動増幅回路では、出力側のトランジスタとカレントミラーを形成するダイオード接続のトランジスタと信号をゲートで受けるトランジスタとが縦積みされたアシスト回路が入力信号側と参照信号側とのそれぞれに設けられることがある。これらのアシスト回路により、入力信号に応じてカレントミラーのミラー比を変化させることができ、差動増幅回路を高速に動作させることができる。すなわち、アシスト回路の効果で差動増幅回路全体のゲインを増大させることができ、差動増幅回路の高速化につながる。
この差動増幅回路では、電源電圧が低いときに参照信号側のアシスト回路における中間ノードに電荷が滞留し、それによりトランジスタが高抵抗になることがあり、入力信号側のアシスト回路との間でバランスが崩れて出力信号のデューティ比が劣化する（すなわち、デューティ比が適正な範囲から逸脱する）可能性がある。これにより、ＤＣＤ（Ｄｕｔｙ Ｃｙｃｌｅ Ｄｉｓｔｏｒｔｉｏｎ）が増大し、信号のセットアップ時間及び／又はホールド時間が要求される仕様を満たさなくなることなどにより、信号が出力先の内部回路で適正に使用できなくなる可能性がある。すなわち、アシスト回路による高速化の効果を維持しながら、低い電源電圧でも動作可能なように改良し、差動増幅回路が適正に動作可能な電源電圧の範囲を広域化することが望まれる。
そこで、第１の実施形態では、半導体装置の差動増幅回路において、参照信号側のアシスト回路内に中間ノードからの放電パスを形成可能な回路を設けることにより、差動増幅回路が適正に動作可能な電源電圧の範囲の広域化を図る。
具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示す回路図である。
半導体装置１は、含まれる素子の極性が互いに反転した２つの差動増幅回路を用いることで、シングル入力・シングル出力の回路を実現している。半導体装置１は、入力信号ＩＮをシングル入力として受け、入力信号ＩＮを差動信号に変換して増幅処理を行い、処理後の差動信号から出力信号ＯＵＴを生成してシングル出力として出力する。
半導体装置１は、差動増幅回路１０、差動増幅回路２０、レベルシフタ４０、及び出力回路３０を有する。差動増幅回路１０及び差動増幅回路２０は、レベルシフタ４０の入力側で互いに並列に配されている。レベルシフタ４０は、差動増幅回路１０及び差動増幅回路２０と出力回路３０との間に配されている。
差動増幅回路１０は、差動対を構成する一対のトランジスタＴｒ１，Ｔｒ２で入力信号ＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦの差分を増幅して差分信号ＶＯ１０を生成する。参照信号ＶＲＥＦは、電源電圧ＶＣＣＱのレベルに応じて予め設定され得る。参照信号ＶＲＥＦは、例えば、電源電圧ＶＣＣＱの略半分のレベルを有し得る。
差動増幅回路２０は、差動対を構成する一対のトランジスタＴｒ９，Ｔｒ１０で入力信号ＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦの差分を増幅して差分信号ＶＯ２０を生成する。
レベルシフタ４０は、差分信号ＶＯ１０を差動増幅回路１０から受け、差分信号ＶＯ２０を差動増幅回路２０から受ける。レベルシフタ４０は、電源電圧ＶＤＤＣを用いて、差分信号ＶＯ１０及び差分信号ＶＯ２０のレベルをそれぞれシフトして出力回路３０へ転送する。電源電圧ＶＤＤＣのレベルは、電源電圧ＶＣＣＱのレベルと異なり、例えば、電源電圧ＶＣＣＱのレベルより低く設定され得る。電源電圧ＶＤＤＣは、例えば、半導体装置１の後段の動作に用いられる電源電圧である。出力回路３０は、電源電圧ＶＤＤＣを用いて、転送された差分信号ＶＯ１０及び差分信号ＶＯ２０を合成し、合成された信号に応じた出力信号ＯＵＴを生成して出力する。
差動増幅回路１０は、差動回路ＤＩＦＦ１、負荷回路ＬＤ１、アシスト回路ＡＳ１１、アシスト回路ＡＳ１２、転送回路ＴＲ１１、及び転送回路ＴＲ１２を有する。差動回路ＤＩＦＦ１は、負荷回路ＬＤ１と電源電位ＶＣＣＱとの間に配されている。負荷回路ＬＤ１は、差動回路ＤＩＦＦ１とグランド電位との間に配されている。アシスト回路ＡＳ１１は、差動回路ＤＩＦＦ１及び負荷回路ＬＤ１と転送回路ＴＲ１１との間に配されている。アシスト回路ＡＳ１２は、差動回路ＤＩＦＦ１及び負荷回路ＬＤ１と転送回路ＴＲ１２との間に配されている。
転送回路ＴＲ１１は、トランジスタＴｒ１８を有する。トランジスタＴｒ１８は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１８は、ゲートがバイアスラインＶＲＥＦＢＮを介してアシスト回路ＡＳ１１に接続されている。トランジスタＴｒ１８は、ドレインがレベルシフタ４０に接続され、ソースがグランド電位に接続されている。
転送回路ＴＲ１２は、トランジスタＴｒ５を有する。トランジスタＴｒ５は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ５は、ゲートがバイアスラインＩＮＢＮを介してアシスト回路ＡＳ１２に接続されている。トランジスタＴｒ５は、ドレインがレベルシフタ４０に接続され、ソースがグランド電位に接続されている。
差動回路ＤＩＦＦ１は、トランジスタＴｒ１、トランジスタＴｒ２、及び電流源ＣＳ１を有する。トランジスタＴｒ１及びトランジスタＴｒ２は、差動対を構成する。トランジスタＴｒ１及びトランジスタＴｒ２は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１は、入力信号ＩＮをゲートで受け、ドレインがノードＮ１１に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。トランジスタＴｒ２は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ１２に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。電流源ＣＳ１の他端は、電源電位ＶＣＣＱに電気的に接続されている。
負荷回路ＬＤ１は、トランジスタＴｒ２１及びトランジスタＴｒ２２を有する。トランジスタＴｒ２１及びトランジスタＴｒ２２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ２１は、所定のバイアス電圧ＶＢＮをゲートで受け、ドレインがノードＮ１１に電気的に接続され、ソースがグランド電位に電気的に接続される。トランジスタＴｒ２２は、所定のバイアス電圧ＶＢＮをゲートで受け、ドレインがノードＮ１２に電気的に接続され、ソースがグランド電位に電気的に接続される。
アシスト回路ＡＳ１１は、トランジスタＴｒ３、トランジスタＴｒ１９、トランジスタＴｒ２０、及び電流源ＣＳ３を有する。トランジスタＴｒ３、トランジスタＴｒ１９、及びトランジスタＴｒ２０は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ３は、トランジスタＴｒ１及びグランド電位の間に配されている。トランジスタＴｒ３は、トランジスタＴｒ１と直列に接続されている。トランジスタＴｒ３は、ダイオード接続されており、トランジスタＴｒ１８とカレントミラー回路を形成している。トランジスタＴｒ３は、ゲートがバイアスラインＶＲＥＦＢＮとトランジスタＴｒ３のドレインとに接続されている。バイアスラインＶＲＥＦＢＮには、電流源ＣＳ３の一端が接続されている。電流源ＣＳ３の他端は、電源電位ＶＣＣＱに接続されている。これにより、トランジスタＴｒ３のドレイン電流に対して、トランジスタＴｒ３のディメンジョン（＝Ｗ／Ｌ、Ｗ：ゲート幅、Ｌ：ゲート長）とトランジスタＴｒ１８のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ１８のドレイン側に現れる。
トランジスタＴｒ１９及びトランジスタＴｒ２０は、トランジスタＴｒ３のドレインとグランド電位との間に互いに直列に且つトランジスタＴｒ３に並列に接続されている。トランジスタＴｒ１９は、ダイオード接続されており、トランジスタＴｒ１８とカレントミラー回路を形成している。トランジスタＴｒ１９は、ゲートがバイアスラインＶＲＥＦＢＮに接続され、ドレインがトランジスタＴｒ３のゲート及びドレインに接続され、ソースがノードＮ１１を介してトランジスタＴｒ２０のドレインに接続されている。トランジスタＴｒ２０は、入力信号ＩＮをゲートで受け、ドレインがノードＮ１１を介してトランジスタＴｒ１９のソースに接続され、ソースがグランド電位に接続されている。
すなわち、トランジスタＴｒ３は、自身がダイオード接続されていることに加えて、トランジスタＴｒ１９を介してダイオード接続されている。これにより、トランジスタＴｒ３のドレイン電流に対するトランジスタＴｒ１８のドレイン電流のミラー比を、トランジスタＴｒ２０がゲートで受ける入力信号ＩＮのレベルに応じて変化させることができる。
アシスト回路ＡＳ１２は、アシスト回路ＡＳ１１とほぼ対称的な構成を有しているが、放電回路ＤＩＳ１１及び放電回路ＤＩＳ１２を含む点で異なる。放電回路ＤＩＳ１１は、バイアスラインＩＮＢＮの電位に応じて、アシスト回路ＡＳ１２における中間ノードであるノードＮ１２とグランド電位との間に放電パスを形成し、ノードＮ１２の電荷を放電する。放電回路ＤＩＳ１２は、参照信号ＶＲＥＦに応じて、アシスト回路ＡＳ１２における中間ノードであるノードＮ１２とグランド電位との間に放電パスを形成し、ノードＮ１２の電荷を放電する。
アシスト回路ＡＳ１２は、トランジスタＴｒ４、トランジスタＴｒ６、トランジスタＴｒ７、トランジスタＴｒ８、トランジスタＴｒ１７、及び電流源ＣＳ２を有する。トランジスタＴｒ４、トランジスタＴｒ６、トランジスタＴｒ７、トランジスタＴｒ８、及びトランジスタＴｒ１７は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ４は、トランジスタＴｒ２及びグランド電位の間に配されている。トランジスタＴｒ４は、トランジスタＴｒ２と直列に接続されている。トランジスタＴｒ４は、ダイオード接続されており、トランジスタＴｒ５とカレントミラー回路を形成している。トランジスタＴｒ４は、ゲートがバイアスラインＩＮＢＮとトランジスタＴｒ４のドレインとに接続されている。バイアスラインＩＮＢＮには、電流源ＣＳ２の一端が接続されている。電流源ＣＳ２の他端は、電源電位ＶＣＣＱに接続されている。これにより、トランジスタＴｒ４のドレイン電流に対して、トランジスタＴｒ４のディメンジョンとトランジスタＴｒ５のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ５のドレイン側に現れる。
トランジスタＴｒ６及びトランジスタＴｒ７は、トランジスタＴｒ４のドレインとグランド電位との間に互いに直列に且つトランジスタＴｒ４に並列に接続されている。トランジスタＴｒ６は、ダイオード接続されており、トランジスタＴｒ５とカレントミラー回路を形成している。トランジスタＴｒ６は、ゲートがバイアスラインＩＮＢＮに接続され、ドレインがトランジスタＴｒ４のゲート及びドレインに接続され、ソースがノードＮ１２を介してトランジスタＴｒ７のドレインに接続されている。トランジスタＴｒ７は、ゲートがバイラスラインＩＮＢＮに接続され、ドレインがノードＮ１２を介してトランジスタＴｒ６のソースに接続され、ソースがグランド電位に接続されている。
すなわち、トランジスタＴｒ４は、自身がダイオード接続されていることに加えて、トランジスタＴｒ６を介してダイオード接続されている。これにより、トランジスタＴｒ４のドレイン電流に対するトランジスタＴｒ５のドレイン電流のミラー比を、トランジスタＴｒ７がゲートで受けるバイラスラインＩＮＢＮの電位レベルＶＩＮＢＮに応じて変化させることができる。なお、バイアスラインＩＮＢＮの電位レベルＶＩＮＢＮは、電流源ＣＳ２の作用により、参照信号ＶＲＥＦのレベルより高いレベル（例えば、ＶＲＥＦ＜ＶＩＮＢＮ＜ＶＣＣＱ）に調整され得る。
また、放電回路ＤＩＳ１１は、ゲートがバイラスラインＩＮＢＮに接続されたトランジスタＴｒ７を含み、バイアスラインＩＮＢＮの電位に応じて、アシスト回路ＡＳ１２における中間ノードであるノードＮ１２の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、ノードＮ１２を放電させるべきタイミングでトランジスタＴｒ７をオンさせることができる。例えば、放電回路ＤＩＳ１１は、入力信号ＩＮがＬレベルからＨレベルに遷移するタイミングで、トランジスタＴｒ７をオンさせ、ノードＮ１２とグランド電位との間に放電パスを形成することができる。これにより、ノードＮ１２の電荷を適切に放電できる。
トランジスタＴｒ８及びトランジスタＴｒ１７は、ノードＮ１２とグランド電位との間に互いに直列に且つトランジスタＴｒ７に並列に接続されている。トランジスタＴｒ８は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ１２に接続され、ソースがトランジスタＴｒ１７のドレインに接続されている。トランジスタＴｒ１７は、ゲートが電源電位ＶＣＣＱに接続され、ドレインがトランジスタＴｒ８のソースに接続され、ソースがグランド電位に接続されている。
すなわち、放電回路ＤＩＳ１２は、参照信号ＶＲＥＦをゲートで受けるトランジスタＴｒ８とゲートが電源電位ＶＣＣＱに接続されたトランジスタＴｒ１７との直列接続を含み、参照信号ＶＲＥＦに応じて、アシスト回路ＡＳ１２における中間ノードであるノードＮ１２の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが比較的大きなときに、放電回路ＤＩＳ１１の放電能力の不足分を補うように補助的に働き、ノードＮ１２とグランド電位との間に放電パスを形成し、ノードＮ１２の電荷を放電できる。すなわち、電源電圧ＶＣＣＱのレベルに応じて、ノードＮ１２の電荷を適切に放電できる。
差動増幅回路２０は、差動回路ＤＩＦＦ２、負荷回路ＬＤ２、アシスト回路ＡＳ２１、アシスト回路ＡＳ２２、転送回路ＴＲ２１、及び転送回路ＴＲ２２を有する。差動回路ＤＩＦＦ２は、負荷回路ＬＤ２とグランド電位との間に配されている。負荷回路ＬＤ２は、差動回路ＤＩＦＦ２と電源電位ＶＣＣＱとの間に配されている。アシスト回路ＡＳ２１は、差動回路ＤＩＦＦ２及び負荷回路ＬＤ２と転送回路ＴＲ２１との間に配されている。アシスト回路ＡＳ２２は、差動回路ＤＩＦＦ２及び負荷回路ＬＤ２と転送回路ＴＲ２２との間に配されている。
転送回路ＴＲ２１は、トランジスタＴｒ２４を有する。トランジスタＴｒ２４は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２４は、ゲートがバイアスラインＩＮＢを介してアシスト回路ＡＳ２１に接続されている。トランジスタＴｒ２４は、ドレインがレベルシフタ４０に接続され、ソースが電源電位ＶＣＣＱに接続されている。
転送回路ＴＲ２２は、トランジスタＴｒ１３を有する。トランジスタＴｒ１３は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１３は、ゲートがバイアスラインＶＲＥＦＢを介してアシスト回路ＡＳ２２に接続されている。トランジスタＴｒ１３は、ドレインがレベルシフタ４０に接続され、ソースが電源電位ＶＣＣＱに接続されている。
差動回路ＤＩＦＦ２は、トランジスタＴｒ９、トランジスタＴｒ１０、及び電流源ＣＳ４を有する。トランジスタＴｒ９及びトランジスタＴｒ１０は、差動対を構成する。トランジスタＴｒ９及びトランジスタＴｒ１０は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ９は、入力信号ＩＮをゲートで受け、ドレインがノードＮ２１に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。トランジスタＴｒ１０は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ２２に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。電流源ＣＳ４の他端は、グランド電位に電気的に接続されている。
負荷回路ＬＤ２は、トランジスタＴｒ２７及びトランジスタＴｒ２８を有する。トランジスタＴｒ２７及びトランジスタＴｒ２８は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２７は、所定のバイアス電圧ＶＢＰをゲートで受け、ドレインがノードＮ２１に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。トランジスタＴｒ２８は、所定のバイアス電圧ＶＢＰをゲートで受け、ドレインがノードＮ２２に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。
アシスト回路ＡＳ２１は、トランジスタＴｒ１１、トランジスタＴｒ２５、トランジスタＴｒ２６、及び電流源ＣＳ５を有する。トランジスタＴｒ１１、トランジスタＴｒ２５、及びトランジスタＴｒ２６は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１１は、トランジスタＴｒ９及び電源電位ＶＣＣＱの間に配されている。トランジスタＴｒ１１は、トランジスタＴｒ９と直列に接続されている。トランジスタＴｒ１１は、ダイオード接続されており、トランジスタＴｒ２４とカレントミラー回路を形成している。トランジスタＴｒ１１は、ゲートがバイアスラインＩＮＢとトランジスタＴｒ１１のドレインとに接続されている。バイアスラインＩＮＢには、電流源ＣＳ５の一端が接続されている。電流源ＣＳ５の他端は、グランド電位に接続されている。これにより、トランジスタＴｒ１１のドレイン電流に対して、トランジスタＴｒ１１のディメンジョンとトランジスタＴｒ２４のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ２４のドレイン側に現れる。
トランジスタＴｒ２５及びトランジスタＴｒ２６は、トランジスタＴｒ１１のドレインと電源電位ＶＣＣＱとの間に互いに直列に且つトランジスタＴｒ１１に並列に接続されている。トランジスタＴｒ２５は、ダイオード接続されており、トランジスタＴｒ２４とカレントミラー回路を形成している。トランジスタＴｒ２５は、ゲートがバイアスラインＩＮＢに接続され、ドレインがトランジスタＴｒ１１のゲート及びドレインに接続され、ソースがノードＮ２１を介してトランジスタＴｒ２６のドレインに接続されている。トランジスタＴｒ２６は、入力信号ＩＮをゲートで受け、ドレインがノードＮ２１を介してトランジスタＴｒ２５のソースに接続され、ソースが電源電位ＶＣＣＱに接続されている。
すなわち、トランジスタＴｒ１１は、自身がダイオード接続されていることに加えて、トランジスタＴｒ２５を介してダイオード接続されている。これにより、トランジスタＴｒ１１のドレイン電流に対するトランジスタＴｒ２４のドレイン電流のミラー比を、トランジスタＴｒ２６がゲートで受ける入力信号ＩＮのレベルに応じて変化させることができる。
アシスト回路ＡＳ２２は、アシスト回路ＡＳ２１とほぼ対称的な構成を有しているが、放電回路ＤＩＳ２１及び放電回路ＤＩＳ２２を含む点で異なる。放電回路ＤＩＳ２１は、バイアスラインＶＲＥＦＢの電位に応じて、アシスト回路ＡＳ２２における中間ノードであるノードＮ２２とグランド電位との間に放電パスを形成し、ノードＮ２２の電荷を放電する。放電回路ＤＩＳ２２は、参照信号ＶＲＥＦに応じて、アシスト回路ＡＳ２２における中間ノードであるノードＮ２２とグランド電位との間に放電パスを形成し、ノードＮ２２の電荷を放電する。
アシスト回路ＡＳ２２は、トランジスタＴｒ１２、トランジスタＴｒ１４、トランジスタＴｒ１５、トランジスタＴｒ１６、トランジスタＴｒ２３、及び電流源ＣＳ６を有する。トランジスタＴｒ１２、トランジスタＴｒ１４、トランジスタＴｒ１５、トランジスタＴｒ１６、及びトランジスタＴｒ２３は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１２は、トランジスタＴｒ１０及び電源電位ＶＣＣＱの間に配されている。トランジスタＴｒ１２は、トランジスタＴｒ１０と直列に接続されている。トランジスタＴｒ１２は、ダイオード接続されており、トランジスタＴｒ１３とカレントミラー回路を形成している。トランジスタＴｒ１２は、ゲートがバイアスラインＶＲＥＦＢとトランジスタＴｒ１２のドレインとに接続されている。バイアスラインＶＲＥＦＢには、電流源ＣＳ６の一端が接続されている。電流源ＣＳ６の他端は、グランド電位に接続されている。これにより、トランジスタＴｒ１２のドレイン電流に対して、トランジスタＴｒ１２のディメンジョンとトランジスタＴｒ１３のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ１３のドレイン側に現れる。
トランジスタＴｒ１４及びトランジスタＴｒ１５は、トランジスタＴｒ１２のドレインと電源電位ＶＣＣＱとの間に互いに直列に且つトランジスタＴｒ１２に並列に接続されている。トランジスタＴｒ１４は、ダイオード接続されており、トランジスタＴｒ１３とカレントミラー回路を形成している。トランジスタＴｒ１４は、ゲートがバイアスラインＶＲＥＦＢに接続され、ドレインがトランジスタＴｒ１２のゲート及びドレインに接続され、ソースがノードＮ２２を介してトランジスタＴｒ１５のドレインに接続されている。トランジスタＴｒ１５は、ゲートがバイラスラインＶＲＥＦＢに接続され、ドレインがノードＮ２２を介してトランジスタＴｒ１４のソースに接続され、ソースが電源電位ＶＣＣＱに接続されている。
すなわち、トランジスタＴｒ１２は、自身がダイオード接続されていることに加えて、トランジスタＴｒ１４を介してダイオード接続されている。これにより、トランジスタＴｒ１２のドレイン電流に対するトランジスタＴｒ１３のドレイン電流のミラー比を、トランジスタＴｒ１５がゲートで受ける参照信号ＶＲＥＦのレベルに応じて変化させることができる。
また、放電回路ＤＩＳ２１は、ゲートがバイラスラインＶＲＥＦＢに接続されたトランジスタＴｒ１５を含み、バイアスラインＶＲＥＦＢの電位に応じて、アシスト回路ＡＳ２２における中間ノードであるノードＮ２２の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、ノードＮ２２を放電させるべきタイミングでトランジスタＴｒ１５をオンさせ、ノードＮ２２とグランド電位との間に放電パスを形成することができる。例えば、放電回路ＤＩＳ２１は、入力信号ＩＮがＬレベルからＨレベルに遷移するタイミングでトランジスタＴｒ１５をオンさせノードＮ２２とグランド電位との間に放電パスを形成することができる。これにより、ノードＮ２２の電荷を適切に放電できる。
トランジスタＴｒ１６及びトランジスタＴｒ２３は、ノードＮ２２と電源電位ＶＣＣＱとの間に互いに直列に且つトランジスタＴｒ１５に並列に接続されている。トランジスタＴｒ１６は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ２２に接続され、ソースがトランジスタＴｒ２３のドレインに接続されている。トランジスタＴｒ２３は、ゲートがグランド電位に接続され、ドレインがトランジスタＴｒ１６のソースに接続され、ソースが電源電位ＶＣＣＱに接続されている。
すなわち、放電回路ＤＩＳ２２は、参照信号ＶＲＥＦをゲートで受けるトランジスタＴｒ１６とゲートがグランド電位に接続されたトランジスタＴｒ２３との直列接続を含み、参照信号ＶＲＥＦに応じて、アシスト回路ＡＳ２２における中間ノードであるノードＮ２２の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが比較的大きなときに、放電回路ＤＩＳ２１の放電能力の不足分を補うように補助的に働き、ノードＮ２２とグランド電位との間に放電パスを形成し、ノードＮ２２の電荷を放電できる。すなわち、電源電圧ＶＣＣＱのレベルに応じて、ノードＮ２２の電荷を適切に放電できる。
レベルシフタ４０は、トランジスタＴｒ２５、トランジスタＴｒ２６、容量素子Ｃ１、及び容量素子Ｃ２を有する。トランジスタＴｒ２５及びトランジスタＴｒ２６は、バイアスラインＶＲＥＦＢ４を介してゲートが共通接続され、カレントミラー回路を形成する。トランジスタＴｒ２５及びトランジスタＴｒ２６は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２５は、ドレインがトランジスタＴｒ５のドレインに接続されている。トランジスタＴｒ２６は、ドレインがトランジスタＴｒ１８のドレインに接続されている。容量素子Ｃ１は、一端がバイアスラインＩＮＢＮに接続され、他端が容量素子Ｃ２の一端に接続されている。容量素子Ｃ２は、一端が容量素子Ｃ１の他端に接続され、他端がバイアスラインＶＲＥＦＢ４に接続されている。
転送回路ＴＲ１２からノードＮ３１に伝達される信号（電流）と転送回路ＴＲ１１からトランジスタＴｒ２５及びトランジスタＴｒ２６のカレントミラー回路経由でノードＮ３１に伝達される信号（電流）とに応じて、ノードＮ３１には、差動増幅回路１０からの差分信号（電圧）ＶＯ１０が現れる。
同様に、転送回路ＴＲ２２から転送回路ＴＲ１１、トランジスタＴｒ２６、容量素子Ｃ２経由でノードＮ３２に伝達される信号（電流）と転送回路ＴＲ２１から容量素子Ｃ１経由でノードＮ３２に伝達される信号（電流）とに応じて、ノードＮ３２には、差動増幅回路２０からの差分信号（電圧）ＶＯ２０が現れる。
出力回路３０は、レベルシフタ４０とノードＮＯＵＴとの間に配されている。出力回路３０は、ノードＮ３１及びノードＮ３２とノードＮＯＵＴとの間に接続されている。ノードＮ３１及びノードＮ３２は、出力回路３０の入力ノードとして機能する。ノードＮＯＵＴは、出力回路３０の出力ノードとして機能し、半導体装置１の出力ノードとして機能する。
出力回路３０は、複数のインバータＩＶ１，ＩＶ２，ＩＶ３，ＩＶ４を有する。インバータＩＶ１は、入力ノードがノードＮ３１に接続され、出力ノードがインバータＩＶ２に接続されている。インバータＩＶ２は、入力ノードがインバータＩＶ１に接続され、出力ノードがインバータＩＶ３に接続されている。インバータＩＶ３は、入力ノードがインバータＩＶ２に接続され、出力ノードがノードＮＯＵＴに接続されている。インバータＩＶ４は、入力ノードがノードＮ３１に接続され、出力ノードがノードＮ３２に接続されている。この構成により、出力回路３０は、差分信号ＶＯ１０及び差分信号ＶＯ２０を合成し、合成された信号に応じて、出力信号ＯＵＴを生成して出力する。
以上のように、第１の実施形態では、半導体装置１の差動増幅回路１０，２０において、参照信号側のアシスト回路ＡＳ１２，ＡＳ２２に、中間ノードＮ１２，Ｎ２２からの放電パスを形成可能な回路ＤＩＳ１１，ＤＩＳ１２，ＤＩＳ２１，ＤＩＳ２２を設ける。これにより、半導体装置１において、差動増幅回路１０，２０が適正に動作可能な電源電圧ＶＣＣＱの範囲を広域化できる。
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
図１に示す放電回路ＤＩＳ１２，ＤＩＳ２２では、電源電圧ＶＣＣＱをゲートで受けるトランジスタＴｒ１７，Ｔｒ２３がスイッチとして機能している。すなわち、電源電圧ＶＣＣＱのレベルが小さなときに、トランジスタＴｒ１７，Ｔｒ２３がオフし、電源電圧ＶＣＣＱのレベルが大きなときに、トランジスタＴｒ１７，Ｔｒ２３がオンすることで、電源電圧ＶＣＣＱのレベルが大きなときに放電回路ＤＩＳ１２，ＤＩＳ２２が選択的に活性化され得る。
しかし、放電回路ＤＩＳ１２，ＤＩＳ２２では、参照信号ＶＲＥＦをゲートで受けるトランジスタＴｒ８，Ｔｒ１６自体をスイッチとして機能させることも可能である。例えば、参照信号ＶＲＥＦが電源電圧ＶＣＣＱのレベルに応じて予め設定され得る（例えば、ＶＲＥＦ≒ＶＣＣＱ×１／２である）場合、電源電圧ＶＣＣＱのレベルが小さなときに、トランジスタＴｒ８，Ｔｒ１６がオフでき、電源電圧ＶＣＣＱのレベルが大きなときに、トランジスタＴｒ８，Ｔｒ１６がオンできる。
このような考えに基づき、第２の実施形態にかかる半導体装置１ｉは、図２に示すように構成され得る。図２は、第２の実施形態にかかる半導体装置１ｉの構成を示す回路図である。半導体装置１ｉは、差動増幅回路１０及び差動増幅回路２０（図１参照）に代えて、差動増幅回路１０ｉ及び差動増幅回路２０ｉを有する。
差動増幅回路１０ｉは、アシスト回路ＡＳ１２ｉを有する。アシスト回路ＡＳ１２ｉは、放電回路ＤＩＳ１２ｉを有する。放電回路ＤＩＳ１２ｉは、トランジスタＴｒ１７が省略されている点で、第１の実施形態の放電回路ＤＩＳ１２（図１参照）と異なる。これにより、放電回路ＤＩＳ１２ｉの構成が簡略化され得る。
同様に、差動増幅回路２０ｉは、アシスト回路ＡＳ２２ｉを有する。アシスト回路ＡＳ２２ｉは、放電回路ＤＩＳ２２ｉを有する。放電回路ＤＩＳ２２ｉは、トランジスタＴｒ２３が省略されている点で、第１の実施形態の放電回路ＤＩＳ２２（図１参照）と異なる。これにより、放電回路ＤＩＳ２２ｉの構成が簡略化され得る。
以上のように、第２の実施形態では、半導体装置１ｉの差動増幅回路１０ｉ，２０ｉにおける参照信号側のアシスト回路ＡＳ１２ｉ，ＡＳ２２ｉの構成を簡略化でき、半導体装置１ｉを容易に低コスト化できる。
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
差動増幅回路では、アシスト回路が設けられない場合において、電源電圧が低くなったときに動作しにくくなることがある。例えば、差動増幅回路における差動回路及び負荷回路の中間ノードに電荷が滞留すると、それによって出力信号のデューティ比が劣化する可能性がある。すなわち、この場合において、低い電源電圧でも動作可能なように改良し、差動増幅回路が適正に動作可能な電源電圧の範囲を広域化することが望まれる。
そこで、第３の実施形態では、半導体装置の差動増幅回路において、差動回路及び負荷回路の中間ノードからの放電パスを形成可能な回路を設けることにより、差動増幅回路が適正に動作可能な電源電圧の範囲の広域化を図る。
具体的には、半導体装置１０１は、図３に示すように構成され得る。図３は、第３の実施形態にかかる半導体装置１０１の構成を示す回路図である。
半導体装置１０１は、１つの差動増幅回路を用いることで、シングル入力・シングル出力の回路を実現している。半導体装置１０１は、入力信号ＩＮをシングル入力として受け、入力信号ＩＮを差動信号に変換して増幅処理を行い、処理後の差動信号から出力信号ＯＵＴを生成してシングル出力として出力する。
半導体装置１０１は、差動増幅回路１２０を有する。差動増幅回路１２０は、差動対を構成する一対のトランジスタＴｒ９，Ｔｒ１０で入力信号ＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦの差分を増幅して差分信号を生成する。差動増幅回路１２０における差動回路ＤＩＦＦ２及び負荷回路ＬＤ１０２の中間ノードＮ１０１は、出力ラインＬｏｕｔを介して半導体装置１０１の出力ノードＮｏｕｔに接続されている。出力ラインＬｏｕｔは、寄生容量として容量成分Ｃ１０１を有する。半導体装置１０１は、差動増幅回路１２０で生成された差分信号により出力側の中間ノードＮ１０１の電位が変動し、それにより容量成分Ｃ１０１が充放電され、容量成分Ｃ１０１で保持される電位に応じて出力ノードＮｏｕｔから出力信号ＯＵＴが出力される。
差動増幅回路１２０は、差動回路ＤＩＦＦ２、負荷回路ＬＤ１０２、放電回路ＤＩＳ１２１を有する。差動回路ＤＩＦＦ２は、負荷回路ＬＤ１０２とグランド電位との間に、放電回路ＤＩＳ１２１と並列に配されている。放電回路ＤＩＳ１２１は、負荷回路ＬＤ１０２とグランド電位との間に、差動回路ＤＩＦＦ２と並列に配されている。負荷回路ＬＤ１０２は、差動回路ＤＩＦＦ２と電源電位ＶＣＣＱとの間に配されている。
差動回路ＤＩＦＦ２は、トランジスタＴｒ９、トランジスタＴｒ１０、及び電流源ＣＳ４を有する。トランジスタＴｒ９及びトランジスタＴｒ１０は、差動対を構成する。トランジスタＴｒ９及びトランジスタＴｒ１０は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ９は、入力信号ＩＮをゲートで受け、ドレインがノードＮ１０１に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。トランジスタＴｒ１０は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ１０２に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。電流源ＣＳ４の他端は、グランド電位に電気的に接続されている。
負荷回路ＬＤ１０２は、トランジスタＴｒ２７及びトランジスタＴｒ２８を有する。トランジスタＴｒ２８は、ダイオード接続されているとともにトランジスタＴｒ２７とゲートが共通接続されており、トランジスタＴｒ２７及びトランジスタＴｒ２８は、カレントミラー回路を構成している。トランジスタＴｒ２７及びトランジスタＴｒ２８は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２７は、ゲートがトランジスタＴｒ２８のゲート及びドレインに接続され、ドレインがノードＮ１０１に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。トランジスタＴｒ２８は、ゲートがドレイン及びトランジスタＴｒ２７のゲートに接続され、ドレインがノードＮ１０２に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。
放電回路ＤＩＳ１２１は、トランジスタＴｒ１０１、トランジスタＴｒ１０２、及び電流源ＣＳ４を有する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、差動対を構成する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０１は、放電用の参照信号ＶＲＥＦ＿Ｈをゲートで受け、ドレインがノードＮ１０１に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。トランジスタＴｒ１０２は、放電用の参照信号ＶＲＥＦ＿Ｈをゲートで受け、ドレインがノードＮ１０２に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。電流源ＣＳ４は、差動回路ＤＩＦＦ２及び放電回路ＤＩＳ１２１によって共有されている。
放電用の参照信号ＶＲＥＦ＿Ｈのレベルは、参照信号ＶＲＥＦのレベルより高く設定され得る。例えば、ＶＲＥＦ≒ＶＣＣＱ×１／２である場合、放電用の参照信号ＶＲＥＦ＿Ｈのレベルは、次の数式１，２を満たすように設定され得る。
ＶＲＥＦ＿Ｈ ＝ ＶＲＥＦ ＋ ΔＶ１ ・・・数式１
０＜ ΔＶ１ ＜ＶＣＣＱ × １／２ ・・・数式２
すなわち、放電回路ＤＩＳ１２１は、ゲートで参照信号ＶＲＥＦより高い参照信号ＶＲＥＦ＿Ｈを受けるトランジスタＴｒ１０１を含み、参照信号ＶＲＥＦ＿Ｈのレベルに応じて、差動増幅回路１２０における出力側の中間ノードＮ１０１の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、中間ノードＮ１０１を放電させるべきタイミングでトランジスタＴｒ１０１をオンさせ、中間ノードＮ１０１とグランド電位との間に（電流源ＣＳ４経由で）放電パスを形成することができる。例えば、放電回路ＤＩＳ１２１は、入力信号ＩＮがＬレベルからＨレベルに遷移するタイミングでトランジスタＴｒ１０１をオンさせ中間ノードＮ１０１とグランド電位との間に放電パスを形成することができる。これにより、中間ノードＮ１０１の電荷を適切に放電できる。
このように、第３の実施形態では、半導体装置１０１の差動増幅回路１２０において、差動回路ＤＩＦＦ２と並列に、中間ノードＮ１０１からの放電パスを形成可能な回路ＤＩＳ１２１を設ける。これにより、半導体装置１０１において、差動増幅回路１２０が適正に動作可能な電源電圧ＶＣＣＱの範囲を広域化できる。
なお、第３の実施形態の考え方は、差動増幅回路２０（図１参照）に対応した差動増幅回路（例えば、図３に示す差動増幅回路１２０）に適用される代わりに、差動増幅回路１０（図１参照）に対応した差動増幅回路に適用されてもよい。あるいは、第３の実施形態の考え方は、差動増幅回路２０（図１参照）に対応した差動増幅回路に適用されることに加えて、差動増幅回路１０（図１参照）に対応した差動増幅回路に適用されてもよい。
（第４の実施形態）
次に、第４の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態〜第３の実施形態と異なる部分を中心に説明する。
差動増幅回路では、２つのトランジスタのゲート及びドレインがクロスカップル接続された回路（クロスカップル回路）が設けられることがある。クロスカップル回路により、差動回路及び負荷回路の中間ノードの電位変動の振幅を抑制できる。
しかし、この構成において、差動増幅回路における差動回路及び負荷回路の中間ノードに電荷が滞留すると、それによって出力信号のデューティ比が劣化する可能性がある。すなわち、この場合において、低い電源電圧でも動作可能なように改良し、差動増幅回路が適正に動作可能な電源電圧の範囲を広域化することが望まれる。
そこで、第４の実施形態では、半導体装置の差動増幅回路において、差動回路及び負荷回路の中間ノードからの放電パスを形成可能な回路を設けることにより、差動増幅回路が適正に動作可能な電源電圧の範囲の広域化を図る。
具体的には、半導体装置２０１は、図４に示すように構成され得る。図４は、第４の実施形態にかかる半導体装置２０１の構成を示す回路図である。
半導体装置２０１は、差動増幅回路２１０、差動増幅回路２２０、レベルシフタ２５０、及び出力回路２３０を有する。差動増幅回路２１０及び差動増幅回路２２０は、レベルシフタ２５０の入力側で互いに並列に配されている。レベルシフタ２５０は、差動増幅回路２１０及び差動増幅回路２２０と出力回路２３０との間に配されている。
差動増幅回路２１０は、差動対を構成する一対のトランジスタＴｒ１，Ｔｒ２で入力信号ＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦの差分を増幅して差分信号を生成する。
差動増幅回路２２０は、差動対を構成する一対のトランジスタＴｒ９，Ｔｒ１０で入力信号ＩＮ及び参照信号ＶＲＥＦをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦの差分を増幅して差分信号を生成する。
レベルシフタ２５０は、差動増幅回路２１０及び差動増幅回路２２０から差分信号を受け、電源電圧ＶＣＣＱ及び電源電圧ＶＤＤＣを用いて差分信号のレベルをシフトさせて出力回路２３０へ転送する。電源電圧ＶＤＤＣは、電源電圧ＶＣＣＱと異なるレベルの電源電圧（例えば、電源電圧ＶＣＣＱよりレベルの低い電源電圧）である。出力回路２３０は、電源電圧ＶＤＤＣを用いて、転送された差分信号に応じた出力信号ＯＵＴを生成して出力する。
差動増幅回路２１０は、差動回路ＤＩＦＦ１、負荷回路ＬＤ２０１、放電回路ＤＩＳ１１１、補助回路ＡＳ２１１、補助回路ＡＳ２１２、転送回路ＴＲ１１を有する。差動回路ＤＩＦＦ１は、負荷回路ＬＤ２０１と電源電位ＶＣＣＱとの間に、放電回路ＤＩＳ１１１と並列に配されている。放電回路ＤＩＳ１１１は、負荷回路ＬＤ２０１と電源電位ＶＣＣＱとの間に、差動回路ＤＩＦＦ１と並列に配されている。負荷回路ＬＤ２０１は、差動回路ＤＩＦＦ１とグランド電位との間に配されている。負荷回路ＬＤ２０１は、２つのトランジスタのゲート及びドレインがクロスカップル接続された回路（クロスカップル回路）で構成されている。
転送回路ＴＲ１１は、トランジスタＴｒ１８を有する。トランジスタＴｒ１８は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１８は、ゲートがバイアスラインＮＰを介して補助回路ＡＳ２１１に接続されている。トランジスタＴｒ１８は、ドレインがレベルシフタ２５０に接続され、ソースがグランド電位に接続されている。
差動回路ＤＩＦＦ１は、トランジスタＴｒ１、トランジスタＴｒ２、及び電流源ＣＳ１を有する。トランジスタＴｒ１及びトランジスタＴｒ２は、差動対を構成する。トランジスタＴｒ１及びトランジスタＴｒ２は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１は、入力信号ＩＮをゲートで受け、ドレインがノードＮ１０３に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。トランジスタＴｒ２は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ１０４に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。電流源ＣＳ１の他端は、電源電位ＶＣＣＱに電気的に接続されている。
負荷回路ＬＤ２０１は、トランジスタＴｒ２１及びトランジスタＴｒ２２を有する。トランジスタＴｒ２１及びトランジスタＴｒ２２は、ゲート及びドレインがクロスカップル接続されている。トランジスタＴｒ２１及びトランジスタＴｒ２２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ２１は、ゲートがトランジスタＴｒ２２のゲート及びドレインに接続され、ドレインがノードＮ１０３に電気的に接続され、ソースがグランド電位に電気的に接続される。トランジスタＴｒ２２は、ゲートがドレイン及びトランジスタＴｒ２１のゲートに接続され、ドレインがノードＮ１０４に電気的に接続され、ソースがグランド電位に電気的に接続される。
補助回路ＡＳ２１１は、トランジスタＴｒ３を有する。トランジスタＴｒ３は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ３は、トランジスタＴｒ１及びグランド電位の間に配されている。トランジスタＴｒ３は、トランジスタＴｒ１と直列に接続されている。トランジスタＴｒ３は、ダイオード接続されており、トランジスタＴｒ１８とカレントミラー回路を形成している。トランジスタＴｒ３は、ゲートがバイアスラインＮＰとトランジスタＴｒ３のドレインとに接続されている。トランジスタＴｒ３のドレインは、ノードＮ１０３に接続されている。これにより、トランジスタＴｒ３のドレイン電流（すなわち、ノードＮ１０３に流れる電流）に対して、トランジスタＴｒ３のディメンジョンとトランジスタＴｒ１８のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ１８のドレイン側に現れる。
補助回路ＡＳ２１２は、トランジスタＴｒ４を有する。トランジスタＴｒ４は、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ４は、トランジスタＴｒ２及びグランド電位の間に配されている。トランジスタＴｒ４は、トランジスタＴｒ２と直列に接続されている。トランジスタＴｒ４は、ゲートがドレインに接続されている。トランジスタＴｒ３のドレインは、ノードＮ１０４に接続されている。
放電回路ＤＩＳ１１１は、トランジスタＴｒ１０３、トランジスタＴｒ１０４、及び電流源ＣＳ１を有する。トランジスタＴｒ１０３及びトランジスタＴｒ１０４は、差動対を構成する。トランジスタＴｒ１０３及びトランジスタＴｒ１０４は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０３は、放電用の参照信号ＶＲＥＦ＿Ｌをゲートで受け、ドレインがノードＮ１０４に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。トランジスタＴｒ１０４は、放電用の参照信号ＶＲＥＦ＿Ｌをゲートで受け、ドレインがノードＮ１０３に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。電流源ＣＳ１の他端は、電源電位ＶＣＣＱに電気的に接続されている。電流源ＣＳ１は、差動回路ＤＩＦＦ１及び放電回路ＤＩＳ１１１によって共有されている。
放電用の参照信号ＶＲＥＦ＿Ｌのレベルは、参照信号ＶＲＥＦのレベルより低く設定され得る。例えば、ＶＲＥＦ≒ＶＣＣＱ×１／２である場合、放電用の参照信号ＶＲＥＦ＿Ｌのレベルは、次の数式３，４を満たすように設定され得る。
ＶＲＥＦ＿Ｌ ＝ ＶＲＥＦ − ΔＶ２ ・・・数式３
０＜ ΔＶ２ ＜ＶＣＣＱ×１／２ ・・・数式４
数式３，４におけるΔＶ２は、数式１，２におけるΔＶ１と均等な値であってもよいし、異なる値であってもよい。
すなわち、放電回路ＤＩＳ１１１は、ゲートで参照信号ＶＲＥＦより低い参照信号ＶＲＥＦ＿Ｌを受けるトランジスタＴｒ１０３を含み、参照信号ＶＲＥＦ＿Ｌのレベルに応じて、差動増幅回路２１０における出力側の中間ノードＮ１０３の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、中間ノードＮ１０３を放電させるべきタイミングでトランジスタＴｒ１０３をオンさせ、中間ノードＮ１０３と電源電位ＶＣＣＱとの間に（電流源ＣＳ１経由で）放電パスを形成することができる。例えば、放電回路ＤＩＳ１１１は、入力信号ＩＮがＨレベルからＬレベルに遷移するタイミングでトランジスタＴｒ１０３をオンさせ中間ノードＮ１０３と電源電位ＶＣＣＱとの間に放電パスを形成することができる。これにより、中間ノードＮ１０３の電荷を適切に放電できる。
差動増幅回路２２０は、差動回路ＤＩＦＦ２、負荷回路ＬＤ２０２、放電回路ＤＩＳ１２１、補助回路ＡＳ２２１、補助回路ＡＳ２２２、転送回路ＴＲ２１を有する。差動回路ＤＩＦＦ２は、負荷回路ＬＤ２０２とグランド電位との間に、放電回路ＤＩＳ１２１と並列に配されている。放電回路ＤＩＳ１２１は、負荷回路ＬＤ２０２とグランド電位との間に、差動回路ＤＩＦＦ２と並列に配されている。負荷回路ＬＤ２０２は、差動回路ＤＩＦＦ２と電源電位ＶＣＣＱとの間に配されている。負荷回路ＬＤ２０２は、２つのトランジスタのゲート及びドレインがクロスカップル接続された回路（負荷回路ＬＤ２０２）で構成されている。
転送回路ＴＲ２１は、トランジスタＴｒ２４を有する。トランジスタＴｒ２４は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２４は、ゲートがバイアスラインＮＮを介して補助回路ＡＳ２２１に接続されている。トランジスタＴｒ２４は、ドレインがレベルシフタ２５０に接続され、ソースが電源電位ＶＣＣＱに接続されている。
差動回路ＤＩＦＦ２は、トランジスタＴｒ９、トランジスタＴｒ１０、及び電流源ＣＳ４を有する。トランジスタＴｒ９及びトランジスタＴｒ１０は、差動対を構成する。トランジスタＴｒ９及びトランジスタＴｒ１０は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ９は、入力信号ＩＮをゲートで受け、ドレインがノードＮ１０２に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。トランジスタＴｒ１０は、参照信号ＶＲＥＦをゲートで受け、ドレインがノードＮ１０１に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。電流源ＣＳ４の他端は、グランド電位に電気的に接続されている。
負荷回路ＬＤ２０２は、トランジスタＴｒ２１及びトランジスタＴｒ２２を有する。トランジスタＴｒ２１及びトランジスタＴｒ２２は、ゲート及びドレインがクロスカップル接続されている。トランジスタＴｒ２１及びトランジスタＴｒ２２は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ２１は、ゲートがトランジスタＴｒ２２のゲート及びドレインに接続され、ドレインがノードＮ１０２に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。トランジスタＴｒ２２は、ゲートがドレイン及びトランジスタＴｒ２１のゲートに接続され、ドレインがノードＮ１０１に電気的に接続され、ソースが電源電位ＶＣＣＱに電気的に接続される。
補助回路ＡＳ２２１は、トランジスタＴｒ１１を有する。トランジスタＴｒ１１は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１１は、トランジスタＴｒ９及び電源電位ＶＣＣＱの間に配されている。トランジスタＴｒ１１は、トランジスタＴｒ９と直列に接続されている。トランジスタＴｒ１１は、ダイオード接続されており、トランジスタＴｒ２４とカレントミラー回路を形成している。トランジスタＴｒ１１は、ゲートがバイアスラインＮＮとトランジスタＴｒ１１のドレインとに接続されている。トランジスタＴｒ１１のドレインは、ノードＮ１０１に接続されている。これにより、トランジスタＴｒ１１のドレイン電流（すなわち、ノードＮ１０１に流れる電流）に対して、トランジスタＴｒ１１のディメンジョンとトランジスタＴｒ２４のディメンジョンとの比によって決まるミラー比に応じたドレイン電流がトランジスタＴｒ２４のドレイン側に現れる。
補助回路ＡＳ２２２は、トランジスタＴｒ１２を有する。トランジスタＴｒ１２は、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１２は、トランジスタＴｒ１０及び電源電位ＶＣＣＱの間に配されている。トランジスタＴｒ１２は、トランジスタＴｒ１０と直列に接続されている。トランジスタＴｒ１２は、ゲートがドレインに接続されている。トランジスタＴｒ１１のドレインは、ノードＮ１０１に接続されている。
放電回路ＤＩＳ１２１は、トランジスタＴｒ１０１、トランジスタＴｒ１０２、及び電流源ＣＳ４を有する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、差動対を構成する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０１は、放電用の参照信号ＶＲＥＦ＿Ｈをゲートで受け、ドレインがノードＮ１０１に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。トランジスタＴｒ１０２は、放電用の参照信号ＶＲＥＦ＿Ｈをゲートで受け、ドレインがノードＮ１０２に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。電流源ＣＳ４の他端は、グランド電位に電気的に接続されている。電流源ＣＳ４は、差動回路ＤＩＦＦ２及び放電回路ＤＩＳ１２１によって共有されている。
放電用の参照信号ＶＲＥＦ＿Ｈのレベルは、参照信号ＶＲＥＦのレベルより高く設定され得る。例えば、ＶＲＥＦ≒ＶＣＣＱ×１／２である場合、放電用の参照信号ＶＲＥＦ＿Ｈのレベルは、数式１，２を満たすように設定され得る。
すなわち、放電回路ＤＩＳ１２１は、ゲートで参照信号ＶＲＥＦより高い参照信号ＶＲＥＦ＿Ｈを受けるトランジスタＴｒ１０１を含み、参照信号ＶＲＥＦ＿Ｈのレベルに応じて、差動増幅回路２２０における出力側の中間ノードＮ１０１の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、中間ノードＮ１０１を放電させるべきタイミングでトランジスタＴｒ１０１をオンさせ、中間ノードＮ１０１とグランド電位との間に（電流源ＣＳ４経由で）放電パスを形成することができる。例えば、放電回路ＤＩＳ１２１は、入力信号ＩＮがＨレベルからＬレベルに遷移するタイミングでトランジスタＴｒ１０１をオンさせ中間ノードＮ１０１とグランド電位との間に放電パスを形成することができる。これにより、中間ノードＮ１０１の電荷を適切に放電できる。
なお、レベルシフタ２５０は、複数のインバータＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８を有する。インバータＩＶ５は、入力ノードがノードＮ２３１に接続され、出力ノードがインバータＩＶ６に接続されている。インバータＩＶ６は、入力ノードがインバータＩＶ５に接続され、出力ノードが出力回路２３０に接続されている。インバータＩＶ７は、入力ノードがノードＮ２３２に接続され、出力ノードがインバータＩＶ８に接続されている。インバータＩＶ８は、入力ノードがインバータＩＶ７に接続され、出力ノードが出力回路２３０に接続されている。インバータＩＶ７は、電源電圧ＶＣＣＱを用いて動作し、インバータＩＶ５，ＩＶ６，ＩＶ８は、電源電圧ＶＤＤＣを用いて動作する。この構成により、差分信号ＶＯ１０及び差分信号ＶＯ２０のレベルをそれぞれシフトして出力回路３０へ転送する。
また、出力回路２３０は、出力回路３０（図１参照）からインバータＩＶ３，ＩＶ４が省略されて構成される。この構成により、出力回路２３０は、差分信号ＶＯ１０及び差分信号ＶＯ２０に応じて、出力信号ＯＵＴを生成して出力する。
このように、第４の実施形態では、半導体装置２０１の差動増幅回路２１０，２２０において、差動回路ＤＩＦＦ１，ＤＩＦＦ２と並列に、中間ノードＮ１０１，Ｎ１０３からの放電パスを形成可能な回路ＤＩＳ１１１，ＤＩＳ１２１を設ける。これにより、半導体装置２０１において、差動増幅回路２１０，２２０が適正に動作可能な電源電圧ＶＣＣＱの範囲を広域化できる。
なお、放電用の参照信号ＶＲＥＦ＿Ｌ，ＶＲＥＦ＿Ｈは、差分信号生成用の参照信号として兼用されてもよい。この場合、半導体装置２０１ｉは、図５に示すように構成され得る。図５は、第４の実施形態の変形例にかかる半導体装置２０１ｉの構成を示す回路図である。半導体装置２０１ｉは、差動増幅回路２１０，２２０（図４参照）に代えて、差動増幅回路２１０ｉ，２２０ｉを有する。
差動増幅回路２１０ｉは、差分回路ＤＩＦＦ１ｉを有する。差分回路ＤＩＦＦ１ｉは、トランジスタＴｒ２（図４参照）が省略されており、トランジスタＴｒ１０４をさらに有する。トランジスタＴｒ１０４は、差動増幅回路２１０ｉと放電回路ＤＩＳ１１１とによって共有されている。
すなわち、差動増幅回路２１０ｉは、差動対を構成する一対のトランジスタＴｒ１，Ｔｒ１０４で入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｌをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｌの差分を増幅して差分信号を生成する。
差動増幅回路２２０ｉは、差分回路ＤＩＦＦ２ｉを有する。差分回路ＤＩＦＦ２ｉは、トランジスタＴｒ１０（図４参照）が省略されており、トランジスタＴｒ１０２をさらに有する。すなわち、トランジスタＴｒ１０２は、差動増幅回路２２０ｉと放電回路ＤＩＳ１２１とによって共有されている。
すなわち、差動増幅回路２２０ｉは、差動対を構成する一対のトランジスタＴｒ１，Ｔｒ１０２で入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｈをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｈの差分を増幅して差分信号を生成する。
このように、差動増幅回路２１０ｉ，２２０ｉにおける差分回路ＤＩＦＦ１ｉ，ＤＩＦＦ２ｉと放電回路ＤＩＳ１１１，ＤＩＳ１２１とでトランジスタＴｒ１０４，Ｔｒ１０２が共有されるので、回路構成を簡略化でき、低コスト化できる。
（第５の実施形態）
次に、第５の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態〜第４の実施形態と異なる部分を中心に説明する。
図４に示す差動増幅回路２１０，２２０では、クロスカップル回路（トランジスタＴｒ２１，２２，２７，２８）の影響でバイアスラインＮＰ，ＮＮの電位の遷移タイミングが信号パターンに依存してばらつくジッタが発生することがある。例えば、信号パターンがＬ→Ｌ→Ｌ→Ｈである場合におけるＬ→Ｈの遷移タイミングに比べて、信号パターンがＬ→Ｈ→Ｌ→Ｈである場合における２回目のＬ→Ｈの遷移タイミングが遅延する傾向にある。これにより、信号のＶａｌｉｄ Ｗｉｎｄｏｗが減少し、信号が出力先の内部回路で適正に使用できなくなる可能性がある。すなわち、クロスカップル回路による高速化の効果を維持しながら、信号パターン依存の遅延を抑制するように高速化することが望まれる。
このような考えに基づき、第５の実施形態にかかる半導体装置２０１ｊは、図６に示すように構成され得る。図６は、第５の実施形態にかかる半導体装置２０１ｊの構成を示す回路図である。半導体装置２０１ｊは、差動増幅回路２１０及び差動増幅回路２２０（図４参照）に代えて、差動増幅回路２１０ｊ及び差動増幅回路２２０ｊを有する。
差動増幅回路２１０ｊは、アシスト回路ＡＳ２１１ｊ，ＡＳ２１２ｊを有する。アシスト回路ＡＳ２１１ｊは、アシスト回路ＡＳ１１（図１参照）と同様に構成され得る。アシスト回路ＡＳ２１２ｊは、アシスト回路ＡＳ１２（図１参照）からトランジスタＴｒ６、トランジスタＴｒ７、トランジスタＴｒ８、トランジスタＴｒ１７が省略されて構成され得る。
アシスト回路ＡＳ２１１ｊでは、トランジスタＴｒ３は、自身がダイオード接続されていることに加えて、トランジスタＴｒ１９を介してダイオード接続されている。これにより、トランジスタＴｒ３のドレイン電流に対するトランジスタＴｒ１８のドレイン電流のミラー比を、トランジスタＴｒ２０がゲートで受ける入力信号ＩＮのレベルに応じて変化させることができる。この結果、バイアスラインＮＰの電位の遷移タイミングにおける信号パターンに依存した遅延を抑制できる。
差動増幅回路２２０ｊは、アシスト回路ＡＳ２２１ｊ，ＡＳ２２２ｊを有する。アシスト回路ＡＳ２２１ｊは、アシスト回路ＡＳ２１（図１参照）と同様に構成され得る。アシスト回路ＡＳ２２２ｊは、アシスト回路ＡＳ２２（図１参照）からトランジスタＴｒ１４、トランジスタＴｒ１５、トランジスタＴｒ１６、トランジスタＴｒ２３が省略されて構成され得る。
アシスト回路ＡＳ２２１ｊでは、トランジスタＴｒ１１は、自身がダイオード接続されていることに加えて、トランジスタＴｒ２５を介してダイオード接続されている。これにより、トランジスタＴｒ９のドレイン電流に対するトランジスタＴｒ２４のドレイン電流のミラー比を、トランジスタＴｒ２６がゲートで受ける入力信号ＩＮのレベルに応じて変化させることができる。この結果、バイアスラインＮＮの電位の遷移タイミングにおける信号パターンに依存した遅延を抑制できる。
以上のように、第５の実施形態では、差分信号を出力側に転送する際のミラー比を入力信号に応じて変化させるアシスト回路ＡＳ２１１ｊ，ＡＳ２２１ｊを差動増幅回路２１０ｊ，２２０ｊに設ける。これにより、差動増幅回路２１０ｊ，２２０ｊを高速に動作させることができる。
なお、放電用の参照信号ＶＲＥＦ＿Ｌ，ＶＲＥＦ＿Ｈは、差分信号生成用の参照信号として兼用されてもよい。この場合、半導体装置２０１ｋは、図７に示すように構成され得る。図７は、第５の実施形態の変形例にかかる半導体装置２０１ｋの構成を示す回路図である。半導体装置２０１ｋは、差動増幅回路２１０ｊ，２２０ｊ（図６参照）に代えて、差動増幅回路２１０ｋ，２２０ｋを有する。
差動増幅回路２１０ｋは、差分回路ＤＩＦＦ１ｋを有する。差分回路ＤＩＦＦ１ｋは、トランジスタＴｒ２（図６参照）が省略されており、トランジスタＴｒ１０４をさらに有する。トランジスタＴｒ１０４は、差動増幅回路２１０ｋと放電回路ＤＩＳ１１１とによって共有されている。
すなわち、差動増幅回路２１０ｋは、差動対を構成する一対のトランジスタＴｒ１，Ｔｒ１０４で入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｌをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｌの差分を増幅して差分信号を生成する。
差動増幅回路２２０ｋは、差分回路ＤＩＦＦ２ｋを有する。差分回路ＤＩＦＦ２ｋは、トランジスタＴｒ１０（図６参照）が省略されており、トランジスタＴｒ１０２をさらに有する。すなわち、トランジスタＴｒ１０２は、差動増幅回路２２０ｋと放電回路ＤＩＳ１２１とによって共有されている。
すなわち、差動増幅回路２２０ｋは、差動対を構成する一対のトランジスタＴｒ１，Ｔｒ１０２で入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｈをそれぞれ受け、電源電圧ＶＣＣＱを用いて入力信号ＩＮ及び参照信号ＶＲＥＦ＿Ｈの差分を増幅して差分信号を生成する。
このように、差動増幅回路２１０ｋ，２２０ｋにおける差分回路ＤＩＦＦ１ｋ，ＤＩＦＦ２ｋと放電回路ＤＩＳ１１１，ＤＩＳ１２１とでトランジスタＴｒ１０４，Ｔｒ１０２が共有されるので、回路構成を簡略化でき、低コスト化できる。
（第６の実施形態）
次に、第６の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態〜第５の実施形態と異なる部分を中心に説明する。
差動増幅回路では、アシスト回路が設けられる場合において、電源電圧が低くなったときに動作しにくくなることがある。例えば、差動増幅回路における差動回路及び負荷回路の中間ノードに電荷が滞留すると、それによって出力信号のデューティ比が劣化する可能性がある。すなわち、この場合において、低い電源電圧でも動作可能なように改良し、差動増幅回路が適正に動作可能な電源電圧の範囲を広域化することが望まれる。
そこで、第６の実施形態では、半導体装置の差動増幅回路において、差動回路及び負荷回路の中間ノードからの放電パスを形成可能な回路を設けることにより、差動増幅回路が適正に動作可能な電源電圧の範囲の広域化を図る。
具体的には、半導体装置３０１は、図８に示すように構成され得る。図８は、第６の実施形態にかかる半導体装置３０１の構成を示す回路図である。
半導体装置３０１は、差動増幅回路１０及び差動増幅回路２０（図１参照）に代えて、差動増幅回路３１０及び差動増幅回路３２０を有する。
差動増幅回路３１０は、放電回路ＤＩＳ１１１をさらに有する。放電回路ＤＩＳ１１１は、トランジスタＴｒ１０３、トランジスタＴｒ１０４、及び電流源ＣＳ１を有する。トランジスタＴｒ１０３及びトランジスタＴｒ１０４は、差動対を構成する。トランジスタＴｒ１０３及びトランジスタＴｒ１０４は、それぞれ、ＰＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０３は、放電用の参照信号ＶＲＥＦ＿Ｌをゲートで受け、ドレインがノードＮ１０４に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。トランジスタＴｒ１０４は、放電用の参照信号ＶＲＥＦ＿Ｌをゲートで受け、ドレインがノードＮ１０３に電気的に接続され、ソースが電流源ＣＳ１の一端に電気的に接続されている。電流源ＣＳ１の他端は、電源電位ＶＣＣＱに電気的に接続されている。電流源ＣＳ１は、差動回路ＤＩＦＦ１及び放電回路ＤＩＳ１１１によって共有されている。
放電用の参照信号ＶＲＥＦ＿Ｌのレベルは、参照信号ＶＲＥＦのレベルより低く設定され得る。例えば、ＶＲＥＦ≒ＶＣＣＱ×１／２である場合、放電用の参照信号ＶＲＥＦ＿Ｌのレベルは、数式３，４を満たすように設定され得る。
すなわち、放電回路ＤＩＳ１１１は、ゲートで参照信号ＶＲＥＦより低い参照信号ＶＲＥＦ＿Ｌを受けるトランジスタＴｒ１０３を含み、参照信号ＶＲＥＦ＿Ｌのレベルに応じて、差動増幅回路３１０における出力側の中間ノードＮ１０３の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、中間ノードＮ１０３を放電させるべきタイミングでトランジスタＴｒ１０３をオンさせ、中間ノードＮ１０３と電源電位ＶＣＣＱとの間に（電流源ＣＳ１経由で）放電パスを形成することができる。例えば、放電回路ＤＩＳ１１１は、入力信号ＩＮがＨレベルからＬレベルに遷移するタイミングでトランジスタＴｒ１０３をオンさせ中間ノードＮ１０３と電源電位ＶＣＣＱとの間に放電パスを形成することができる。これにより、中間ノードＮ１０３の電荷を適切に放電できる。
差動増幅回路３２０は、放電回路ＤＩＳ１２１をさらに有する。放電回路ＤＩＳ１２１は、トランジスタＴｒ１０１、トランジスタＴｒ１０２、及び電流源ＣＳ４を有する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、差動対を構成する。トランジスタＴｒ１０１及びトランジスタＴｒ１０２は、それぞれ、ＮＭＯＳトランジスタで構成され得る。トランジスタＴｒ１０１は、放電用の参照信号ＶＲＥＦ＿Ｈをゲートで受け、ドレインがノードＮ１０１に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。トランジスタＴｒ１０２は、放電用の参照信号ＶＲＥＦ＿Ｈをゲートで受け、ドレインがノードＮ１０２に電気的に接続され、ソースが電流源ＣＳ４の一端に電気的に接続されている。電流源ＣＳ４の他端は、グランド電位に電気的に接続されている。電流源ＣＳ４は、差動回路ＤＩＦＦ２及び放電回路ＤＩＳ１２１によって共有されている。
放電用の参照信号ＶＲＥＦ＿Ｈのレベルは、参照信号ＶＲＥＦのレベルより高く設定され得る。例えば、ＶＲＥＦ≒ＶＣＣＱ×１／２である場合、放電用の参照信号ＶＲＥＦ＿Ｈのレベルは、数式１，２を満たすように設定され得る。
すなわち、放電回路ＤＩＳ１２１は、ゲートで参照信号ＶＲＥＦより高い参照信号ＶＲＥＦ＿Ｈを受けるトランジスタＴｒ１０１を含み、参照信号ＶＲＥＦ＿Ｈのレベルに応じて、差動増幅回路３２０における出力側の中間ノードＮ１０１の電荷を放電する。これにより、電源電圧ＶＣＣＱのレベルが小さいときに、それに応じて入力信号ＩＮが小振幅化しても、中間ノードＮ１０１を放電させるべきタイミングでトランジスタＴｒ１０１をオンさせ、中間ノードＮ１０１とグランド電位との間に（電流源ＣＳ４経由で）放電パスを形成することができる。例えば、放電回路ＤＩＳ１２１は、入力信号ＩＮがＨレベルからＬレベルに遷移するタイミングでトランジスタＴｒ１０１をオンさせ中間ノードＮ１０１とグランド電位との間に放電パスを形成することができる。これにより、中間ノードＮ１０１の電荷を適切に放電できる。
このように、第６の実施形態では、半導体装置３０１の差動増幅回路３１０，３２０において、差動回路ＤＩＦＦ１，ＤＩＦＦ２と並列に、中間ノードＮ１０１，Ｎ１０３からの放電パスを形成可能な回路ＤＩＳ１１１，ＤＩＳ１２１を設ける。これにより、半導体装置３０１において、差動増幅回路３１０，３２０が適正に動作可能な電源電圧ＶＣＣＱの範囲を広域化できる。
次に、第１の実施形態〜第６の実施形態及びそれらの変形例にかかる半導体装置が適用されるメモリシステム１０００について図９を用いて説明する。図９は、第１の実施形態〜第６の実施形態及びそれらの変形例にかかる半導体装置が適用されるメモリシステム１０００の構成を示す図である。
メモリシステム１０００は、ホスト２０００に接続可能であり、ホスト２０００の外部記憶媒体として機能し得る。ホスト２０００は、例えば、パーソナルコンピュータであり、メモリシステム１０００は、例えば、ＳＳＤである。メモリシステム１０００は、コントローラ１１００、半導体メモリ１２００、及び電源回路１３００を有する。コントローラ１１００は、ハードウェアとしての回路であり、ホストインターフェース回路（ホストＩ／Ｆ）１１１０、信号処理回路１１２０、メモリインターフェース回路（メモリＩ／Ｆ）１１３０を有する。電源回路１３００は、複数の種類の電源電圧（例えば、電源電圧ＶＣＣＱ，ＶＤＤＣなど）を生成してメモリシステム１０００における各部へ供給する。
例えば、半導体メモリ１２００は、半導体装置１ｂをレシーバとして有する。半導体装置１ａは、第１の実施形態〜第６の実施形態及びそれらの変形例にかかる半導体装置のいずれも適用可能である。メモリＩ／Ｆ１１３０は、所定の信号を信号処理回路１１２０から受けて半導体装置１ｂへ転送する。半導体装置１ｂは、電源回路１３００から受けた電源回路１３００（例えば、電源電圧ＶＣＣＱ，ＶＤＤＣなど）を用いて動作し、メモリＩ／Ｆ１１３０から転送された信号を受信する。半導体装置１ｂは、受信された信号を半導体メモリ１２００へ供給する。
このような信号は、例えば、半導体メモリ１２００へのライトデータ、リファレンス電位、チップ選択信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、ライトプロテクト信号（ＷＰ）などであってもよい。
メモリＩ／Ｆ１１３０は、半導体装置１ａをレシーバとして有する。半導体装置１ａは、第１の実施形態〜第６の実施形態及びそれらの変形例にかかる半導体装置のいずれも適用可能である。半導体メモリ１２００は、所定の信号を半導体装置１ａへ転送する。半導体装置１ａは、電源回路１３００から受けた電源回路１３００（例えば、電源電圧ＶＣＣＱ，ＶＤＤＣなど）を用いて動作し、半導体メモリ１２００から転送された信号を受信する。半導体装置１ａは、受信された信号を信号処理回路１１２へ供給する。
このような信号は、例えば、半導体メモリ１２００からのリードデータ、レディ／ビジー信号（Ｒ／Ｂ）などであってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ，１０１，２０１，２０１ｉ，２０１ｊ，２０１ｋ，３０１ 半導体装置、１０，２０，１０ｉ，２０ｉ，１２０，２１０，２２０，２１０ｉ，２２０ｉ，２１０ｊ，２２０ｊ，２１０ｋ，２２０ｋ，３１０，３２０ 差動増幅回路、１０００ メモリシステム。

Claims (11)

  1. 第１の差動増幅回路を備え、
    前記第１の差動増幅回路は、
    入力信号をゲートで受ける第１のトランジスタと、
    前記第１のトランジスタと差動対を構成し、参照信号をゲートで受ける第２のトランジスタと、
    前記第１のトランジスタに直列に接続された第３のトランジスタと、
    前記第２のトランジスタに直列に接続された第４のトランジスタと、
    出力側に配され、前記第４のトランジスタと第１のカレントミラー回路を形成する第５のトランジスタと、
    前記第２のトランジスタのドレインに対して前記第４のトランジスタと並列に接続され、前記第５のトランジスタと第２のカレントミラー回路を形成する第６のトランジスタと、
    前記第６のトランジスタのソースに接続された第１の放電回路と、
    を有する
    半導体装置。
  2. 前記第１の放電回路は、
    前記第６のトランジスタを介してダイオード接続された第７のトランジスタを有する
    請求項１に記載の半導体装置。
  3. 前記第１の差動増幅回路は、前記第６のトランジスタのソースに対して前記第１の放電回路と並列に接続された第２の放電回路をさらに有する
    請求項１又は２に記載の半導体装置。
  4. 前記第２の放電回路は、
    ドレインが前記第６のトランジスタのソースに電気的に接続され、前記参照信号をゲートで受ける第８のトランジスタを有する
    請求項３に記載の半導体装置。
  5. 前記第１の差動増幅回路と差動対を構成する第２の差動増幅回路をさらに備え、
    前記第２の差動増幅回路は、
    前記入力信号をゲートで受ける第９のトランジスタと、
    前記第９のトランジスタと差動対を構成し、前記参照信号をゲートで受ける第１０のトランジスタと、
    前記第９のトランジスタに直列に接続された第１１のトランジスタと、
    前記第１０のトランジスタに直列に接続された第１２のトランジスタと、
    出力側に配され、前記第１２のトランジスタと第３のカレントミラー回路を形成する第１３のトランジスタと、
    前記第１０のトランジスタのドレインに対して前記第１２のトランジスタと並列に接続され、前記第１３のトランジスタと第４のカレントミラー回路を形成する第１４のトランジスタと、
    前記第１４のトランジスタのソースに接続された第３の放電回路と、
    を有する
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 第１の差動増幅回路を備え、
    前記第１の差動増幅回路は、
    第１の入力信号をゲートで受ける第１のトランジスタと、
    前記第１のトランジスタのソース及びドレイン間に並列に接続され、第１の参照信号をゲートで受ける第２のトランジスタと、
    前記第２のトランジスタと差動対を構成し、前記第１の参照信号をゲートで受ける第３のトランジスタと、
    を有する
    半導体装置。
  7. 前記第１の差動増幅回路は、
    前記第３のトランジスタのソース及びドレイン間に並列に接続され、第２の参照信号をゲートで受ける第４のトランジスタをさらに有する
    請求項６に記載の半導体装置。
  8. 前記第１の差動増幅回路と差動対を構成する第２の差動増幅回路をさらに備え、
    前記第２の差動増幅回路は、
    第２の入力信号をゲートで受ける第５のトランジスタと、
    前記第５のトランジスタのソース及びドレイン間に並列に接続され、第３の参照信号をゲートで受ける第６のトランジスタと、
    前記第６のトランジスタと差動対を構成し、前記第３の参照信号をゲートで受ける第７のトランジスタと、
    を有する
    請求項６に記載の半導体装置。
  9. 前記第１の差動増幅回路は、
    前記第３のトランジスタのソース及びドレイン間に並列に接続され、第２の参照信号をゲートで受ける第４のトランジスタをさらに有し、
    前記第２の差動増幅回路は、
    前記第７のトランジスタのソース及びドレイン間に並列に接続され、前記第２の参照信号をゲートで受ける第８のトランジスタをさらに有する
    請求項８に記載の半導体装置。
  10. 前記第１の差動増幅回路は、
    前記第２のトランジスタに直列に接続された第９のトランジスタと、
    出力側に配されるとともに前記第９のトランジスタと第１のカレントミラー回路を形成する第１０のトランジスタと、
    前記第２のトランジスタのドレインに対して前記第９のトランジスタと並列に接続されるとともに前記第１０のトランジスタと第２のカレントミラー回路を形成する第１１のトランジスタと、
    前記第１１のトランジスタのソースに接続された第１の放電回路と、
    をさらに有し、
    前記第２の差動増幅回路は、
    前記第６のトランジスタに直列に接続された第１３のトランジスタと、
    出力側に配されるとともに前記第１３のトランジスタと第３のカレントミラー回路を形成する第１４のトランジスタと、
    前記第６のトランジスタのドレインに対して前記第１３のトランジスタと並列に接続されるとともに前記第１４のトランジスタと第４のカレントミラー回路を形成する第１５のトランジスタと、
    前記第１５のトランジスタのソースに接続された第２の放電回路と、
    をさらに有する
    請求項８又は９に記載の半導体装置。
  11. 請求項１から１０のいずれか１項に記載の半導体装置を含むレシーバと、
    前記レシーバを用いて動作する半導体メモリと、
    を備えたメモリシステム。
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