JP2006041995A - Σδ型ａ／ｄ変換回路を内蔵した半導体集積回路および通信用半導体集積回路 - Google Patents

Abstract

【課題】 マルチビットのローカルＡ／Ｄ変換回路とローカルＤ／Ａ変換回路とを備えたΣΔ型Ａ／Ｄ変換回路を半導体チップに内蔵させる場合に基準電圧を生成する基準電圧生成回路の出力端子に接続する安定化容量の数を減らし、もってチップサイズの増大、外部端子数の増加を回避することが可能なΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を提供する。
【解決手段】 マルチビットのローカルＡ／Ｄ変換回路（１５）とローカルＤ／Ａ変換回路（１７，１８）とを備えたΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路において、少なくとも初段側のローカルＤ／Ａ変換回路で使用される基準電圧として外部から供給される安定な電源電圧および接地電位を使用するとともに、電源電圧に応じた基準電圧を生成する基準電圧生成回路（２１ａ，２１ｂ，２１ｃ）を設けて、生成された基準電圧をローカルＡ／Ｄ変換回路に供給させるようにした。
【選択図】 図１

Description

本発明は、アナログ信号をディジタル信号に変換するためのアナログ−ディジタル（Ａ／Ｄ）変換回路さらにはローカルＡ／Ｄ変換回路とローカルＤ／Ａ変換回路とを備えたオンチップのＡ／Ｄ変換回路においてＡ／Ｄ変換に用いられる基準電圧の安定化技術に関し、特にローカルＡ／Ｄ変換回路がマルチビット構成であるΣΔ（シグマ・デルタ）型Ａ／Ｄ変換回路およびそれを内蔵した通信用半導体集積回路に利用して有効な技術に関するものである。

現在、携帯電話器のような無線通信システムは、一般に、送信信号の変調機能および受信信号の復調機能を有する半導体集積回路（ＲＦ−ＩＣ）や送信データを基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり受信信号から復調されたＩ，Ｑ信号を処理してデータを復元したりするベースバンド回路などの半導体集積回路と、送信信号を電力増幅してアンテナより出力させるパワーアンプを含むパワーモジュールなどにより構成されている。従来、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で伝達されるＩ，Ｑ信号はアナログ信号であることが多かった。

一方、ベースバンドＬＳＩは、内部処理のほとんどがディジタル処理で行なわれるため、ベースバンドＬＳＩ側に、入力された受信アナログＩ，Ｑ信号をディジタル信号に変換するＡＤ変換回路や送信ディジタルＩ，Ｑ信号をアナログ信号に変換するＤＡ変換回路が設けられていた。この場合、ベースバンドＬＳＩは、大部分がディジタル回路であるにもかかわらずアナログ回路であるＡＤ変換回路やＤＡ変換回路を内蔵するため、ＬＳＩの製造プロセスにアナログ回路を構成する素子を形成するための工程を含むことになり、それによりチップコストが高くなるという不具合がある。

そこで、本発明者等は、上記ＲＦ−ＩＣ側にＡＤ変換回路とＤＡ変換回路を設けて、ＲＦ−ＩＣとベースバンドＬＳＩとの間で、Ｉ，Ｑ信号をディジタル信号で伝達することを検討した。ＲＦ−ＩＣ側にＡＤ変換回路とＤＡ変換回路を設けることにより、ベースバンドＬＳＩ側にはＡＤ変換回路やＤＡ変換回路が不要になり、プロセスにアナログ回路素子を形成するための工程が不要になって、チップコストを低減することができるとともに、ＲＦ−ＩＣの受信系回路においては復調回路の後段に設けられる高利得増幅回路やフィルタを簡略化してチップサイズの低減が可能になるためである。

また、Ｉ，Ｑ信号をディジタル化することにより、ＳＮ比（Signal to Noise Ratio）を向上させることができる。なお、ＲＦ−ＩＣ側にＡＤ変換回路とＤＡ変換回路を設けたとしても、ＲＦ−ＩＣはもともとアナログ回路を含むためチップサイズは増大するもののプロセスが複雑にならないため、コストアップはベースバンドＬＳＩ側にＡＤ変換回路とＤＡ変換回路を設ける場合よりも小さくて済む。

従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、Ａ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のＳＮ特性を向上させることができる。オーバーサンプル型Ａ／Ｄ変換器は、オーバーサンプル比（信号帯域の周波数に対するナイキスト（サンプリング周波数の１／２）周波数の比を高くすることによりＳＮ特性を向上させた方式である。

オーバーサンプル型Ａ／Ｄ変換器は、Δ（デルタ）変調方式、ΣΔ変調方式、それらの混合方式に大別できる。このうち、ΣΔ変調方式は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。このΣΔ変調方式においては、アナログ積分の次数すなわち積分器の数を増やすことにより、ＳＮ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェーピング特性（雑音整形）が期待できる。

本発明者等は、上記ＲＦ−ＩＣに内蔵されて、復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器としては、変調精度および変換速度の点からオーバーサンプリング型Ａ／Ｄ変換器、その中でも特にΣΔ変調方式のＡ／Ｄ変換器（以下、ΣΔ型Ａ／Ｄ変換器と称する）が適していると考えた。なお、ＲＦ−ＩＣ側にΣΔ型Ａ／Ｄ変換器を設けて、復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換してベースバンド回路へ伝達するようにした発明としては例えば特許文献１に記載の発明がある。

また、本発明に関連のある先願発明として特許文献２に記載の発明がある。この先願発明の公報には、ローカルＡＤ変換回路とローカルＤＡ変換回路を有するΣΔ型Ａ／Ｄ変換器において、帰還ディジタル信号によってスイッチを切り替えて電源電位またはグランド電位をキャパシタに印加するようにしたものが開示されているが、この先願発明のΣΔ型Ａ／Ｄ変換器はローカルＡ／Ｄ変換回路が１ビット構成である点および電源電位とグランド電位以外の中間電位（いわゆるアナロググランド電位）を参照電位として使用していない点で本願発明とは異なる。
特開２００２−３６８６２１号公報 特開平８−１２５５４１号公報

一般に、ＡＤ変換回路やＤＡ変換回路には基準電圧が必要であり、高精度のＡＤ変換結果やＤＡ変換結果を得るには基準電圧の精度が高くなくてはならない。ところが、ＤＡ変換回路には基準電圧の切り替えのためスイッチ素子が設けられる。また、スイッチド・キャパシタ型ＡＤ変換回路にも電荷の転送のためスイッチ素子と容量素子が設けられる。そして、かかるスイッチ素子のオン・オフ動作によって基準電圧が変動するおそれがある。この基準電圧の変動を抑制するため、従来は一般に、基準電圧を生成する基準電圧生成回路の出力端子に安定化容量（バイパスコンデンサ）を接続してインピーダンスを低くすることが行なわれている。

ＡＤ変換回路では、１０ビット以上の高精度のＡＤ変換結果を得たい場合には、上記安定化容量として数μＦ程度の大容量が必要であり、これを半導体チップに内蔵させることは困難である。また、ΣΔ型Ａ／Ｄ変換回路では、少なくとも２種類、スイッチド・キャパシタ型では３種類の基準電圧が必要でありこれに応じて安定化容量も３個必要であるため、安定化容量を接続する外部端子数が多くなって、チップサイズの増大、部品点数の増加を招くという課題があることが分かった。

本発明の目的は、マルチビットのローカルＡ／Ｄ変換回路とローカルＤ／Ａ変換回路とを備えたΣΔ型Ａ／Ｄ変換回路を半導体チップに内蔵させる場合に、基準電圧を生成する基準電圧生成回路の出力端子に接続する安定化容量の数を減らし、もってチップサイズの増大、外部端子数の増加を回避することが可能なΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を提供することにある。

本発明の他の目的は、チップサイズの増大を抑制しつつ高精度のＡ／Ｄ変換が可能なΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を提供することにある。
本発明のさらに他の目的は、ΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を用いたシステムの小型化を達成することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、マルチビットのローカルＡ／Ｄ変換回路とローカルＤ／Ａ変換回路とを備えたΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路において、少なくとも初段側のローカルＤ／Ａ変換回路で使用される基準電圧として外部から供給される安定な電源電圧および接地電位を使用するとともに、電源電圧に応じた基準電圧を生成する基準電圧生成回路を設けて、生成された基準電圧をローカルＡ／Ｄ変換回路に供給させるようにしたものである。

一般に、半導体集積回路を使用したシステムにおいては、電圧レギュレータで降圧もしくは昇圧した電圧を半導体集積回路に電源電圧として供給することが行なわれており、かかる電圧レギュレータの出力端子には生成された基準電圧を安定化させる容量素子が接続されており、半導体集積回路に印加される電源電圧は非常に安定したものであることが多い。上記した手段によれば、初段側のローカルＤ／Ａ変換回路で使用される基準電圧として外部から供給される安定な電源電圧および接地電位を使用するため、ローカルＤ／Ａ変換回路で使用される基準電圧を生成する基準電圧生成回路および基準電圧生成回路の出力端子に接続する安定化容量の数を減らすことができ、安定化容量を接続するための外部端子も少なくなってチップサイズの低減が可能になる。

また、ローカルＡ／Ｄ変換回路で使用する基準電圧はローカルＤ／Ａ変換回路で使用される基準電圧に比べるとそれほど高い精度を必要としないため、該基準電圧を生成する基準電圧生成回路の出力端子に接続する安定化容量の容量値を小さくして半導体チップ上に形成することが可能になる。これによって、ΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を用いたシステムの小型化を図ることができる。

ここで、望ましくは、ローカルＡ／Ｄ変換回路で使用する基準電圧を生成する基準電圧生成回路は、生成する基準電圧を変更可能な構成とするとともに、生成する基準電圧のレベルを設定するためのレジスタもしくは電源電圧レベル検出回路を設けて、使用する電源電圧のレベルに応じて基準電圧生成回路により生成される基準電圧のレベルを変更するように構成する。

上記した手段によれば、ΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路が適用されるユーザーシステムによって使用する電源電圧のレベルが異なったとしても、電源電圧のレベルに応じた基準電圧を生成してローカルＡ／Ｄ変換回路に与えて動作させることができるため、精度の高いＡ／Ｄ変換出力を得ることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ΣΔ型Ａ／Ｄ変換回路を半導体チップに内蔵させる場合に、基準電圧を生成する基準電圧生成回路の出力端子に接続する安定化容量の数を減らし、もって外部端子数の増加、チップサイズの増大を回避することが可能な半導体集積回路を実現することができる。

また、本発明に従うと、チップサイズの増大を抑制しつつ高精度のＡ／Ｄ変換が可能なΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を得ることができるとともに、ΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路を用いたシステムの小型化を達成することができるという効果がある。

以下、図面を用いて本発明の実施形態を説明する。
図１には、本発明に係るΣΔ変調方式のＡ／Ｄ変換回路の第１の実施例が示されている。
図１に示されているＡ／Ｄ変換回路は、２次のΣΔ変調方式とされ、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。

図１の実施例のΣΔ型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力をＮビットのディジタル信号に変換して出力するローカルＡ／Ｄ変換回路１５と、該Ａ／Ｄ変換回路１５の出力をそれぞれＤ／Ａ変換して前記第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８とにより構成されている。

ローカルＡ／Ｄ変換回路１５は、第２積分回路１４の出力を基準電圧と比較して量子化する量子化回路５１と、該量子化回路５１の出力をエンコードするエンコーダ５２とから構成することができる。エンコーダ５２の出力がＮビット（Ｎは２以上の整数）の場合、量子化回路５１の出力信号は２のＮ乗個である。量子化回路５１は第２積分回路１４の出力電圧を２のＮ乗個の基準電圧と比較する電圧比較回路により構成される。そして、これらの電圧比較回路の出力信号が、エンコーダ１６によりＮビットの信号にエンコードされて本実施例のΣΔ型Ａ／Ｄ変換回路の出力信号として後段回路に伝達される。

これとともに、上記電圧比較回路からなる量子化回路５１の出力信号はローカルＤ／Ａ変換回路１７，１８へも伝達され、ローカルＤ／Ａ変換回路１７，１８でアナログ信号に変換された信号が、帰還信号Ｖｆ１，Ｖｆ２として上記第１加算回路１１と第２加算回路１２に供給されるようにされている。なお、ある値ａからｂを減算する減算回路は、ａに−ｂを加算する加算回路とみることができるので、この明細書では減算回路を加算回路と記すこととした。

この実施例では、ローカルＡ／Ｄ変換回路１５で必要とされる基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)を生成する基準電圧生成回路２１ａ，２１ｂ，２１ｃが設けられており、このうち基準電圧ＶｃｍはローカルＤ／Ａ変換回路１７，１８へアナロググランド電位として供給されている。一方、ローカルＤ／Ａ変換回路１７，１８は、基準電圧Ｖref(+)，Ｖref(-)の代わりにチップの電源電圧Ｖｃｃと接地電位ＧＮＤが基準電圧として供給されている。ここで、基準電圧生成回路２１ｂで生成された基準電圧ＶｃｍがローカルＤ／Ａ変換回路１７，１８に供給されているのは、ローカルＤ／Ａ変換回路１７，１８においては、基準電圧としての電源電圧Ｖｃｃと接地電位ＧＮＤに比べるとＶｃｍは若干精度が低くても良いためである。

上記各基準電圧生成回路２１ａ，２１ｂ，２１ｃの出力端子には、生成された電圧を安定化させるため、数１０ｐＦ程度の比較的小さな安定化容量Ｃａ１，Ｃｂ１，Ｃｃ１がそれぞれ接続されている。なお、ＶｃｍはＶref(+)とＶref(-)の中間の電位であり、例えばＶref(+)が１．９Ｖで、Ｖref(-)が０．９Ｖの場合、Ｖｃｍは１．４Ｖのような電位とされる。基準電圧生成回路２１ａ，２１ｂ，２１ｃの出力インピーダンスが充分に低ければ、基準電圧生成回路２１ａ，２１ｂ，２１ｃに接続する安定化容量Ｃａ１，Ｃｂ１，Ｃｃ１は省略することも可能である。

図２には上記基準電圧生成回路２１ａ，２１ｂ，２１ｃの具体的な回路例が、図３には上記ローカルＡ／Ｄ変換回路１５の具体的な回路例が、また図４には上記ローカルＤ／Ａ変換回路１７，１８の具体的な回路例が、さらに図５には上記積分回路１２，１４の具体的な回路例が示されている。特に制限されるものでないが、本実施例では、スイッチド・キャパシタ型の回路が用いられている。

基準電圧生成回路２１ａ，２１ｂ，２１ｃは、図２に示されているように、定電流源ＣＳおよび該定電流源ＣＳからの電流Ｉｃを電圧に変換する抵抗Ｒｃからなる定電圧回路ＣＶＧと、生成された定電圧をインピーダンス変換するボルテージフォロワＶＦ１とから構成されている。定電流源ＣＳは、電源電圧依存性および温度依存性のない基準電圧を生成するバンドギャップリファランス回路と、生成された基準電圧をベースもしくはゲートに受けるバイポーラ・トランジスタもしくはＭＯＳトランジスタとにより構成することができる。

ローカルＡ／Ｄ変換回路１５は、図３に示されているように、差動アンプからなる８個の比較器ＣＭＰ１〜ＣＭＰ８と、同一容量値の８対の入力容量Ｃ１１，Ｃ１２；……Ｃ８１，Ｃ８２と、８組のスイッチＳＷ１１〜ＳＷ１４；……ＳＷ８１〜ＳＷ８４とからなるマルチビット構成とされている。各比較器ＣＭＰ１〜ＣＭＰ８には、基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)をラダー抵抗Ｒ１〜Ｒ７からなる分圧回路で分割して生成した参照電圧Ｖr1(+)，Ｖr1(-)；……Ｖr4(+)，Ｖr4(-)がスイッチＳＷ１１，ＳＷ１４；……ＳＷ８１，ＳＷ８４を介して入力容量Ｃ１１，Ｃ１２；……Ｃ８１，Ｃ８２に印加可能にされているとともに、積分回路１４からの差動出力が差動入力Ｖin(+)，Ｖin(-)としてスイッチＳＷ１２，ＳＷ１３；……ＳＷ８２，ＳＷ８３を介して入力容量Ｃ１１，Ｃ１２；……Ｃ８１，Ｃ８２に印加可能にされている。

図３のローカルＡ／Ｄ変換回路１５は、第１フェーズ（基準クロックφ０の１周期の前半）でスイッチＳＷ１１，ＳＷ１４；……ＳＷ８１，ＳＷ８４がオン状態にされて入力容量Ｃ１１，Ｃ１２；……Ｃ８１，Ｃ８２に参照電圧Ｖr1(+)，Ｖr1(-)；……Ｖr4(+)，Ｖr4(-)に応じた電荷が蓄積された後、第２フェーズ（基準クロックφ０の１周期の後半）でスイッチＳＷ１１，ＳＷ１４；……ＳＷ８１，ＳＷ８４がオフされ、代わってＳＷ１２，ＳＷ１３……ＳＷ８２，ＳＷ８３がオン状態にされて入力容量Ｃ１１，Ｃ１２；……Ｃ８１，Ｃ８２に入力Ｖin，Ｖin(-)が供給されＶin(-)，Ｖin(-)と参照電圧Ｖr1(+)，Ｖr1(-)；……Ｖr4(+)，Ｖr4(-)との差電圧に応じた電荷がＣ１１，Ｃ１２；……Ｃ８１，Ｃ８２に残ることで、比較器ＣＭＰ１〜ＣＭＰ８がそれぞれいずれの入力電圧が高いかを判定し、８個の比較結果Ｊ１〜Ｊ８を出力するように動作する。

具体的には、Ｖin>Ｖr1(+)のときはＪ１〜Ｊ８がオール"１"、Ｖr1(+)>Ｖin>Ｖr2(+)のときはＪ１〜Ｊ７＝"１"，Ｊ８＝"０"に、Ｖr2(+)>Ｖin>Ｖr3(+)のときはＪ１〜Ｊ６＝"１"，Ｊ７，Ｊ８＝"０"に、Ｖr2(+)>Ｖin>Ｖr3(+)のときはＪ１〜Ｊ５＝"１"，Ｊ６〜Ｊ８＝"０"に、……Ｖr3(-)>Ｖin>Ｖr4(-)のときはＪ１＝"１"，Ｊ２〜Ｊ８＝"０"に、Ｖr4(-)>ＶinのときはＪ１〜Ｊ８＝"０"になる。

なお、図３のローカルＡ／Ｄ変換回路１５は、回路動作的には中間電圧Ｖｃｍは不要であるが、ラダー抵抗の中点に電圧Ｖｃｍを与えることで、分圧電圧の精度を高めるとともにカップリング容量などを介して飛び込んでくるノイズに対して分圧電圧を安定化させることができる。

ローカルＤ／Ａ変換回路１７，１８は、図４に示されているように、一方の端子同士が共通結合された同一容量値の８個の容量Ｃ９１〜Ｃ９８と、これらの容量Ｃ９１〜Ｃ９８の他方の端子にそれぞれ接続され３個を一組とする８組のスイッチＳ１１，Ｓ１２，Ｓ１３；……Ｓ８１，Ｓ８２，Ｓ８３と、容量Ｃ９１〜Ｃ９８の共通結合ノードと出力端子ＯＵＴとの間に接続されたスイッチＳＷＯと、容量Ｃ９１〜Ｃ９８の共通結合ノードと基準電圧Ｖｃｍが印加されたアナロググランド端子との間に接続されたスイッチＳＷＧとから構成されている。

上記８組のスイッチＳ１１〜Ｓ１３；……Ｓ８１〜Ｓ８３のうち最初のスイッチＳ１１，Ｓ２１，Ｓ３１……Ｓ８１は中間の基準電圧Ｖｃｍを容量Ｃ９１〜Ｃ９８に伝え、次のスイッチＳ１２，Ｓ２２，Ｓ３２……Ｓ８２は正の基準電圧Ｖref(+)を容量Ｃ９１〜Ｃ９８に伝え、残りのスイッチＳ１３，Ｓ２３，Ｓ３３……Ｓ８３は負の基準電圧Ｖref(-)を容量Ｃ９１〜Ｃ９８に伝えるためのものである。正の基準電圧Ｖref(+)を容量Ｃ９１〜Ｃ９８に伝えるスイッチＳ１２，Ｓ２２，Ｓ３２……Ｓ８２と、負の基準電圧Ｖref(-)を容量Ｃ９１〜Ｃ９８に伝えるスイッチＳ１３，Ｓ２３，Ｓ３３……Ｓ８３は、前記ローカルＡ／Ｄ変換回路１５の８個の比較器ＣＭＰ１〜ＣＭＰ８の出力Ｊ１〜Ｊ８に応じて、いずれか一方がオン状態にされ他方がオフ状態にされる。

本実施例においては、後段側のローカルＤ／Ａ変換回路１８はローカルＡ／Ｄ変換回路１５と同一の基準電圧Ｖref(+)とＶref(-)を使用しているため、上記のように容量Ｃ９１〜Ｃ９８の容量値が設定される一方、初段側のローカルＤ／Ａ変換回路１７は、基準電圧として電源電圧Ｖｃｃと接地電位ＧＮＤを使用しているため、その容量Ｃ９１〜Ｃ９８の容量値が後段側のローカルＤ／Ａ変換回路１８の容量Ｃ９１〜Ｃ９８の容量値の｛Ｖref(+) −Ｖref(-)｝／Ｖｃｃ倍に設定される。これにより、積分回路１２への電荷の戻り量を、初段側のローカルＤ／Ａ変換回路１７の基準電圧としてローカルＡ／Ｄ変換回路１５と同一の基準電圧Ｖref(+)とＶref(-)を使用した場合と、同一にすることができる。

図４のローカルＤ／Ａ変換回路は、第１フェーズでは、図４（Ａ）のように、スイッチＳ１１，Ｓ２１，Ｓ３１……Ｓ８１と出力スイッチＳＷＯがオフ状態に、またスイッチＳＷＧがオン状態にされて、スイッチＳ１２，Ｓ２２，Ｓ３２……Ｓ８２とＳ１３，Ｓ２３，Ｓ３３……Ｓ８３がローカルＡ／Ｄ変換回路１５の出力Ｊ１〜Ｊ８に応じてオンまたはオフ状態にされて、オン状態のスイッチの入力（Ｖref(+)またはＶref(-)）とＶｃｍとの差電位に応じた電荷が容量Ｃ９１，Ｃ９２……Ｃ９８に蓄積される。

その後、第２フェーズでは、図４（Ｂ）のように、スイッチＳ１１，Ｓ２１，Ｓ３１……Ｓ８１と出力スイッチＳＷＯがオン状態に、またスイッチＳＷＧとスイッチＳ１２，Ｓ２２，Ｓ３２……Ｓ８２およびＳ１３，Ｓ２３，Ｓ３３……Ｓ８３がオフ状態にされて、容量Ｃ９１，Ｃ９２……Ｃ９８に蓄積されていた電荷を合算した電圧がスイッチＳＷＯを介して出力端子ＯＵＴに伝達され出力されるように動作する。

積分回路１２，１４は、図５に示されているように、差動アンプＡＭＰと、該差動アンプＡＭＰの差動出力端子と差動入力端子との間に接続された一対の積分容量ＣＭ１，ＣＭ２と、差動アンプＡＭＰの差動入力端子と入力ノードＮ１，Ｎ２との間に接続されたスイッチＳＩ１，ＳＩ２と、上記入力ノードＮ１，Ｎ２と基準電圧Ｖｃｍが印加されたアナロググランド端子との間に接続された一対のスイッチＳＧ１，ＳＧ２と、上記入力ノードＮ１，Ｎ２に一方の端子が結合された一対の入力容量ＣＩ１，ＣＩ２と、これらの容量ＣＩ１，ＣＩ２の他方の端子にそれぞれ接続された２組のスイッチＳＩ１１，ＳＩ１２およびＳＩ２１，ＳＩ２２から構成されている。

上記２組のスイッチスイッチＳＩ１１，ＳＩ１２およびＳＩ２１，ＳＩ２２のうちスイッチＳＩ１１，ＳＩ２１は中間の基準電圧Ｖｃｍを入力容量ＣＩ１，ＣＩ２に伝え、他方のスイッチＳＩ１２，ＳＩ２２は前段の回路からの入力信号Ｖin，Ｖin(-)を入力容量ＣＩ１，ＣＩ２に伝えるためのものである。また、本実施例の積分回路は上記入力ノードＮ１，Ｎ２に、ローカルＤ／Ａ変換回路１７ａ，１７ｂの出力端子が接続されている。これにより、図５の積分回路は、図１の加算回路１１と積分回路１２（または加算回路１３と積分回路１４）とを含んだような回路として構成されている。

なお、ローカルＤ／Ａ変換回路１７ａと１７ｂは、それぞれアナロググランド端子に印加された基準電圧Ｖｃｍを中心電位（０Ｖ）として絶対値が同一である正電圧と負電圧を出力する回路であり、積分回路１２，１４が図５に示されているように、差動型の回路である場合には、図４のローカルＤ／Ａ変換回路（１７ａ）とは別に、図４と同一の構成を有し逆相の動作を行なうローカルＤ／Ａ変換回路（１７ｂ）が設けられる。

また、積分回路１２，１４の容量ＣＩ１，ＣＩ２は、ローカルＤ／Ａ変換回路の容量Ｃ９１〜Ｃ９８との比が最適になるように設定され、その容量比はΣΔＡ／Ｄ変換回路の持つ伝達関数により決定される。容量の絶対値は、雑音レベルや、容量を半導体チップに形成する際の加工精度に応じて決定される。また、ΣΔＡ／Ｄ変換回路の伝達関数は、要求されるＳＮ比やΣΔＡ／Ｄ変換回路の安定性を考慮して、シミュレーションにより決定される。

図６には、図５の積分回路内のスイッチをオン、オフさせる互いに位相が異なる動作クロックφ１とφ２のタイミングが示されている。動作クロックφ１とφ２は、貫通電流が流れるのを防止するため、基準クロックφ０に基づいてそれぞれハイレベルの期間が重ならないように形成される。

図５の積分回路は、第１フェーズで動作クロックφ１によりスイッチＳＧ１，ＳＧ２とＳＩ１１，ＳＩ２１がオン状態にされて入力容量ＣＩ１，ＣＩ２に入力信号Ｖin，Ｖin(-)に応じた電荷が蓄積された後、第２フェーズでスイッチＳＧ１，ＳＧ２とＳＩ１１，ＳＩ２１がオフされ、代わって動作クロックφ２によりＳＩ１，ＳＩ２とＳＩ１２，ＳＩ２２がオン状態にされて入力Ｖin，Ｖin(-)と基準電圧Ｖｃｍとの差電圧に応じた電荷がＣＩ１，ＣＩ２に残る。さらに、これと同時にローカルＤ／Ａ変換回路１７ａと１７ｂからの出力電圧がノードＮ１，Ｎ２に印加されて加算された電圧が、スイッチＳＩ１，ＳＩ２を介して差動アンプＡＭＰの差動入力端子に供給されて、入力容量ＣＩ１，ＣＩ２と積分容量ＣＭ１，ＣＭ２との間の電荷再配分によって、入力電圧を積分した電圧を出力するように動作する。

以上第１の実施例のΣΔ型Ａ／Ｄ変換回路について説明したが、第１の実施例では電源電圧Ｖｃｃが安定であっても、システムによって使用する電圧レギュレータが異なるため、設計値から若干ずれた電源電圧が供給される場合がある。電源電圧Ｖｃｃがずれると積分回路に対するフィードバック係数が変化して変換精度が低下するという不具合がある。そこで、以下に、電源電圧Ｖｃｃがずれたとしても変換精度が低下しないように対策をした実施例について説明する。

図７には、本発明に係るＡ／Ｄ変換回路の第２の実施例が示されている。本実施例のＡ／Ｄ変換回路も図１と同様な２次のΣΔ変調方式のＡ／Ｄ変換回路である。
この実施例では、ローカルＡ／Ｄ変換回路１５で必要とされる基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)を生成する基準電圧生成回路２１ａ，２１ｂ，２１ｃで生成された基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)が、ローカルＤ／Ａ変換回路１７，１８のうち後段側のローカルＤ／Ａ変換回路１８に供給されるように構成され、後段側のローカルＤ／Ａ変換回路１８で必要とされる基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)を生成する基準電圧生成回路が、ローカルＡ／Ｄ変換回路１５用の基準電圧生成回路２１ａ，２１ｂ，２１ｃと共用されている。

この実施例においても、各基準電圧生成回路２１ａ，２１ｂ，２１ｃの出力端子にはそれぞれ比較的小さな安定化容量Ｃａ１，Ｃｂ１，Ｃｃ１が接続されている。第１の実施例と同様に、基準電圧生成回路２１ｂで生成された基準電圧Ｖｃｍが初段側のローカルＤ／Ａ変換回路１７に供給され、初段側のローカルＤ／Ａ変換回路１７には基準電圧Ｖref(+)，Ｖref(-)の代わりにチップの電源電圧Ｖｃｃと接地電位ＧＮＤが基準電圧として供給されている。

さらに、この実施例においては、各基準電圧生成回路２１ａ，２１ｂ，２１ｃが生成する基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)をそれぞれ調整することができるように構成されるとともに、電源電圧Ｖｃｃのレベルを検出する電源電圧レベル検出回路３１とその検出結果を保持するレジスタ３２とからなる基準電圧制御回路３０が設けられており、使用する電源電圧Ｖｃｃのレベルに応じて基準電圧生成回路２１ａ，２１ｂ，２１ｃにより生成される基準電圧Ｖref(+)，Ｖｃｍ，Ｖref(-)のレベルを変更するように構成されている。

図８には、生成電圧が調整可能な基準電圧生成回路２１ａ（２１ｂ，２１ｃ）と電源電圧レベル検出回路３１の具体例が示されている。
基準電圧生成回路２１ａは、定電流源ＣＳ１と該定電流源ＣＳ１からの電流を電圧に変換する直列形態の抵抗Ｒｃ１，Ｒｃ２，Ｒｃ３とボルテージフォロワＶＦ１とから構成され、抵抗Ｒｃ１，Ｒｃ２，Ｒｃ３の各接続ノードＮ１１，Ｎ１２，Ｎ１３とボルテージフォロワＶＦ１の非反転入力端子との間に接続されたスイッチＳＳ１，ＳＳ２，ＳＳ３によっていずれかのノードの電圧が選択的に供給されることにより、生成される電圧Ｖref(+)が変更可能にされている。スイッチＳＳ１，ＳＳ２，ＳＳ３は、レジスタ３２の設定値に応じていずれか１つがオン状態にされる。他の基準電圧生成回路２１ｂ，２１ｃも同様である。

電源電圧レベル検出回路３１は、電源電圧端子Ｖｃｃと接地点との間に直列に接続された抵抗Ｒ１１，Ｒ１２と、定電流源ＣＳ２と該定電流源ＣＳ２からの電流を電圧に変換する直列形態の抵抗Ｒ２１，Ｒ２２，Ｒ２３と、差動アンプからなる電圧比較回路ＣＭＰ１１，ＣＭＰ１２とから構成され、抵抗Ｒ１１とＲ１２の接続ノードＮ２０の電位が電圧比較回路ＣＭＰ１１，ＣＭＰ１２の非反転入力端子に共通に入力されている。また、抵抗Ｒ２１とＲ２２の接続ノードＮ２１の電位が電圧比較回路ＣＭＰ１１の反転入力端子に共通に入力され、抵抗Ｒ２２とＲ２３の接続ノードＮ２２の電位が電圧比較回路ＣＭＰ１２の反転入力端子に入力されている。そして、電圧比較回路ＣＭＰ１１，ＣＭＰ１２の出力がレジスタ３２に保持され、その値に応じてスイッチＳＳ１，ＳＳ２，ＳＳ３のいずれか１つがオン状態にされる。

なお、本実施例では、電源電圧レベル検出回路３１をチップ内部に設けているが、電源電圧レベル検出回路３１を省略して電源電圧のレベルに応じた値をチップ外部からレジスタ３２の設定できるように構成することも可能である。

次に、上記実施例のΣΔ型Ａ／Ｄ変換回路を、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を、図９を用いて説明する。

図９に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ１００、送受信切り替え用のスイッチ１１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ１２０ａ〜１２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）１３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００、高周波ＩＣ２００で必要とされる電源電圧Ｖｃｃを生成するＤＣ−ＤＣコンバータなどからなる電圧レギュレータ４００などで構成される。電圧レギュレータ４００には生成された電圧を平滑する容量値の大きなディスクリートの容量素子４１０が接続されている。高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。

特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ１２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ１２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ１２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ１２０ｄとが設けられている。

本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。

受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄと、局部発振信号φRFを生成する高周波発振回路（ＲＦＶＣＯ）２５１と、分周回路や位相比較回路、チャージポンプ、ループフィルタなどからなり前記高周波発振回路（ＲＦＶＣＯ）２５１と共にＲＦ−ＰＬＬ回路を構成するＲＦシンセサイザ２５２と、前記ＲＦ−ＰＬＬ回路で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１ａ，２１１ｂと、ロウノイズアンプ２１０ａ，２１０ｂで増幅されたＧＳＭ系の受信信号に分周移相回路２１１で生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ａと、ロウノイズアンプ２１０ｃ，２１０ｄで増幅されたＤＣＳとＰＣＳ系の受信信号に分周移相回路２１１ｂで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ｂを備える。

受信系回路ＲＸＣは、さらに、前記ミキサ回路２１２ａ，２１２ｂにより復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３と、高利得増幅部２２０Ａ，２２０Ｂで増幅されたＩ，Ｑ信号をそれぞれ例えば３ビットのディジタル信号に変換する前記実施例のような構成を有するＡ／Ｄ変換回路２３１Ａ，２３１Ｂと、変換された３ビットの時間軸方向に高い解像度を有する信号を１４ビットの電圧方向に高い解像度を有する信号に変換するデシメーションフィルタ回路２３２Ａ，２３２Ｂなどを備える。３ビットの信号を１４ビットの低周波数の信号に変換することにより、高周波ＩＣ２００からベースバンド回路３００へのデータの転送速度を落とすことができる。

高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段にアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段にアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。

オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。デシメーションフィルタ回路２３２Ａ，２３２Ｂにより変換された１４ビットのディジタルＩ，Ｑ信号は、ディジタルインタフェース回路２４０を介してベースバンドＬＳＩ３００へ出力される。

送信系回路ＴＸＣは、図示しないが、ベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかける変調回路と、変調された信号を送信周波数の信号にアップコンバートする周波数変換回路とが設けられている。アップコンバートされた送信信号はパワーモジュール１３０により電力増幅され、フィルタ１４１，１４２により不要波を除去された後、切替えスイッチ１１０を経てアンテナ１００に供給される。特に制限されるものでないが、パワーモジュール１３０には、ＧＳＭ系の送信信号を増幅するパワーアンプ１３１と、ＤＣＳとＰＣＳ系の送信信号を増幅するパワーアンプ１３２とが設けられている。ＧＳＭ方式では、送信と受信は時間的に別々に行なわれるので、ＲＦ−ＶＣＯ２５１を受信系回路ＲＸＣと送信系回路ＴＸＣの共通の発振回路として使用するように構成することも可能である。

また、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０と、基準発振信号φrefを生成する基準発振回路（ＶＣＸＯ）２６１と、該基準発振信号φrefに基づいて前記Ａ／Ｄ変換回路２３１Ａ，２３１Ｂの動作タイミングを与えるクロック信号φ１，φ２や制御回路２６０により生成されるチップ内部の制御信号の基準となるクロック信号を生成するタイミング発生回路２６２とが設けられている。

なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６１には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚ（あるいは１３ＭＨｚ）のような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。本実施例のＲＦ−ＩＣにおいては、Ａ／Ｄ変換回路２３１Ａ，２３１Ｂの動作タイミングを与えるクロック信号φ１，φ２も２６ＭＨｚとされている。一方、Ａ／Ｄ変換回路２３１Ａ，２３１Ｂへ入力される被変換信号は数１００ｋＨｚのような周波数とされる。これにより、オーバーサンプリングによるＡ／Ｄ変換が可能とされる。

制御回路２６０には、ベースバンドＬＳＩ３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、チップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンドＬＳＩ３００はマイクロプロセッサなどから構成される。

本実施例の高周波ＩＣ２００においては、受信系回路の最終段にＡ／Ｄ変換回路２３１Ａ，２３１Ｂを設けてＩ，Ｑ信号をディジタル化するようにしているため、ベースバンド回路３００への伝送ロスがなく、Ｓ／Ｎを向上させることができる。また、ディジタルＩ，Ｑ信号を受けるベースバンド回路３００側においてディジタルフィルタ処理などを行なうように構成することで、高利得増幅部２２０Ａ，２２０Ｂではそれほど高いゲインで受信信号を増幅してノイズを除去しなくても精度の高い受信データを得ることができるようになるので、高利得増幅部２２０Ａ，２２０Ｂの多段接続されている利得制御アンプとフィルタを簡略化することができ、これによりチップサイズの低減が可能になる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施例においては、基準電圧Ｖref(+)とＶref(-)に対して別個に基準電圧生成回路２１ａ，２１ｃを設けているが、反転出力端子と非反転出力端子を有し反転出力端子と非反転入力端子との間および非反転出力端子と反転入力端子との間にそれぞれ抵抗が接続された１個の差動出力型のアンプから基準電圧Ｖref(+)とＶref(-)を出力させるように構成しても良い。

さらに、実施例においては、本発明を２次のΣΔ型Ａ／Ｄ変換回路に適用した場合について説明したが、本発明は、１次のΣΔ型Ａ／Ｄ変換回路や３次以上のΣΔ型Ａ／Ｄ変換回路にも適用することができる。また、実施例においては、ローカルＡ／Ｄ変換回路やローカルＤ／Ａ変換回路がスイッチド・キャパシタ型の回路で構成されている場合を説明したが、スイッチド・キャパシタ型でないローカルＡ／Ｄ変換回路やローカルＤ／Ａ変換回路を使用する場合にも適用することが可能である。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ΣΔ型Ａ／Ｄ変換器を内蔵した通信用以外の半導体集積回路に対しても本発明を適用することができる。

本発明に係るΣΔ変調方式のＡ／Ｄ変換回路の第１の実施例を示すブロック図である。 実施例のΣΔ型Ａ／Ｄ変換器における基準電圧生成回路の具体例を示す回路構成図である。 実施例のΣΔ型Ａ／Ｄ変換回路におけるローカルＡ／Ｄ変換回路の具体例を示す回路構成図である。 実施例のΣΔ型Ａ／Ｄ変換回路におけるローカルＤ／Ａ変換回路の具体例を示す回路構成図である。 実施例のΣΔ型Ａ／Ｄ変換回路における積分回路の具体例を示す回路構成図である。 図５の積分回路内のスイッチをオン、オフさせる動作クロックφ１とφ２のタイミングを示すタイミングチャートである。 本発明に係るΣΔ変調方式のＡ／Ｄ変換回路の第２の実施例の機能ブロック図である。 基準電圧生成回路と電源電圧レベル検出回路の具体例を示す回路構成図である。 実施例のＡ／Ｄ変換回路を、ＲＦ−ＩＣに内蔵されて復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を示すブロック図である。

符号の説明

１１，１３ 加算回路
１２，１４ 積分回路
１５ ローカルＡ／Ｄ変換回路
１７，１８ ローカルＤ／Ａ変換回路
２１，２２ 基準電圧生成回路
５１ 量子化回路
５２ エンコーダ
１００ アンテナ
１３０ パワーモジュール
２００ 高周波ＩＣ（ＲＦ−ＩＣ）
２１０ ロウノイズアンプ
２１２ ミキサ
２２０ 高利得増幅部
２３１ ３ビットＡ／Ｄ変換回路
２５１ 高周波発振回路
２６１ 基準発振回路

Claims (10)

1. ローカルＤ／Ａ変換回路と、入力と前記ローカルＤ／Ａ変換回路の出力との差分を積分する積分回路と、前記積分回路の出力を量子化するマルチビットのローカルＡ／Ｄ変換回路とを備え、前記ローカルＤ／Ａ変換回路は前記ローカルＡ／Ｄ変換回路の量子化出力をアナログ信号に変換して前記積分回路へ供給するΣΔ型Ａ／Ｄ変換回路を内蔵した半導体集積回路であって、前記ローカルＤ／Ａ変換回路には基準電圧として電源電圧と接地電位が供給され、前記ローカルＡ／Ｄ変換回路には基準電圧生成回路で生成された基準電圧が供給されることを特徴とする半導体集積回路。
2. 前記基準電圧生成回路は、生成する基準電圧が変更可能であり、前記電源電圧のレベルに応じた基準電圧を生成することを特徴とする請求項１に記載の半導体集積回路。
3. 前記電源電圧のレベルに応じた値を設定可能なレジスタを備え、前記基準電圧生成回路は前記レジスタの設定値に応じたレベルの基準電圧を生成することを特徴とする請求項２に記載の半導体集積回路。
4. 前記電源電圧のレベルを検出する検出回路を備え、前記基準電圧生成回路は前記検出回路の検出値に応じたレベルの基準電圧を生成することを特徴とする請求項２に記載の半導体集積回路。
5. 前記基準電圧生成回路の出力端子には、生成された基準電圧を安定化させる容量素子が接続されていることを特徴とする請求項１または２に記載の半導体集積回路。
6. 前記基準電圧生成回路の出力端子に接続された安定化容量素子は前記ΣΔ型Ａ／Ｄ変換回路を構成する素子が形成されている半導体チップと同一の半導体チップに形成されている素子であることを特徴とする請求項５に記載の半導体集積回路。
7. 前記ΣΔ型Ａ／Ｄ変換回路は、２個の積分回路と２個のローカルＤ／Ａ変換回路を備えた２次のΣΔ型Ａ／Ｄ変換回路であり、初段側のローカルＤ／Ａ変換回路には基準電圧として電源電圧と接地電位が供給され、後段側のローカルＤ／Ａ変換回路には前記基準電圧生成回路により生成された基準電圧が供給されることを特徴とする請求項１に記載の半導体集積回路。
8. 前記基準電圧生成回路は、前記ローカルＡ／Ｄ変換回路に必要とされる第１の基準電圧を生成する第１基準電圧生成回路と、前記第１の基準電圧よりも低い第２の基準電圧を生成する第２基準電圧生成回路と、前記第１の基準電圧と前記第２の基準電圧の中間の第３の基準電圧を生成する第３基準電圧生成回路とからなり、前記第３基準電圧生成回路により生成された第３基準電圧が前記ローカルＤ／Ａ変換回路に供給されることを特徴とする請求項１〜７のいずれかに記載の半導体集積回路。
9. 受信信号と所定の周波数の発振信号とを合成して該発振信号の周波数と前記受信信号の周波数との差に相当する周波数成分を含む復調信号を生成する復調回路を有する通信用半導体集積回路であって、
   前記復調回路により生成されたアナログ復調信号をディジタル信号に変換する回路として請求項１〜８のいずれかに記載のΣΔ型Ａ／Ｄ変換回路を備えることを特徴とする通信用半導体集積回路。
10. 前記受信信号と合成される前記所定の周波数の発振信号を生成する電圧制御発振回路を含むＰＬＬ回路と、基準となる発振信号を生成する基準発振回路とを備え、該ＰＬＬ回路は前記電圧制御発振回路の発振出力と前記基準発振回路により生成された基準発振信号とを比較して前記電圧制御発振回路の発振周波数を制御し、前記基準発振信号に基づいて前記Ａ／Ｄ変換回路の動作クロック信号が生成されることを特徴とする請求項９に記載の通信用半導体集積回路。

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