KR19990083479A - 시그마-델타변조기및신호계수화방법 - Google Patents

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Abstract

본 발명은 시그마-델타 변조기(10) 및 아날로그 신호 계수화 방법을 제공한다. 본발명에 따른 시그마-델타 변조기는 상기 시그마-델타 변조기(10)의 차수를 변경하는 적어도 하나의 스위치(16)를 포함한다. 상기 시그마-델타 변조기(10)의 차수는 상기 수신된 아날로그 신호의 통신 프로토콜에 의거하여 변경된다. 특히, 시그마-델타 변조기(10)의 차수는 넓은 정보 대역을 갖는 통신 프로토콜에 대해 증가한다. 한편, 상기 시그마-델타 변조기(10)의 차수는 협소한 정보 대역을 갖는 통신 프로토콜에 대해 감소한다.

Description

시그마-델타 변조기 및 신호 계수화 방법{Sigma-delta modulator and method for digitizing a signal}
본 발명은 아날로그-디지털 변환기(ADC)에 관한 것으로서, 특히, 시그마-델타 아날로그-디지털 변환기에 관한 것이다. 아날로그-디지털 변환기를 실시하기 위한 두 가지 기본적인 기술이 있다. 즉, 오픈-루프 기술과 피드백 기술이 그것이다. 오픈-루프 변환기는 입력 전압 인가시 디지털 코드를 발생하며, 일반적으로 동작시에는 비동기이다. 피드백 변환기는 입력 신호로부터 디지털 코드들의 시퀀스를 발생하며, 이들 디지털 코드를 아날로그 신호로 변환한다.
시그마-델타 ADC는 상기 피드백 기술을 이용한다. 상기 시그마-델타 기술은 오픈-루프 변환기에 사용된 레지스터 및 캐패시터와 같은 정확히 매칭된 온-칩(on-chip) 소자들에 의해 높은 분해능을 얻을 수 있으므로 관심이 집중되고 있다. 따라서, 상기 시그마-델타 기술은 많은 집적 회로 분야에 선택되고 있는 기술이다. 기본 시그마-델타 ADC는 아날로그 입력 신호를 수신하여 상기 아날로그 신호로부터 피드백 신호를 공제하여 에러 신호를 제공한다. 상기 에러 신호는 저역 필터를 통해 처리되고 그 다음에 양자화되어 디지털 출력 신호를 형성한다. 피드백 디지털-아날로그 변환기(DAC)는 상기 디지털 출력 신호를 아날로그 형태로 변환시킨 후에 상기 피드백 신호를 제공한다. 상기 피드백 DAC와는 달리, 상기 시그마-델타 ADC는 연산 증폭기, 비교기, 스위치-캐패시터 필터와 같은 종래의 아날로그 소자들로 실시될 수도 있다. 집적 회로의 클로킹 속도에 의해 상기 아날로그 입력 신호는 아주 높게 오버샘플링 될 수 있으므로, 기본 시그마-델타 ADC는 항상 높은 분해능을 제공한다. 상기 저역 필터는 대역 외 양자화 노이즈를 형성하는데, 이것은 종래의 필터링 기술에 의해 충분히 감쇄될 수 있으므로, 상기 기본 시그마-델타 ADC는 또한 높은 신호대 잡음비(SNR)를 가진다.
상기 기본 시그마-델타 ADC는 종래의 집적 회로 공정에서 쉽게 실시될 수 있으며 일반적으로 고성능을 가지지만, 몇몇 애플리케이션에서는 적합하지 않다. 예를 들면, 기본 시그마-델타 ADC를 갖는 수신기는 코드 분할 다중 억세스(CDMA), 시간 분할 다중 억세스(TDMA),이동 통신을 위한 글로벌 시스템(GSM), 고급 이동 전화 서비스(AMPS)와 같은 다중 통신 프로토콜을 수신하는데 적합하지 않다. 이들 프로토콜은 각각 상이한 정보 대역을 가지는데, 예를 들면, CDMA 신호의 정보 대역은 대략 1 메가헤르쯔(MHz)인 반면에, GSM 신호의 정보 대역은 대략 200 킬로헤르쯔(kHz)이다. 다중 통신 프로토콜에 대해 기본 시그마-델타 ADC를 갖는 수신기에서 나타나는 문제점은 상기 시그마-델타 ADC의 동적 범위가 상기 수신된 신호의 정보 대역에 따라 변한다는 것이다. 상기 수신된 신호의 정보 대역이 감소함에 따라서 상기 시그마-델타 ADC의 동적 범위는 감소한다.
따라서, 다중 프로토콜을 수신하는 시그마-델타 ADC 및 방법을 갖는것이 유리할 것이다. 또한 상기 시그마-델타 ADC의 동적 범위를 유지하는 동안 상기 시그마-델타 ADC가 조정가능한 정보 대역을 갖는 것이 유리할 것이다.
일반적으로, 본 발명은 시그마-델타 변조기 및 프로토콜을 갖는 아날로그 신호를 계수화하는 방법을 제공한다. 본 발명에 따르면, 상기 시그마-델타 변조기는 신호의 프로토콜을 따르는 신호 경로를 선택하는 적어도 하나의 스위치를 포함한다. 상기 시그마-델타 변조기의 차수는 상기 신호의 프로토콜에 따라서 변경된다. 특히, 상기 시그마-델타 변조기의 차수는 넓은 정보 대역을 갖는 프로토콜에 대하여 증가한다.
한편, 상기 시그마-델타 변조기의 차수는 좁은 정보 대역을 갖는 프로토콜에 대해 감소한다. 이런 방식으로 상기 시그마-델타 변조기의 차수를 변경하면, 가변하는 정보 대역을 갖는 신호를 수신하는 동안에 시그마-델타 변조기는 그 동적 범위를 유지할 수 있다. 바꾸어 말하면, 상기 시그마-델타 변조기의 동적 범위는 좁거나 또는 넓은 정보 대역을 갖는 신호를 수신하는 동안 거의 일정하게 된다.
도 1은 본 발명의 제 1 실시예에 따른 시그마-델타 변조기의 블록도.
도 2는 본 발명의 제 2 실시예에 따른 시그마-델타 변조기의 블록도.
도 3는 본 발명의 제 3 실시예에 따른 직렬 시그마-델타 변조기의 블록도.
도 4는 본 발명의 제 4 실시예에 따른 단일 루프 시그마-델타 변조기의 블록도.
도 5는 본 발명의 제 5 실시예에 따른 시그마-델타 변조기의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
13 : 가산기 14, 21 : 필터
16, 24 : 스위치 31 : 양자화기
33 : DAC(디지털-아날로그 변환기)
도 1은 본 발명의 제 1 실시예에 따른 시그마-델타 변조기(10)의 블록도이다. 시그마-델타 변조기(10)는 아날로그 입력 신호(VIN)를 수신하는 입력 단자(11) 및 출력 단자(12)를 가진다. 또한, 시그마-델타 변조기(10)는 입력 단자(11)에 접속된 정 입력, 부 입력 및 출력을 갖는 가산 장치(13)를 포함한다. 당업자라면 알고 있는 바와 같이, 가산 장치(13)의 기능은 반전 이득단에 의해 처리된 두 개의 정 입력을 갖는 가산 장치를 사용하여 얻어질 수 있다. 상기 가산 장치(13)의 출력은 필터(14)의 입력에 연결되고, 상기 필터(14)의 출력은 스위치(16)에 연결된다. 예를 들면, 필터(14)는 4차(forth order) 대역 필터이고, 스위치(16)는 복수의 단자(17, 18, 19)를 갖는 싱글-스로우 더블-폴(single-throw double-pole) 스위치이다. 단자(17)는 필터(14)의 출력에 접속되고, 단자(18)는 4차 대역 필터(21)의 입력에 접속되고, 단자(19)는 전송 경로(22)의 제 1 단자에 접속된다. 전송경로(22)의 제 2 단자는 복수의 단자(26, 27, 28)를 갖는 싱글-스로우 더블-폴 스위치(24)에 접속된다. 단자(26)는 전송 경로(22)의 제 2 단자에 접속되고, 단자(27)는 필터(21)의 출력에 접속되며, 단자(28)는 양자화기(31)의 입력에 접속된다. 상기 양자화기(31)의 출력은 출력 단자(12) 및 디지털-아날로그 변환기(DAC)(33)에 공통으로 연결된다. DAC(33)의 출력은 가산 장치(13)의 부 입력에 연결된다. 이 예에서, 양자화기(31)는 단일 비트 양자화기이며, DAC(33)는 단일 비트 DAC이다. 양자화기(31)는 또한 멀티 비트 양자화기일 수 있으며, DAC(33)는 멀티 비트 DAC일 수 있다.
스위치(16 및 24)는 싱글-스로우 더블-폴 스위치를 예로 들었지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 스위치(16 및 24)는 전송 게이트일 수 있다. 스위치(16 및 24)의 위치에 따라서, 상기 필터(14)의 출력은 전송 경로(22)를 통하여 양자화기(31)의 입력에 결합되거나 필터(21)를 통하여 양자화기의 입력에 결합된다. 바꾸어 말하면, 필터(14)의 출력으로부터 상기 양자화기(31)의 입력까지의 상기 신호 경로는 스위치(16 및 24)의 위치를 토글하여 선택된다.
스위치(16 및 24)의 위치는 제어 장치(도시되지 않음)에 의해 제어되어 두 위치 중 한 위치에 있게 된다. 적절한 제어 장치의 예들은 중앙 처리 장치(CPU), 응용 주문형 집적 회로(ASIC), 디지털 신호 처리기(DSP) 등을 포함한다. 스위치(16)가 제 1 위치에 있을 때, 필터(14)의 출력은 상기 필터(21)의 입력에 전기적으로 접속된다. 반면에, 스위치(16)가 제 2 위치에 있는 경우, 상기 필터(14)의 출력은 전송 경로(22)의 제 1 단자에 전기적으로 접속된다. 마찬가지로, 스위치(24)가 제 1 위치에 있는 경우, 필터(21)의 출력은 양자화기(31)의 입력에 전기적으로 접속된다. 스위치(24)가 제 2 위치에 있는 경우, 상기 양자화기(31)의 입력은 전송 경로(22)의 제 2 단자에 전기적으로 접속된다.
시그마-델타 변조기(10)의 구성은 스위치(16 및 24)의 위치를 변화시키므로서 변경될 수 있다. 특히, 시그마-델타 변조기(10)의 차수는 스위치(16 및 24)의 위치를 변화시키므로서 변경될 수 있다. 예를 들면, 스위치(16 및 24)가 이들의 제 1 위치에 있을 때, 시그마-델타 변조기(10)는 8차 시그마 델타 변조기가 된다. 스위치(16 및 24)가 이들의 제 2 위치에 있을 때, 시그마-델타 변조기(10)는 4차 시그마-델타 변조기가 된다. 4차 대역 필터로서 필터(14 및 21)를 설명하였지만, 본 발명은 이에 제한되지 않는다. 필터(14 및 21)는 단일 차수(single-order) 저역 필터, 2차 저역 필터 등이 될 수 있다. 또한, 필터(14 및 21)는 상이한 차수 값을 가질 수 있는데, 예를 들면, 필터(14)는 2차 대역 필터이고 필터(21)는 4차 대역 필터일 수 있다.
스위치(16 및 24)의 위치는 아날로그 입력 신호(VIN)의 통신 프로토콜에 따라서 설정된다. 일례에서, 상기 제어 장치(도시되지 않음)는 아날로그 입력 신호(VIN)의 통신 프로토콜을 판정한다. 상기 제어 장치는 스위치(16 및 24)를 이들의 제 1 위치로 설정하여 200 kHz의 넓은 정보 대역폭을 갖는 통신 프로토콜을 위한 더 높은 차수의 시그마-델타 변조기를 제공한다. 스위치(16 및 24)는 상기 제어 장치에 의해 이들의 제 2 위치로 설정되어 10 kHz의 협소한 정보 대역폭을 갖는 통신 프로토콜을 위한 더 낮은 차수의 시그마-델타 변조기를 제공한다. 시그마-델타 변조기(10)의 차수를 증가시키면, 협소하거나 넓은 정보 대역을 갖는 아날로그 신호를 수신할 때 변조기(10)의 동적 범위는 거의 일정하게 유지된다. 또한, 이들 제 1 및 제 2 위치 사이에서 스위치(16 및 24)를 토글링(toggling)하는 동안, 시그마-델타 변조기(10)의 비활성 부분이 전력을 유지하면서 파워 다운되거나 턴오프될 수 있다. 본 예에서, 스위치(16 및 24)가 이들의 제 2 위치에 있을 때, 필터(21)는 변조기(10)의 비활성 위치에 있다. 따라서, 필터(21)의 활성 소자들이 턴오프될 수 있다.
다시 도 1을 참조하면, 시그마-델타 변조기(10)는 아날로그 신호(VIN)를 계수화하므로서, 출력 단자(12)에서 디지털 신호를 발생한다. 특히, 가산 장치(13)는 아날로그 입력 신호(VIN)로부터 피드백 신호를 공제하므로서 에러 신호를 발생한다. 상기 피드백 신호는 DAC(33)에 의해 발생하며, DAC(33)의 출력으로부터 상기 가산 장치(13)의 부 입력으로 전송된다. 상기 에러 신호는 상기 가산 장치(13)의 출력으로부터 필터(14)의 입력으로 전송된다. 필터(14)는 상기 에러 신호를 처리하여 제 1 필터 신호를 발생한다. 만약 스위치(16)가 제 1 위치에 있고, 스위치(24)가 제 1 위치에 있으면, 상기 제 1 필터 신호는 상기 필터(14)의 출력으로부터 필터(21)의 입력으로 전송된다. 필터(21)는 상기 제 1 필터 신호를 처리하여 제 2 필터 신호를 발생하고, 상기 제 2 필터 신호는 양자화기(31)의 입력으로 전송된다. 만약 스위치(16)가 제 2 위치에 있고 스위치(24)가 제 2 위치에 있으면, 상기 제 1 필터 신호는 상기 필터(14)의 출력으로부터 상기 양자화기(31)의 입력으로 전송된다. 스위치(16 및 24)의 위치에 따라서, 양자화기(31)는 상기 제 1 필터 신호 또는 제 2 필터 신호를 계수화하여 디지털 신호를 발생한다. 상기 디지털 신호는 출력 단자(12) 및 DAC(33)의 입력으로 전송된다. DAC(33)는 상기 디지털 신호로부터 피드백 신호를 발생한다.
이상, 시그마-델타 변조기(10)는 그 차수를 변화시키기 위해 두 개의 스위치, 즉, 스위치(16 및 24)를 갖는 경우에 대해 설명하였지만, 본 발명은 여기에 한정되는 것은 아니다. 시그마-델타 변조기(10)는 단지 하나의 스위치, 즉, 스위치(24)만 가지므로서 그 구성을 변화시킬 수 있다. 하나의 스위치를 갖는 시그마-델타 변조기의 예에서, 필터(14)의 출력은 필터(21)의 입력 및 스위치(24)의 단자(26)에 공통으로 연결된다. 또한, 시그마-델타 변조기(10)는 세 개, 네 개, 다섯개 또는 그 이상의 스위치를 가질 수도 있다.
도 2는 본 발명의 제 2 실시예에 따른 입력 단자(41) 및 출력 단자(42)를 갖는 시그마-델타 변조기(40)의 블록도이다. 변조기(40)는 입력 단자(41)에 접속된 입력, 스위치(46)에 접속된 아날로그 출력, 스위치(47)에 공통으로 접속된 디지털 출력을 갖는 시그마-델타 변조기(44)와, 신호 처리기(48)를 포함한다. 예를 들면, 시그마-델타 변조기(44)는 2차 시그마-델타 변조기이고, 신호 처리기(48)는 디지털 필터이고, 스위치(47)는 복수의 단자(51, 52, 53)를 갖는 싱글-스로우 더블-폴 스위치이다. 상기 시그마-델타 변조기(44)의 디지털 출력은 단자(51)와 신호 처리기(48)의 제 1 입력에 공통으로 연결된다. 단자(52)는 출력 단자(42)에 연결된다. 스위치(46)는 시그마-델타 변조기(44)의 아날로그 출력에 접속된 단자(56) 및 시그마-델타 변조기(59)에 접속된 단자(57)를 가진다. 시그마-델타 변조기(59)는 예를 들면, 단자(57)에 접속된 입력과 신호 처리기(48)의 제 2 입력에 접속된 출력을 갖는 2차 시그마-델타 변조기이다. 상기 신호 처리기(48)의 출력은 스위치(47)의 단자(53)에 접속된다.
스위치(46)가 제 1 위치에 있을 때, 단자(56)는 단자(57)에 전기적으로 접속된다. 반면에, 스위치(46)가 제 2 위치에 있을 때, 단자(56)는 단자(57)로부터 전기적으로 분리된다. 단자(53)는 스위치(47)가 제 1 위치에 있을 때 단자(52)에 전기적으로 접속되고, 단자(51)는 스위치(47)가 제 2 위치에 있을 때 단자(52)에 전기적으로 접속된다.
동작시에, 입력 단자(41)는 아날로그 입력 신호를 수신한다. 제어 장치(도시되지 않음)는 상기 아날로그 입력 신호의 통신 프로토콜을 판정하고 그 프로토콜에 따라서 스위치(46 및 47)를 설정한다. 예를 들면, 상기 제어 장치는 200 kHz의 넓은 정보 대역폭을 가지는 통신 프로토콜에 대해 스위치(46 및 47)를 이들의 제 1 위치로 설정한다. 반면에, 10 kHz의 협소한 정보 대역폭을 갖는 통신 프로토콜에 대해 스위치(46 및 47)를 이들의 제 2 위치로 설정한다.
시스마-델타 변조기(44)는 입력 단자(41)로부터 아날로그 입력 신호를 수신한다. 시그마-델타 변조기(44)는 상기 아날로그 입력 신호를 계수화하여 제 1 디지털 신호를 발생한다.
스위치(46 및 47)가 이들의 제 2 위치에 있을 때, 스위치(47)가 제 2 위치에 있기 때문에, 상기 제 1 디지털 신호는 상기 시그마-델타 변조기(44)의 디지털 출력으로부터 출력 단자(42)로 전송된다. 또한, 스위치(46 및 47)가 이들의 제 2 위치로 설정되면, 시그마-델타 변조기(40)의 비활성 부분들은 전력을 유지하면서 파워 다운된다. 즉, 신호 처리기(48) 및 시그마-델타 변조기가 파워 다운된다.
스위치(46 및 47)가 이들의 제 1 위치에 있으면, 상기 제 1 디지털 신호는 상기 시그마-델타 변조기(44)의 디지털 출력으로부터 신호 처리기(48)의 제 1 입력으로 전송된다. 또한, 시그마-델타 변조기(44)는 아날로그 출력 신호를 발생하고, 상기 시그마-델타 변조기(44)의 아날로그 출력으로부터의 아날로그 출력 신호를 시그마-델타 변조기(59)의 입력으로 전송한다. 시그마-델타 변조기(59)는 상기 아날로그 출력 신호를 계수화하여 제 2 디지털 신호를 발샐한다. 상기 제 2 디지털 신호는 상기 시그마-델타 변조기(59)의 출력으로부터 상기 신호 처리기(48)의 제 2 입력으로 전송된다. 신호 처리기(48)는 상기 제 1 디지털 신호 및 제 2 디지털 신호를 결합하여 디지털 출력 신호를 발생하여 상기 제 1 디지털 신호로부터의 양자화 잡음을 소거한다. 스위치(47)가 제 1 위치에 있기 때문에 상기 디지털 출력 신호는 상기 신호 처리기(48)의 출력으로부터 출력 단자(42)로 전송된다.
신호 처리기(48)를 디지털 필터로서 설명하였지만, 본 발명은 이에 한정되지 않는다. 신호 처리기(48)는 또한 디지털 신호 처리기 또는 플립-플롭 및 논리 게이트로 구성된 디지털 회로를 이용하여 구현될 수 있다.
변조기(40)는 아날로그 신호를 계수화하는 장치를 제공한다. 스위치(46 및 47)는 상기 수신된 아날로그 신호의 통신 프로토콜에 따라서 변조기(40)의 차수를 변경하는 수단을 제공한다. 변조기(40)의 차수를 변경하므로서, 변조기(40)의 동적 범위는 고정된 차수의 시그마-델타 변조기에 비하여 다수의 프로토콜을 수신하도록 개선된다. 특히, 변조기(40)의 SNR은 넓거나 협소한 정보 대역을 갖는 아날로그 신호를 수신하는 경우에 거의 일정하게 유지된다. 또한, 변조기(40)는 직렬 연결된 적어도 두 개의 시그마-델타 변조기를 포함하여 넓은 정보 대역을 갖는 아날로그 신호를 수신하는 더 높은 차수의 변조기를 생성한다. 적어도 두 개의 시그마-델타 변조기를 직렬 연결하므로서, 변조기(40)는 더 높은 차수의 신호 루프 변조기에서 나타나는 안정성의 문제를 감소시킨다.
시그마-델타 변조기(44 및 59)의 차수는 본 발명에 제한되지 않음을 주지하라. 애플리케이션에 따라서, 시그마-델타 변조기(44 및 59)는 단일 차수, 4차 등의 변조기가 될 수 있다. 또한, 시그마-델타 변조기(44 및 59)는 상이한 차수의 값을 가질 수 있다. 예를 들면, 시그마-델타 변조기(44)는 단일 차수의 변조기이고 시그마-델타 변조기(59)는 2차 변조기일 수 있다.
시그마-델타 변조기(40)를 그 차수를 변경하기 위한 두 개의 스위치, 즉, 스위치(46 및 47)를 갖는 경우에 대해 설명하였지만, 본 발명은 이에 제한되지 않는다. 시그마-델타 변조기(40)는 그 구성을 변경하기 위해 단지 하나의 스위치, 예를 들면, 스위치(47)만 가질 수 있다. 한 개의 스위치를 갖는 시그마-델타 변조기(40)에서, 시그마-델타 변조기(44)의 아날로그 출력은 시그마-델타 변조기(59)의 입력에 접속된다.
도 3은 본 발명의 제 3 실시예에 따른 입력 단자(71) 및 출력 단자(72)를 갖는 직렬 연결된 시그마-델타 변조기(70)의 블록도이다. 변조기(70)는 두 개의 직렬연결된 시그마-델타 변조기(74 및 76), 디지털 신호 처리기(DSP)(77), 스위치(78)를 가진다. 예를 들면, 시그마-델타 변조기(74 및 76)는 4차의 대역 시그마-델타 변조기이고, 스위치(78)는 복수의 단자(81, 82, 83)를 갖는 싱글-스로우 더블-폴 스위치이다. 시그마-델타 변조기(74)는 입력 단자(71)에 연결된 입력, 시그마-델타 변조기(76)의 입력에 연결된 아날로그 출력, DSP(77)의 제 1 입력 및 스위치(78)의 단자(81)에 공통으로 연결된 디지털 출력을 가진다. 스위치(78)의 단자(83)는 출력 단자(72)에 접속된다. 상기 시그마-델타 변조기(76)의 출력은 DSP(77)의 제 2 입력에 연결되고, DSP(77)의 출력은 스위치(78)의 단자(82)에 연결된다.
시그마-델타 변조기(74)는 시그마-델타 변조기(74)의 입력에 연결된 정 입력, 부입력 및 필터(87)에 연결된 출력을 갖는 가산 장치(86)를 포함한다. 필터(87)는 예를 들면, 가산 장치(86)의 출력에 연결된 입력 및 아날로그-디지털 변환기(ADC)(88)의 입력과 스위치(91)에 공통으로 연결된 출력을 갖는 4차 대역 필터이다. 스위치(91)는 필터(87)의 출력에 접속된 단자(92) 및 단자(93)을 가진다. ADC(88)의 출력은 시그마-델타 변조기(74)의 디지털 출력 및 DAC(96)의 입력에 공통으로 접속된다. DAC(96)의 출력은 가산 장치(86)의 부 입력 및 스위치(97)에 공통으로 접속된다. 스위치(97)는 DAC(96)의 출력에 접속된 단자(98) 및 가산 장치(101)에 접속된 단자(99)를 가진다. 가산 장치(101)는 스위치(97)의 단자(99)에 접속된 정 입력, 스위치(91)의 단자(93)에 접속된 부 입력 및 시그마-델타 변조기(74)의 아날로그 출력에 접속된 출력을 가진다.
시그마-델타 변조기(76)는 시그마-델타 변조기(76)의 입력에 접속된 정 입력, 부 입력 및 필터(107)에 접속된 출력을 갖는 가산 장치(106)를 포함한다. 필터(107)는 예를 들면, 가산 장치(106)의 출력에 접속된 입력 및 ADC(108)의 입력에 접속된 출력을 갖는 4차 대역 필터이다. ADC(108)의 출력은 시그마-델타 변조기(76)의 출력 및 DAC(109)의 입력에 공통으로 접속된다. DAC(109)의 출력은 가산 장치(106)의 부 입력에 접속된다.
본 발명은 시그마-델타 변조기(74 및 76)의 상기 차수에 제한되지 않는다. 애플리케이션에 따라서, 시그마-델타 변조기(74 및 76)는 단일 차수 변조기, 2차 변조기 등일 수 있다. 또한, 시그마-델타 변조기(74 및 76)는 상이한 차수 값을 가질 수 있는데, 예를 들면, 시그마-델타 변조기(74)는 2차 변조기이고 시그마-델타 변조기(76)는 4차 변조기일 수 있다. 또한, 시그마-델타 변조기(74 및 76)는 대역 시그마-델타 변조기 대신 저역 시그마-델타 변조기일 수 있다. 스위치(91)가 제 1 위치에 있는 경우, 단자(92)는 단자(93)에 전기적으로 접속된다. 반면에, 스위치(91)가 제 2 위치에 있는 경우, 단자(92)는 단자(93)로부터 전기적으로 분리된다. 마찬가지로, 스위치(97)가 제 1 위치에 있는 경우, 단자(98)는 단자(99)에 전기적으로 접속된다. 스위치(97)가 제 2 위치에 있으면 단자(98)는 단자(99)로부터 전기적으로 분리된다. 스위치(78)가 제 1 위치에 있으면 스위치(78)의 단자(82)가 단자(83)에 전기적으로 접속되고, 스위치(78)가 제 2 위치에 있는 경우 단자(81)가 단자(83)에 전기적으로 접속된다.
동작시, 입력 단자(71)는 아날로그 입력 신호를 수신한다. 제어 장치(도시되지 않음)는 상기 아날로그 입력 신호의 통신 프로토콜을 판정하고 이 프로토콜에 따라서 스위치(78, 91 및 97)를 설정한다. 예를 들면, 상기 아날로그 입력 신호의 통신 프로토콜이 200 kHz의 넓은 정보 대역을 가진다고 상기 제어 장치가 판정하면, 스위치(78, 91, 97)는 이들의 제 1 위치로 설정된다. 반면에, 상기 아날로그 입력 신호의 통신 프로토콜이 10 kHz의 협소한 정보 대역을 가진다고 상기 제어 장치가 판정하면, 스위치(78, 91, 97)는 이들의 제 2 위치로 설정된다.
시그마-델타 변조기(74)는 입력 단자(71)로부터 상기 아날로그 입력 신호를 수신한다. 가산장치(86)는 상기 아날로그 입력 신호로부터 제 1 피드백 신호를 공제하여 제 1 에러 신호를 발생한다. 상기 제 1 피드백 신호는 DAC(96)에 의해 발생되어 DAC(96)의 출력으로부터 가산 장치(86)의 부 입력으로 전송된다. 상기 제 1 에러 신호는 가산 장치(86)의 출력으로부터 필터(87)의 입력으로 전송된다. 필터(87)는 상기 제 1 에러 신호를 처리하여 제 1 필터 신호를 발생한다. 상기 제 1 필터 신호는 필터(87)의 출력으로부터 ADC(88)의 입력으로 전송된다. ADC(88)는 상기 제 1 필터 신호를 계수화하여 제 1 디지털 신호를 발생한다. 상기 제 1 디지털 신호는 시그마-델타 변조기(74)의 디지털 출력 및 DAC(96)의 입력으로 전송된다. DAC(96)는 상기 제 1 디지털 신호로부터 제 1 피드백 신호를 발생하여 가산 장치(86)의 부 입력으로 전송한다.
스위치(78, 91, 97)가 이들의 제 2 위치로 설정되면, 스위치(78)가 제 2 위치에 있기 때문에, 상기 제 1 디지털 신호는 출력 단자(72)로 전송된다.
스위치(78, 91, 97)가 이들의 제 1 위치로 설정되면, 제 1 디지털 신호는 DSP(77)의 제 1 입력으로 전송된다. 또한, 상기 제 1 필터 신호는 필터(87)의 출력으로부터 가산 장치(101)의 부 입력으로 전송되고 DAC(96)는 상기 제 1 피드백 신호를 가산 장치(101)의 정 입력으로 전송한다. 가산 장치(101)는 상기 제 1 피드백 신호로부터 상기 제 1 필터 신호를 공제하여 제 2 에러 신호를 발생한다. 상기 제 2 에러 신호는 시그마-델타 변조기(74)의 아날로그 출력으로 전송되어 시그마-델타 변조기(76)의 입력, 즉, 가산 장치(106)의 정 입력으로 전송한다.
가산 장치(106)는 제 2 에러 신호로부터 제 2 피드백 신호를 공제하여 제 3 에러 신호를 발생한다. 제 2 피드백 신호는 DAC(109)에 의해 발생되어 DAC(109)의 출력으로부터 가산 장치(106)의 부 입력으로 전송된다. 제 3 에러 신호는 가산 장치(106)의 출력으로부터 필터(107)의 입력으로 전송된다. 필터(107)는 상기 제 3 에러 신호를 처리하여 제 2 필터 신호를 발생한다. 상기 제 2 필터 신호는 필터(107)의 출력으로부터 ADC(108)의 입력으로 전송된다. ADC(108)는 상기 제 2 필터 신호를 계수화하여 제 2 디지털 신호를 발생한다. 상기 제 2 디지털 신호는 시그마-델타 변조기(76)의 디지털 출력으로 전송되어 DAC(109)의 입력으로 전송된다. 또한, 제 2 디지털 신호는 DSP(77)의 제 2 입력으로 전송된다. DAC(109)는 상기 제 2 디지털 신호로부터 제 2 피드백 신호를 발생한다.
DSP(77)는 상기 제 1 디지털 신호 및 제 2 디지털 신호를 결합하므로서 디지털 출력 신호를 발생하여 상기 제 1 디지털 신호로부터 양자화 잡음을 소거한다. 스위치(78)가 제 1 위치에 있기 때문에 디지털 출력 신호는 DSP(77)의 출력으로부터 출력 단자(72)로 전송된다.
도 2의 변조기(40)와 같이, 변조기(70)는 아날로그 신호를 계수화하는 장치를 제공한다. 스위치(78, 91, 97)는 상기 수신된 아날로그 신호의 통신 프로토콜에 따라서 변조기(70)의 차수를 변경하는 수단을 제공한다. 변조기(70)의 차수를 변경하므로서, 넓거나 협소한 정보 대역을 갖는 아날로그 신호를 수신하는 경우 변조기(70)의 SNR은 거의 일정하게 유지된다. 변조기(70)는 적어도 두 개의 시그마-델타 변조기를 직렬로 연결하여 넓은 정보 대역을 갖는 아날로그 신호를 수신하는 더 높은 차수의 변조기를 생성한다. 적어도 두 개의 시그마-델타 변조기를 직렬 연경하므로서, 변조기(70)는 더 높은 차수의 단일 루프 변조기에서 나타나는 안정성의 문제를 줄일 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 입력 단자(121) 및 출력 단자(122)를 갖는 단일 루프 시그마-델타 변조기의 블록도이다. 변조기(120)는 입력 단자(121)에 연결된 입력 및 가산 장치(126)에 접속된 출력을 갖는 이득단(124)를 포함한다. 가산 장치(126)는 정 입력, 부 입력 및 출력을 가지며, 여기서 상기 가산 장치(126)의 정 입력은 이득단(124)의 출력에 연결된다. 가산 장치(126)의 출력은 필터(127)의 입력에 연결되고, 필터(127)의 출력은 이득단(129)의 입력에 연결된다. 이득단(129)은 가산 장치(131)의 정 입력에 연결된다. 가산 장치(131)의 출력은 필터의 입력에 연결되고 필터(133)의 출력은 스위치(134)에 연결된다.
예를 들면, 필터(127 및 133)는 2차 필터이고 스위치(134)는 복수의 단자(137, 138, 139)를 갖는 싱글-스로우 더블-폴 스위치이다. 단자(137)는 필터(133)의 출력에 접속되고, 단자(138)는 전송 경로(141)의 제 1 단자에 접속되고, 단자(139)는 이득단(142)의 입력에 접속된다. 이득단(142)의 출력은 가산 장치(144)의 정 입력에 연결된다. 가산 장치(144)의 출력은 2차 필터(146)의 입력에 연결되고 필터(146)의 출력은 이득단(147)의 입력에 연결된다. 상기 이득단(147)의 출력은 가산 장치(148)의 정 입력에 연결된다. 가산 장치(148)의 출력은 2차 필터(149)의 입력에 연결되고 필터(149)의 출력은 복수의 단자(152, 153, 154)를 갖는 싱글-스로우 더블-폴 스위치(151)에 연결된다. 특히, 단자(152)는 필터(149)의 출력에 접속되고, 단자(153)는 전송 경로의 제 2 단자에 접속되고, 단자(154)는 ADC(156)의 입력에 접속된다. ADC(156)의 출력은 출력 단자(122) 및 DAC(157)의 입력에 공통으로 접속된다. DAC(157)의 출력은 이득단(161, 162, 163, 164)의 입력에 공통으로 접속된다. 이득단(161, 162, 163, 164)의 출력은 가산 장치(126, 131, 144, 148)의 부 입력에 각각 접속된다.
스위치(134)가 제 1 위치에 있는 경우, 필터(133)의 출력은 이득단(142)의 입력에 전기적으로 접속된다. 반면에, 스위치(134)가 제 2 위치에 있는 경우, 필터(133)의 출력은 전송 경로(141)의 제 1 단자에 전기적으로 접속된다. 스위치(151)가 제 1 위치에 있으면, ADC(156)의 입력은 필터(149)의 출력에 전기적으로 접속된다. 스위치(151)가 제 2 위치에 있는 경우, ADC(156)의 입력은 전송 경로(141)의 제 2 단자에 전기적으로 접속된다.
시그마-델타 변조기(120)의 동작은 도 1의 시그마-델타 변조기(10)의 동작과 유사하다. 시그마-델타 변조기(120)는 입력 단자(121)에서 아날로그 입력 신호를 수신하고 상기 아날로그 입력 신호를 계수화하여 출력 단자(122)에서 디지털 출력 신호를 발생한다. 도 1의 시그마-델타 변조기(10)와 마찬가지로, 시그마-델타 변조기(120)의 차수는 스위치(134 및 151)의 위치를 변경하므로서 변화된다. 예를 들면, 스위치(134 및 151)가 이들의 제 1 위치에 있는 경우, 시그마-델타 변조기(120)은 8차 시그마-델타 변조기이다. 스위치(134 및 151)가 이들의 제 2 위치에 있는 경우, 시그마-델타 변조기(120)는 4차 시그마-델타 변조기이다.
본 발명은 상기 필터(127, 133, 146, 149)의 차수에 제한되지 않음을 주지하라. 애플리케이션에 따라서, 필터(127, 133, 146, 149)는 단일 차수 필터, 4차 필터 등이 될 수 있다. 또한, 필터(127, 133, 146, 149)의 차수는 상이한 차수 값을 가질 수 있는 데, 예를 들면, 필터(127 및 133)는 단일 차수 필터이고, 필터(146 및 149)는 2차 필터일 수 있다.
도 5는 본 발명의 제 5 실시예에 따른 입력 단자(181) 및 출력 단자(182)를 갖는 시그마-델타 변조기의 블록도이다. 변조기(180)는 입력 단자(181)에 접속된 입력과 가산 장치에 접속된 출력을 갖는 이득단(184)을 포함한다. 가산 장치(186)는 정 입력, 부 입력 및 출력을 가지며, 여기서 가산 장치(186)의 정 입력은 이득단(184)의 출력에 접속된다. 가산 장치(186)의 출력은 필터(187)의 입력에 접속되고 필터(187)의 출력은 이득단(189)의 입력 및 이득단(191)의 입력에 공통으로 접속된다. 이득단(191)의 출력은 피드포워드 가산 장치(192)에 접속된다. 가산 장치(192)는 복수의 입력 및 스위치(194)에 접속된 출력을 갖는다. 스위치(194)는 복수의 단자(196, 197, 198)를 갖는다. 단자(196)는 가산 장치(192)의 출력에 접속되고, 단자(198)는 ADC(201)의 입력에 접속된다. ADC(201)의 출력은 출력 단자(182) 및 DAC(202)의 입력에 공통으로 접속된다. DAC(202)의 출력은 이득단(203 및 204)에 공통으로 접속된다. 이득단(203)의 출력은 가산 장치(186)의 부 입력에 접속되고, 이득단(204)의 출력은 단자(207 및 208)를 갖는 스위치(206)에 접속된다. 특히, 단자(207)는 이득단(204)의 출력에 접속되고, 단자(208)는 가산 장치(209)의 부 입력에 접속된다.
가산 장치(209)의 정 입력은 이득단(189)의 출력에 접속되고 가산 장치(209)의 출력은 필터(211)의 입력에 접속된다. 필터(211)의 출력은 이득단(213 및 214)의 입력 및 스위치(194)의 단자(197)에 공통으로 접속된다. 이득단(214)의 출력은 가산 장치(192)의 제 2 입력에 접속된다. 이득단(213)의 출력은 필터(216)의 입력에 접속되고, 필터의 출력은 이득단(217 및 218)의 입력에 공통으로 접속된다. 이득단(218)의 출력은 가산 장치(192)의 제 3 입력에 접속된다. 이득단(217)의 출력은 필터(221)에 접속되고, 필터(221)의 출력은 이득단(222)의 입력에 접속된다. 이득단(222)의 출력은 가산 장치(192)의 제 4 입력에 접속된다. 예를 들면, 필터(187, 211, 216, 221)는 2차 필터이다. 본 발명은 상기 필터(187, 211, 216, 221)의 차수에 제한되지 않음을 주지하라. 애플리케이션에 따라서, 필터(187, 211, 216, 221)는 단일 차수 필터, 4차 필터 등일 수 있다.
스위치(206)가 제 1 위치에 있는 경우, 이득단(204)의 출력은 가산 장치(209)의 부 입력으로부터 전기적으로 분리된다. 반면에, 스위치(206)가 제 2 위치에 있는 경우, 이득단(204)의 출력은 가산 장치(209)의 부 입력에 전기적으로 접속된다. 스위치(194)의 단자(196)는 스위치(194)가 제 1 위치에 있을 때, 단자(198)에 전기적으로 접속되고, 단자(197)는 스위치(194)가 제 2 위치에 있을 때, 단자(198)에 전기적으로 접속된다.
시그마-델타 변조기의 동작은 도 1의 시그마-델타 변조기(10)의 동작과 유사하다. 시그마-델타 변조기(180)는 입력 단자(181)에서 아날로그 입력 신호를 수신하고 상기 아날로그 입력 신호를 계수화하여 출력 단자에서 디지털 출력 신호를 발생한다. 또한, 시그마-델타 변조기(180)는 피드포워드 가산을 가지며, 따라서 시그마-델타 변조기(180)는 저전압 애플리케이션에 사용될 수 있다. 도 1의 시그마-델타 변조기(10)와 마찬가지로, 시그마-델타 변조기(180)의 차수는 스위치(194 및 206)의 위치를 토글하므로서 변경된다. 예를 들면, 스위치(194 및 206)가 제 1 위치에 있는 경우, 시그마-델타 변조기(180)는 8차 시그마-델타 변조기이다. 스위치(194 및 206)가 이들의 제 2 위치에 있는 경우, 시그마-델타 변조기(180)는 4차 시그마-델타 변조기이다.
지금까지 아날로그 신호를 계수화하는 시그마-델타 변조기 및 방법을 제공하였다. 본 발명의 이점은 다수의 프로토콜을 갖는 아날로그 신호를 수신할 수 있는 방법를 제공하는 것이다. 본 발명의 다른 이점은 상기 수신된 아날로그 신호의 프로토콜에 의거하여 시그마-델타 변조기의 차수를 변경하는 방법을 제공하는 것이다. 상기 수신된 아날로그 신호의 프로토콜에 따라서 시그마-델타 변조기의 차수를 변경하면, 넓거나 또는 협소한 정보 대역을 갖는 프로토콜에 대해 시그마-델타 변조기의 SNR이 거의 일정하게 유지된다. 프로토콜에 따른 시그마-델타 변조기의 차수 변경을 자동 동작으로 설명하였지만, 시그마-델타 변조기의 차수는 사용자 또는 오퍼레이터에 의해 수동으로 선택될 수 있다. 본 발명의 또 다른 이점은 전력을 보존하는 수단을 제공하는 것이다.

Claims (3)

  1. 시그마-델타 변조기(10)에 있어서,
    제 1 입력과, 제 2 입력과, 출력을 갖는 가산 장치(13)와,
    상기 가산 장치(13)의 출력에 결합된 입력 및 출력을 갖는 제 1 필터(14)와,
    상기 제 1 필터(14)의 출력에 결합된 입력 및 출력을 갖는 제 2 필터(21)와,
    상기 제 1 필터(14)의 출력에 결합된 제 1 단자와, 상기 제 2 필터(21)의 출력에 결합된 제 2 단자와, 제 3 단자를 갖는 제 1 스위치(24)와,
    상기 제 1 스위치(24)의 제 3 단자에 결합된 입력 및 출력을 갖는 양자화기(31)와,
    상기 양자화기(31)의 출력에 결합된 입력 및 상기 가산 장치(13)의 제 2 입력에 결합된 출력을 갖는 디지털-아날로그 변환기(DAC)(33)를 포함하는 시그마-델타 변조기.
  2. 시그마-델타 변조기에 있어서,
    입력과, 제 1 출력과, 제 2 출력을 갖는 제 1 시그마-델타 변조기(74)와,
    상기 제 1 시그마-델타 변조기(74)의 제 1 출력에 결합된 입력 및 출력을 갖는 제 2 시그마-델타 변조기(76)와,
    상기 제 1 시그마-델타 변조기(74)의 제 2 출력에 결합된 제 1 단자와, 제 2 단자와, 제 3 단자를 갖는 제 1 스위치(78)와,
    상기 제 1 시그마-델타 변조기(74)의 제 2 출력에 결합된 제 1 입력과, 상기 제 2 시그마-델타 변조기(76)의 출력에 결합된 제 2 입력과, 상기 제 1 스위치(78)의 제 2 단자에 결합된 출력을 갖는 신호 처리기(77)를 포함하는 시그마-델타 변조기.
  3. 프로토콜을 갖는 신호를 계수화하는 방법에 있어서,
    상기 신호의 프로토콜에 따라서 신호 경로를 선택하는 단계를 포함하는 신호 계수화 방법.
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