JPH11355142A - シグマ―デルタ変調器および信号をデジタル化する方法 - Google Patents
シグマ―デルタ変調器および信号をデジタル化する方法Info
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- JPH11355142A JPH11355142A JP11107618A JP10761899A JPH11355142A JP H11355142 A JPH11355142 A JP H11355142A JP 11107618 A JP11107618 A JP 11107618A JP 10761899 A JP10761899 A JP 10761899A JP H11355142 A JPH11355142 A JP H11355142A
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- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
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- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
Abstract
(57)【要約】
【課題】 シグマ−デルタ変調器と、アナログ信号をデ
ジタル化する方法とを提供する。 【解決手段】 シグマ−デルタ変調器１０は、シグマ−
デルタ変調器１０の次数を改変する少なくとも１つのス
イッチ１６を備える。シグマ−デルタ変調器１０の次数
は、受信されるアナログ信号の通信プロトコルに基づい
て変更される。さらに詳しくは、シグマ−デルタ変調器
１０の次数は、情報帯域幅の広い通信プロトコルに関し
ては大きくなる。あるいは、情報帯域幅の狭い通信プロ
トコルに関してはシグマ−デルタ変調器１０の次数は小
さくなる。
ジタル化する方法とを提供する。 【解決手段】 シグマ−デルタ変調器１０は、シグマ−
デルタ変調器１０の次数を改変する少なくとも１つのス
イッチ１６を備える。シグマ−デルタ変調器１０の次数
は、受信されるアナログ信号の通信プロトコルに基づい
て変更される。さらに詳しくは、シグマ−デルタ変調器
１０の次数は、情報帯域幅の広い通信プロトコルに関し
ては大きくなる。あるいは、情報帯域幅の狭い通信プロ
トコルに関してはシグマ−デルタ変調器１０の次数は小
さくなる。
Description
【０００１】
【産業上の利用分野】本発明は、一般にアナログ−デジ
タル変換器（ADC: Analog-to-Digital Converters）に
関し、さらに詳しくは、シグマ−デルタ・アナログ−デ
ジタル変換器に関する。
タル変換器（ADC: Analog-to-Digital Converters）に
関し、さらに詳しくは、シグマ−デルタ・アナログ−デ
ジタル変換器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】アナ
ログ−デジタル変換器（ADC）を構築するには２つの基
本的な方法、すなわち開ループ法と帰還法とがある。開
ループ変換器は、入力電圧が印加されると直接的にデジ
タル・コードを生成し、動作中は非同期であるのが一般
的である。帰還変換器は、入力信号からデジタル・コー
ドのシーケンスを生成し、これらのデジタル・コードを
アナログ信号に再変換する。
ログ−デジタル変換器（ADC）を構築するには２つの基
本的な方法、すなわち開ループ法と帰還法とがある。開
ループ変換器は、入力電圧が印加されると直接的にデジ
タル・コードを生成し、動作中は非同期であるのが一般
的である。帰還変換器は、入力信号からデジタル・コー
ドのシーケンスを生成し、これらのデジタル・コードを
アナログ信号に再変換する。
【０００３】シグマ−デルタADCは帰還法を用いる。シ
グマ−デルタ法は、開ループ変換器に用いられる抵抗や
キャパシタなど、精密に整合されるオンチップ部品を用
いる代わりに精密なタイミングにより高解像度を実現す
るので魅力的である。このため、シグマ−デルタ法は、
多くの集積回路用途に関して選定される方法となる。
グマ−デルタ法は、開ループ変換器に用いられる抵抗や
キャパシタなど、精密に整合されるオンチップ部品を用
いる代わりに精密なタイミングにより高解像度を実現す
るので魅力的である。このため、シグマ−デルタ法は、
多くの集積回路用途に関して選定される方法となる。
【０００４】基本的なシグマ−デルタADCはアナログ入
力信号を受信し、このアナログ入力信号から帰還信号を
減じて誤差信号とする。誤差信号は、低域通過フィルタ
内で処理され、量子化されてデジタル出力信号を形成す
る。帰還デジタル−アナログ変換器（DAC: Digital-to-
Analog Converter）が、デジタル出力信号をアナログ形
式に変換してから帰還信号を設ける。帰還DACの他に
は、基本的なシグマ−デルタADCは、演算増幅器，比較
器および切換キャパシタ・フィルタなどの従来のアナロ
グ部品により構築される。基本的なシグマ−デルタADC
は通常、高解像度をもたらすが、これは集積回路のクロ
ック速度によりアナログ入力信号を高度にオーバーサン
プリングすることが可能になるためである。基本的なシ
グマ−デルタADCは、信号対雑音比（SNR: Signal-to-No
ise Ratio）も高いが、これは低域通過フィルタが量子
化ノイズを帯域外に整形し、これが従来の濾波法により
充分に減衰されるためである。
力信号を受信し、このアナログ入力信号から帰還信号を
減じて誤差信号とする。誤差信号は、低域通過フィルタ
内で処理され、量子化されてデジタル出力信号を形成す
る。帰還デジタル−アナログ変換器（DAC: Digital-to-
Analog Converter）が、デジタル出力信号をアナログ形
式に変換してから帰還信号を設ける。帰還DACの他に
は、基本的なシグマ−デルタADCは、演算増幅器，比較
器および切換キャパシタ・フィルタなどの従来のアナロ
グ部品により構築される。基本的なシグマ−デルタADC
は通常、高解像度をもたらすが、これは集積回路のクロ
ック速度によりアナログ入力信号を高度にオーバーサン
プリングすることが可能になるためである。基本的なシ
グマ−デルタADCは、信号対雑音比（SNR: Signal-to-No
ise Ratio）も高いが、これは低域通過フィルタが量子
化ノイズを帯域外に整形し、これが従来の濾波法により
充分に減衰されるためである。
【０００５】基本的なシグマ−デルタADCを従来の集積
回路処理において実現することは容易であり、一般に性
能も高いが、ある用途に関しては理想的とは言えない。
たとえば、基本的なシグマ−デルタADCを有する受信機
は、符号分割多重接続（CDMA:Code Division Multiple
Access），時分割多重接続（TDMA: Time Division Mult
iple Access），汎ヨーロッパ・デジタル化移動体通信
システム（GSM: GlobalSystem for Mobile Communicati
on），アンプス（AMPS: Advanced Mobile Phone Servic
e）などの多重通信プロトコルを受信するには理想的で
はない。これらのプロトコルは、各々が異なる情報帯域
幅を有する。たとえばCDMA信号の情報帯域幅は約１メガ
ヘルツ（MHz）であり、GSM信号の情報帯域幅は約２００
キロヘルツ（kHz）である。多重通信プロトコルを受信
する基本的なシグマ−デルタADCを有する受信機の問題
は、シグマ−デルタADCのダイナミック・レンジが被受
信信号の情報帯域幅に伴って可変することである。シグ
マ−デルタADCのダイナミック・レンジは、被受信信号
の情報帯域幅が大きくなるにつれて小さくなる。
回路処理において実現することは容易であり、一般に性
能も高いが、ある用途に関しては理想的とは言えない。
たとえば、基本的なシグマ−デルタADCを有する受信機
は、符号分割多重接続（CDMA:Code Division Multiple
Access），時分割多重接続（TDMA: Time Division Mult
iple Access），汎ヨーロッパ・デジタル化移動体通信
システム（GSM: GlobalSystem for Mobile Communicati
on），アンプス（AMPS: Advanced Mobile Phone Servic
e）などの多重通信プロトコルを受信するには理想的で
はない。これらのプロトコルは、各々が異なる情報帯域
幅を有する。たとえばCDMA信号の情報帯域幅は約１メガ
ヘルツ（MHz）であり、GSM信号の情報帯域幅は約２００
キロヘルツ（kHz）である。多重通信プロトコルを受信
する基本的なシグマ−デルタADCを有する受信機の問題
は、シグマ−デルタADCのダイナミック・レンジが被受
信信号の情報帯域幅に伴って可変することである。シグ
マ−デルタADCのダイナミック・レンジは、被受信信号
の情報帯域幅が大きくなるにつれて小さくなる。
【０００６】従って、多重プロトコルを受信するシグマ
−デルタADCおよび方法を有することが有益である。シ
グマ−デルタADCが、シグマ−デルタADCのダイナミック
・レンジを維持しながら調整可能な情報帯域幅を有する
ことがさらに有利である。
−デルタADCおよび方法を有することが有益である。シ
グマ−デルタADCが、シグマ−デルタADCのダイナミック
・レンジを維持しながら調整可能な情報帯域幅を有する
ことがさらに有利である。
【０００７】
【実施例】一般に、本発明は、プロトコルを有するアナ
ログ信号をデジタル化するシグマ−デルタ変調器と方法
とを提供する。本発明により、シグマ−デルタ変調器
は、信号のプロトコルに応じて信号経路を選択する少な
くとも１つのスイッチを具備する。シグマ−デルタ変調
器の次数は、信号のプロトコルにより変わる。さらに詳
しくは、シグマ−デルタ変調器の次数は、広い情報帯域
幅を有するプロトコルに関しては大きくなる。あるい
は、シグマ−デルタ変調器の次数は、狭い情報帯域幅を
有するプロトコルに関しては小さくなる。このようにし
てシグマ−デルタ変調器の次数を改変することにより、
可変する情報帯域幅を有する信号を受信しながらダイナ
ミック・レンジを維持するシグマ−デルタ変調器が得ら
れる。言い換えると、シグマ−デルタ変調器のダイナミ
ック・レンジは、情報帯域幅が狭い信号の受信に関して
も情報帯域幅の広い信号の受信に関しても実質的に一定
である。
ログ信号をデジタル化するシグマ−デルタ変調器と方法
とを提供する。本発明により、シグマ−デルタ変調器
は、信号のプロトコルに応じて信号経路を選択する少な
くとも１つのスイッチを具備する。シグマ−デルタ変調
器の次数は、信号のプロトコルにより変わる。さらに詳
しくは、シグマ−デルタ変調器の次数は、広い情報帯域
幅を有するプロトコルに関しては大きくなる。あるい
は、シグマ−デルタ変調器の次数は、狭い情報帯域幅を
有するプロトコルに関しては小さくなる。このようにし
てシグマ−デルタ変調器の次数を改変することにより、
可変する情報帯域幅を有する信号を受信しながらダイナ
ミック・レンジを維持するシグマ−デルタ変調器が得ら
れる。言い換えると、シグマ−デルタ変調器のダイナミ
ック・レンジは、情報帯域幅が狭い信号の受信に関して
も情報帯域幅の広い信号の受信に関しても実質的に一定
である。
【０００８】図１は、本発明の第１実施例によるシグマ
−デルタ変調器１０のブロック図である。シグマ−デル
タ変調器１０は、アナログ入力信号VINを受信する入力
端子１１と出力端子１２とを有する。また、シグマ−デ
ルタ変調器１０は、入力端子１１に接続される正入力と
負入力と出力とを有する加算器１３を備える。当業者に
は認識頂けようが、加算器１３の機能は、反転利得段を
前段とする２つの正入力を有する加算器を用いても達成
することができる。加算器１３の出力はフィルタ１４の
入力に接続され、フィルタ１４の出力はスイッチ１６に
接続される。たとえば、フィルタ１４は四次低域通過フ
ィルタであり、スイッチ１６は複数の端子１７，１８，
１９を有する単投二極スイッチである。端子１７はフィ
ルタ１４の出力に、端子１８は四次低域通過フィルタ２
１の入力に、端子１９は伝送経路２２の第１端子に接続
される。伝送経路２２の第２端子は、複数の端子２６，
２７，２８を有する単投二極スイッチ２４に接続され
る。端子２６は伝送経路２２の第２端子に、端子２７は
フィルタ２１の出力に、端子２８は量子化装置３１の入
力に接続される。量子化装置３１の出力は、出力端子１
２と、デジタル−アナログ変換器（DAC）３３の入力と
に共通して接続される。DAC３３の出力は、加算器１３
の負入力に接続される。この例では、量子化装置３１
は、単ビット量子化装置であり、DAC３３は単ビットDAC
である。量子化装置３１が多重ビット量子化装置であっ
ても、DAC３３が多重ビットDACであってもよいことに注
目されたい。
−デルタ変調器１０のブロック図である。シグマ−デル
タ変調器１０は、アナログ入力信号VINを受信する入力
端子１１と出力端子１２とを有する。また、シグマ−デ
ルタ変調器１０は、入力端子１１に接続される正入力と
負入力と出力とを有する加算器１３を備える。当業者に
は認識頂けようが、加算器１３の機能は、反転利得段を
前段とする２つの正入力を有する加算器を用いても達成
することができる。加算器１３の出力はフィルタ１４の
入力に接続され、フィルタ１４の出力はスイッチ１６に
接続される。たとえば、フィルタ１４は四次低域通過フ
ィルタであり、スイッチ１６は複数の端子１７，１８，
１９を有する単投二極スイッチである。端子１７はフィ
ルタ１４の出力に、端子１８は四次低域通過フィルタ２
１の入力に、端子１９は伝送経路２２の第１端子に接続
される。伝送経路２２の第２端子は、複数の端子２６，
２７，２８を有する単投二極スイッチ２４に接続され
る。端子２６は伝送経路２２の第２端子に、端子２７は
フィルタ２１の出力に、端子２８は量子化装置３１の入
力に接続される。量子化装置３１の出力は、出力端子１
２と、デジタル−アナログ変換器（DAC）３３の入力と
に共通して接続される。DAC３３の出力は、加算器１３
の負入力に接続される。この例では、量子化装置３１
は、単ビット量子化装置であり、DAC３３は単ビットDAC
である。量子化装置３１が多重ビット量子化装置であっ
ても、DAC３３が多重ビットDACであってもよいことに注
目されたい。
【０００９】スイッチ１６，２４は単投二極スイッチと
して図示されるが、これは本発明の制約事項ではない。
たとえば、スイッチ１６，２４を伝送ゲートとすること
もできる。スイッチ１６，２４の位置により、フィルタ
１４の出力は伝送経路２２を介して量子化装置３１の入
力に結合されるか、あるいはフィルタ１４の出力はフィ
ルタ２１を介して量子化装置３１の入力に結合される。
言い換えると、フィルタ１４の出力から量子化装置３１
の入力への信号経路は、スイッチ１６，２４の位置をト
グル操作することにより選択される。
して図示されるが、これは本発明の制約事項ではない。
たとえば、スイッチ１６，２４を伝送ゲートとすること
もできる。スイッチ１６，２４の位置により、フィルタ
１４の出力は伝送経路２２を介して量子化装置３１の入
力に結合されるか、あるいはフィルタ１４の出力はフィ
ルタ２１を介して量子化装置３１の入力に結合される。
言い換えると、フィルタ１４の出力から量子化装置３１
の入力への信号経路は、スイッチ１６，２４の位置をト
グル操作することにより選択される。
【００１０】スイッチ１６，２４の位置は、制御装置
（図示せず）によって２つの位置のいずれかに制御され
る。適切な制御装置の例としては、中央処理装置（CP
U），特定用途向け集積回路（ASIC），デジタル信号プ
ロセッサ（DSP）などがある。スイッチ１６が第１位置
にあるとき、フィルタ１４の出力はフィルタ２１の入力
に電気的に接続される。一方で、スイッチ１６が第２位
置にあるとき、フィルタ１４の出力は伝送経路２２の第
１端子に電気的に接続される。同様に、スイッチ２４が
第１位置にあるとき、フィルタ２１の出力は量子化装置
３１の入力に電気的に接続される。スイッチ２４が第２
位置にあるとき、量子化装置３１の入力は伝送経路２２
の第２端子に電気的に接続される。
（図示せず）によって２つの位置のいずれかに制御され
る。適切な制御装置の例としては、中央処理装置（CP
U），特定用途向け集積回路（ASIC），デジタル信号プ
ロセッサ（DSP）などがある。スイッチ１６が第１位置
にあるとき、フィルタ１４の出力はフィルタ２１の入力
に電気的に接続される。一方で、スイッチ１６が第２位
置にあるとき、フィルタ１４の出力は伝送経路２２の第
１端子に電気的に接続される。同様に、スイッチ２４が
第１位置にあるとき、フィルタ２１の出力は量子化装置
３１の入力に電気的に接続される。スイッチ２４が第２
位置にあるとき、量子化装置３１の入力は伝送経路２２
の第２端子に電気的に接続される。
【００１１】シグマ−デルタ変調器１０の構造は、スイ
ッチ１６，２４の位置を変更することにより改変され
る。さらに詳しくは、、シグマ−デルタ変調器１０の次
数は、スイッチ１６，２４の位置を変更することにより
改変される。たとえば、スイッチ１６，２４が第１位置
にあるとき、シグマ−デルタ変調器１０は八次シグマ−
デルタ変調器である。スイッチ１６，２４が第２位置に
あるときシグマ−デルタ変調器１０は四次シグマ−デル
タ変調器である。フィルタ１４，２１は四次帯域通過フ
ィルタとして説明されるが、これは本発明の制約事項で
はない。フィルタ１４，２１は、一次の低域通過フィル
タでも、二次の低域通過フィルタなどでもよい。また、
フィルタ１４，２１は異なる次数を有することができ
る。たとえば、フィルタ１４を二次低域通過フィルタと
し、フィルタ２１を四次低域通過フィルタとすることも
できる。
ッチ１６，２４の位置を変更することにより改変され
る。さらに詳しくは、、シグマ−デルタ変調器１０の次
数は、スイッチ１６，２４の位置を変更することにより
改変される。たとえば、スイッチ１６，２４が第１位置
にあるとき、シグマ−デルタ変調器１０は八次シグマ−
デルタ変調器である。スイッチ１６，２４が第２位置に
あるときシグマ−デルタ変調器１０は四次シグマ−デル
タ変調器である。フィルタ１４，２１は四次帯域通過フ
ィルタとして説明されるが、これは本発明の制約事項で
はない。フィルタ１４，２１は、一次の低域通過フィル
タでも、二次の低域通過フィルタなどでもよい。また、
フィルタ１４，２１は異なる次数を有することができ
る。たとえば、フィルタ１４を二次低域通過フィルタと
し、フィルタ２１を四次低域通過フィルタとすることも
できる。
【００１２】スイッチ１６，２４の位置は、アナログ入
力信号VINの通信プロトコルに応じて設定される。ある
例では、制御装置（図示せず）がアナログ入力信号VIN
の通信プロトコルを決定する。制御装置は、スイッチ１
６，２４を第１位置に設定して２００kHzの広い情報帯
域幅を有する通信プロトコルに関して、より高次のシグ
マ−デルタ変調器を提供する。スイッチ１６，２４は制
御装置により第２位置に設定されて、１０kHzの狭い情
報帯域幅を有する通信プロトコルについてはより低次の
シグマ−デルタ変調器を提供する。シグマ−デルタ変調
器１０の次数を大きくすることにより、変調器１０のダ
イナミック・レンジを、情報帯域幅の狭いアナログ信号
の受信時にも情報帯域幅の広いアナログ信号の受信時に
も実質的に一定にすることができる。また、第１位置と
第２位置との間でスイッチ１６，２４をトグル操作しな
がら、シグマ−デルタ変調器１０の非能動部分の電力を
削減したり、オフにして電力の節約をすることができ
る。この例では、スイッチ１６，２４が第２位置にある
とき、フィルタ２１が変調器１０の非能動部分となる。
従って、フィルタ２１の能動要素をオフにすることがで
きる。
力信号VINの通信プロトコルに応じて設定される。ある
例では、制御装置（図示せず）がアナログ入力信号VIN
の通信プロトコルを決定する。制御装置は、スイッチ１
６，２４を第１位置に設定して２００kHzの広い情報帯
域幅を有する通信プロトコルに関して、より高次のシグ
マ−デルタ変調器を提供する。スイッチ１６，２４は制
御装置により第２位置に設定されて、１０kHzの狭い情
報帯域幅を有する通信プロトコルについてはより低次の
シグマ−デルタ変調器を提供する。シグマ−デルタ変調
器１０の次数を大きくすることにより、変調器１０のダ
イナミック・レンジを、情報帯域幅の狭いアナログ信号
の受信時にも情報帯域幅の広いアナログ信号の受信時に
も実質的に一定にすることができる。また、第１位置と
第２位置との間でスイッチ１６，２４をトグル操作しな
がら、シグマ−デルタ変調器１０の非能動部分の電力を
削減したり、オフにして電力の節約をすることができ
る。この例では、スイッチ１６，２４が第２位置にある
とき、フィルタ２１が変調器１０の非能動部分となる。
従って、フィルタ２１の能動要素をオフにすることがで
きる。
【００１３】さらに図１を参照して、シグマ−デルタ変
調器１０はアナログ信号VINをデジタル化することによ
って出力端子１２においてデジタル信号を生成する。さ
らに詳しくは、加算器１３がアナログ入力信号VINから
帰還信号を減じることにより誤差信号を生成する。帰還
信号はDAC３３によって生成され、DAC３３の出力から加
算器１３の負入力に伝送される。誤差信号は加算器１３
の出力からフィルタ１４の入力に伝送される。フィルタ
１４が誤差信号を処理して、第１被濾波信号を生成す
る。スイッチ１６が第１位置にあり、スイッチ２４が第
１位置にある場合、第１被濾波信号はフィルタ１４の出
力からフィルタ２１の入力に伝送される。フィルタ２１
は、第１被濾波信号を処理して、第２被濾波信号を生成
し、この信号が量子化装置３１の入力に伝送される。ス
イッチ１６が第２位置にあり、スイッチ２４が第２位置
にある場合は、第１被濾波信号はフィルタ１４の出力か
ら量子化装置３１の入力に伝送される。スイッチ１６，
２４の位置によって、量子化装置３１は第１被濾波信号
または第２被濾波信号のいずれか一方をデジタル化し、
デジタル信号を生成する。デジタル信号は、出力端子１
２とDAC３３の入力へと伝送される。DAC３３は、デジタ
ル信号から帰還信号を生成する。
調器１０はアナログ信号VINをデジタル化することによ
って出力端子１２においてデジタル信号を生成する。さ
らに詳しくは、加算器１３がアナログ入力信号VINから
帰還信号を減じることにより誤差信号を生成する。帰還
信号はDAC３３によって生成され、DAC３３の出力から加
算器１３の負入力に伝送される。誤差信号は加算器１３
の出力からフィルタ１４の入力に伝送される。フィルタ
１４が誤差信号を処理して、第１被濾波信号を生成す
る。スイッチ１６が第１位置にあり、スイッチ２４が第
１位置にある場合、第１被濾波信号はフィルタ１４の出
力からフィルタ２１の入力に伝送される。フィルタ２１
は、第１被濾波信号を処理して、第２被濾波信号を生成
し、この信号が量子化装置３１の入力に伝送される。ス
イッチ１６が第２位置にあり、スイッチ２４が第２位置
にある場合は、第１被濾波信号はフィルタ１４の出力か
ら量子化装置３１の入力に伝送される。スイッチ１６，
２４の位置によって、量子化装置３１は第１被濾波信号
または第２被濾波信号のいずれか一方をデジタル化し、
デジタル信号を生成する。デジタル信号は、出力端子１
２とDAC３３の入力へと伝送される。DAC３３は、デジタ
ル信号から帰還信号を生成する。
【００１４】シグマ−デルタ変調器１０は、その次数を
改変するために２つのスイッチ、すなわち１６，２４を
有して図示されるが、これは本発明の制約事項ではな
い。シグマ−デルタ変調器１０は、その設定を改変する
ために１つだけのスイッチ、すなわちスイッチ２４を有
することもある。１つのスイッチを有するシグマ−デル
タ変調器１０の例においては、フィルタ１４の出力は、
フィルタ２１の入力とスイッチ２４の端子とに共通して
接続される。また、シグマ−デルタ変調器１０は、３
個，４個，５個またはそれ以上のスイッチを有すること
もある。
改変するために２つのスイッチ、すなわち１６，２４を
有して図示されるが、これは本発明の制約事項ではな
い。シグマ−デルタ変調器１０は、その設定を改変する
ために１つだけのスイッチ、すなわちスイッチ２４を有
することもある。１つのスイッチを有するシグマ−デル
タ変調器１０の例においては、フィルタ１４の出力は、
フィルタ２１の入力とスイッチ２４の端子とに共通して
接続される。また、シグマ−デルタ変調器１０は、３
個，４個，５個またはそれ以上のスイッチを有すること
もある。
【００１５】図２は、本発明の第２実施例による入力端
子４１と出力端子４２とを有するシグマ−デルタ変調器
４０のブロック図である。変調器４０は、入力端子４１
に接続される入力と、スイッチ４６に接続されるアナロ
グ出力と、スイッチ４７および信号プロセッサ４８に共
通して接続されるデジタル出力とを有するシグマ−デル
タ変調器４４を備える。たとえば、シグマ−デルタ変調
器４４は、二次シグマ−デルタ変調器であり、信号プロ
セッサ４８はデジタル・フィルタであり、スイッチ４７
は複数の端子５１，５２，５３を有する単投二極スイッ
チである。シグマ−デルタ変調器４４のデジタル出力
は、端子５１と信号プロセッサ４８の第１入力とに共通
して接続される。端子５２は、出力端子４２に接続され
る。スイッチ４６はシグマ−デルタ変調器４４のアナロ
グ出力に接続される端子５６と、シグマ−デルタ変調器
５９に接続される端子５７とを有する。シグマ−デルタ
変調器５９は、たとえば、端子５７に接続される入力
と、信号プロセッサ４８の第２入力に接続される出力と
を有する二次シグマ−デルタ変調器である。信号プロセ
ッサ４８の出力は、スイッチ４７の端子５３に接続され
る。
子４１と出力端子４２とを有するシグマ−デルタ変調器
４０のブロック図である。変調器４０は、入力端子４１
に接続される入力と、スイッチ４６に接続されるアナロ
グ出力と、スイッチ４７および信号プロセッサ４８に共
通して接続されるデジタル出力とを有するシグマ−デル
タ変調器４４を備える。たとえば、シグマ−デルタ変調
器４４は、二次シグマ−デルタ変調器であり、信号プロ
セッサ４８はデジタル・フィルタであり、スイッチ４７
は複数の端子５１，５２，５３を有する単投二極スイッ
チである。シグマ−デルタ変調器４４のデジタル出力
は、端子５１と信号プロセッサ４８の第１入力とに共通
して接続される。端子５２は、出力端子４２に接続され
る。スイッチ４６はシグマ−デルタ変調器４４のアナロ
グ出力に接続される端子５６と、シグマ−デルタ変調器
５９に接続される端子５７とを有する。シグマ−デルタ
変調器５９は、たとえば、端子５７に接続される入力
と、信号プロセッサ４８の第２入力に接続される出力と
を有する二次シグマ−デルタ変調器である。信号プロセ
ッサ４８の出力は、スイッチ４７の端子５３に接続され
る。
【００１６】スイッチ４６が第１位置にあるとき、端子
５６は端子５７に電気的に接続される。一方で、スイッ
チ４６が第２位置にあるときは端子５６は端子５７から
電気的に分離される。スイッチ４７が第１位置にあると
きは端子５３が端子５２に電気的に接続され、スイッチ
４７が第２位置にあるときは端子５１が端子５２に電気
的に接続される。
５６は端子５７に電気的に接続される。一方で、スイッ
チ４６が第２位置にあるときは端子５６は端子５７から
電気的に分離される。スイッチ４７が第１位置にあると
きは端子５３が端子５２に電気的に接続され、スイッチ
４７が第２位置にあるときは端子５１が端子５２に電気
的に接続される。
【００１７】動作中は、入力端子４１がアナログ入力信
号を受信する。制御装置（図示せず）がアナログ入力信
号の通信プロトコルを判定し、アナログ入力信号の通信
プロトコルに応じてスイッチ４６，４７を設定する。た
とえば、２００kHzの広い情報帯域幅を有する通信プロ
トコルについては、制御装置はスイッチ４６，４７を第
１位置に設定する。一方で、１０kHzの狭い情報帯域幅
を有する通信プロトコルについては制御装置はスイッチ
４６，４７を第２位置に設定する。
号を受信する。制御装置（図示せず）がアナログ入力信
号の通信プロトコルを判定し、アナログ入力信号の通信
プロトコルに応じてスイッチ４６，４７を設定する。た
とえば、２００kHzの広い情報帯域幅を有する通信プロ
トコルについては、制御装置はスイッチ４６，４７を第
１位置に設定する。一方で、１０kHzの狭い情報帯域幅
を有する通信プロトコルについては制御装置はスイッチ
４６，４７を第２位置に設定する。
【００１８】シグマ−デルタ変調器４４は、入力端子４
１からアナログ入力信号を受信する。シグマ−デルタ変
調器４４は、アナログ入力信号をデジタル化することに
よって第１デジタル信号を生成する。
１からアナログ入力信号を受信する。シグマ−デルタ変
調器４４は、アナログ入力信号をデジタル化することに
よって第１デジタル信号を生成する。
【００１９】スイッチ４６，４７が第２位置にあるとき
は、第１デジタル信号はシグマ−デルタ変調器４４のデ
ジタル出力から出力端子４２へ伝送される。これはスイ
ッチ４７が第２位置にあるためである。また、スイッチ
４６，４７が第２位置に設定されると、シグマ−デルタ
変調器４０の非能動部分が電力遮断され、電力を節約す
る。すなわち信号プロセッサ４８とシグマ−デルタ変調
器５９とが電力遮断される。
は、第１デジタル信号はシグマ−デルタ変調器４４のデ
ジタル出力から出力端子４２へ伝送される。これはスイ
ッチ４７が第２位置にあるためである。また、スイッチ
４６，４７が第２位置に設定されると、シグマ−デルタ
変調器４０の非能動部分が電力遮断され、電力を節約す
る。すなわち信号プロセッサ４８とシグマ−デルタ変調
器５９とが電力遮断される。
【００２０】スイッチ４６，４７が第１位置にあると
き、第１デジタル信号はシグマ−デルタ変調器４４のデ
ジタル出力から信号プロセッサ４８の第１入力に伝送さ
れる。また、シグマ−デルタ変調器４４はアナログ出力
信号を生成し、このアナログ出力信号をシグマ−デルタ
変調器４４のアナログ出力からシグマ−デルタ変調器５
９の入力に伝送する。シグマ−デルタ変調器５９は、ア
ナログ出力信号をデジタル化することにより、第２デジ
タル信号を生成する。第２デジタル信号はシグマ−デル
タ変調器５９の出力から、信号プロセッサ４８の第２入
力へ伝送される。信号プロセッサ４８は、第１デジタル
信号と第２デジタル信号とを合成することによりデジタ
ル出力信号を生成し、第１デジタル信号からの量子化ノ
イズを打ち消す。スイッチ４７が第１位置にあるので、
デジタル出力信号は、信号プロセッサ４８の出力から出
力端子４２に伝送される。
き、第１デジタル信号はシグマ−デルタ変調器４４のデ
ジタル出力から信号プロセッサ４８の第１入力に伝送さ
れる。また、シグマ−デルタ変調器４４はアナログ出力
信号を生成し、このアナログ出力信号をシグマ−デルタ
変調器４４のアナログ出力からシグマ−デルタ変調器５
９の入力に伝送する。シグマ−デルタ変調器５９は、ア
ナログ出力信号をデジタル化することにより、第２デジ
タル信号を生成する。第２デジタル信号はシグマ−デル
タ変調器５９の出力から、信号プロセッサ４８の第２入
力へ伝送される。信号プロセッサ４８は、第１デジタル
信号と第２デジタル信号とを合成することによりデジタ
ル出力信号を生成し、第１デジタル信号からの量子化ノ
イズを打ち消す。スイッチ４７が第１位置にあるので、
デジタル出力信号は、信号プロセッサ４８の出力から出
力端子４２に伝送される。
【００２１】信号プロセッサ４８はデジタル・フィルタ
として説明されるが、これは本発明の制約事項ではな
い。信号プロセッサ４８は、デジタル信号プロセッサ、
またはフリップフロップおよび論理ゲートによって構成
されるデジタル回路を用いても実現することができる。
として説明されるが、これは本発明の制約事項ではな
い。信号プロセッサ４８は、デジタル信号プロセッサ、
またはフリップフロップおよび論理ゲートによって構成
されるデジタル回路を用いても実現することができる。
【００２２】変調器４０は、アナログ信号をデジタル化
する装置を提供する。スイッチ４６，４７は、被受信ア
ナログ信号の通信プロトコルに応じて変調器４０の次数
を改変する手段を提供する。変調器４０の次数を改変す
ることによって、次数が固定されるシグマ−デルタ変調
器に比較して多重プロトコルの受信に関して、変調器４
０のダイナミック・レンジが改善される。さらに詳しく
は、変調器４０のSNRは、情報帯域幅の広いアナログ信
号の受信時にも情報帯域幅の狭いアナログ信号の受信時
にも実質的に一定になる。また、変調器４０は少なくと
も２つのシグマ−デルタ変調器を縦続接続して、広い情
報帯域幅を有するアナログ信号を受信するためのより高
次の変調器を作成する。少なくとも２つのシグマ−デル
タ変調器を縦続接続することにより、変調器４０は、よ
り高次の単ループ変調器がもつ安定性の問題を削減す
る。
する装置を提供する。スイッチ４６，４７は、被受信ア
ナログ信号の通信プロトコルに応じて変調器４０の次数
を改変する手段を提供する。変調器４０の次数を改変す
ることによって、次数が固定されるシグマ−デルタ変調
器に比較して多重プロトコルの受信に関して、変調器４
０のダイナミック・レンジが改善される。さらに詳しく
は、変調器４０のSNRは、情報帯域幅の広いアナログ信
号の受信時にも情報帯域幅の狭いアナログ信号の受信時
にも実質的に一定になる。また、変調器４０は少なくと
も２つのシグマ−デルタ変調器を縦続接続して、広い情
報帯域幅を有するアナログ信号を受信するためのより高
次の変調器を作成する。少なくとも２つのシグマ−デル
タ変調器を縦続接続することにより、変調器４０は、よ
り高次の単ループ変調器がもつ安定性の問題を削減す
る。
【００２３】シグマ−デルタ変調器４４，５９の次数
は、本発明の制約事項ではないことに留意されたい。用
途によっては、シグマ−デルタ変調器４４，５９を一次
変調器，四次変調器などにすることができる。また、シ
グマ−デルタ変調器４４，５９は異なる次数にすること
もできる。たとえば、シグマ−デルタ変調器４４を一次
変調器とし、シグマ−デルタ変調器５９を二次変調器と
することができる。
は、本発明の制約事項ではないことに留意されたい。用
途によっては、シグマ−デルタ変調器４４，５９を一次
変調器，四次変調器などにすることができる。また、シ
グマ−デルタ変調器４４，５９は異なる次数にすること
もできる。たとえば、シグマ−デルタ変調器４４を一次
変調器とし、シグマ−デルタ変調器５９を二次変調器と
することができる。
【００２４】シグマ−デルタ変調器４０は、その次数を
改変するために２つのスイッチ、すなわち４６，４７を
有して図示されるが、これは本発明の制約事項ではな
い。シグマ−デルタ変調器４０は、その設定を改変する
ために１つだけのスイッチ、すなわちスイッチ４７を有
してもよい。１つのスイッチを有するシグマ−デルタ変
調器４０の例においては、シグマ−デルタ変調器４４の
アナログ出力は、シグマ−デルタ変調器５９の入力に接
続される。
改変するために２つのスイッチ、すなわち４６，４７を
有して図示されるが、これは本発明の制約事項ではな
い。シグマ−デルタ変調器４０は、その設定を改変する
ために１つだけのスイッチ、すなわちスイッチ４７を有
してもよい。１つのスイッチを有するシグマ−デルタ変
調器４０の例においては、シグマ−デルタ変調器４４の
アナログ出力は、シグマ−デルタ変調器５９の入力に接
続される。
【００２５】図３は、本発明の第３実施例による入力端
子７１と出力端子７２とを有する縦続接続シグマ−デル
タ変調器７０のブロック図である。変調器７０は、２つ
の縦続接続シグマ−デルタ変調器７４，７６と、デジタ
ル信号プロセッサ（DSP）７７と、スイッチ７８とを有
する。たとえば、シグマ−デルタ変調器７４，７６は、
四次帯域通過シグマ−デルタ変調器であり、スイッチ７
８は複数の端子８１，８２，８３を有する単投二極スイ
ッチである。シグマ−デルタ変調器７４は、入力端子７
１に接続される入力と、シグマ−デルタ変調器７６の入
力に結合されるアナログ出力と、DSP７７の第１入力お
よびスイッチ７８の端子８１に共通して接続されるデジ
タル出力とを有する。スイッチ７８の端子８３は、出力
端子７２に接続される。シグマ−デルタ変調器７６の出
力はDSP７７の第２入力に接続され、DSP７７の出力はス
イッチ７８の端子８２に接続される。
子７１と出力端子７２とを有する縦続接続シグマ−デル
タ変調器７０のブロック図である。変調器７０は、２つ
の縦続接続シグマ−デルタ変調器７４，７６と、デジタ
ル信号プロセッサ（DSP）７７と、スイッチ７８とを有
する。たとえば、シグマ−デルタ変調器７４，７６は、
四次帯域通過シグマ−デルタ変調器であり、スイッチ７
８は複数の端子８１，８２，８３を有する単投二極スイ
ッチである。シグマ−デルタ変調器７４は、入力端子７
１に接続される入力と、シグマ−デルタ変調器７６の入
力に結合されるアナログ出力と、DSP７７の第１入力お
よびスイッチ７８の端子８１に共通して接続されるデジ
タル出力とを有する。スイッチ７８の端子８３は、出力
端子７２に接続される。シグマ−デルタ変調器７６の出
力はDSP７７の第２入力に接続され、DSP７７の出力はス
イッチ７８の端子８２に接続される。
【００２６】シグマ−デルタ変調器７４は、シグマ−デ
ルタ変調器７４の入力に接続される正入力と、負入力
と、フィルタ８７に接続される出力とを有する加算器８
６を備える。を有する。フィルタ８７は、たとえば、加
算器８６の出力に接続される入力と、アナログ−デジタ
ル変換器（ADC）８８の入力およびスイッチ９１に共通
して接続される出力とを有する四次帯域通過フィルタで
ある。スイッチ９１はフィルタ８７の出力に接続される
端子９２と、端子９３とを有する。ADC８８の出力は、
シグマ−デルタ変調器７４のデジタル出力と、DAC９６
の入力とに共通して接続される。DAC９６の出力は、加
算器８６の負入力とスイッチ９７とに共通して接続され
る。スイッチ９７は、DAC９６の出力に接続される端子
９８と、加算器１０１に接続される端子９９とを有す
る。加算器１０１は、スイッチ９７の端子９９に接続さ
れる正入力と、スイッチ９１の端子９３に接続される負
入力と、シグマ−デルタ変調器７４のアナログ出力に接
続される出力とを有する。
ルタ変調器７４の入力に接続される正入力と、負入力
と、フィルタ８７に接続される出力とを有する加算器８
６を備える。を有する。フィルタ８７は、たとえば、加
算器８６の出力に接続される入力と、アナログ−デジタ
ル変換器（ADC）８８の入力およびスイッチ９１に共通
して接続される出力とを有する四次帯域通過フィルタで
ある。スイッチ９１はフィルタ８７の出力に接続される
端子９２と、端子９３とを有する。ADC８８の出力は、
シグマ−デルタ変調器７４のデジタル出力と、DAC９６
の入力とに共通して接続される。DAC９６の出力は、加
算器８６の負入力とスイッチ９７とに共通して接続され
る。スイッチ９７は、DAC９６の出力に接続される端子
９８と、加算器１０１に接続される端子９９とを有す
る。加算器１０１は、スイッチ９７の端子９９に接続さ
れる正入力と、スイッチ９１の端子９３に接続される負
入力と、シグマ−デルタ変調器７４のアナログ出力に接
続される出力とを有する。
【００２７】シグマ−デルタ変調器７６は、シグマ−デ
ルタ変調器７６の入力に接続される正入力と、負入力
と、フィルタ１０７に接続される出力とを有する加算器
１０６を備える。フィルタ１０７は、たとえば、加算器
１０６の出力に接続される入力と、ADC１０８の入力に
接続される出力とを有する四次帯域通過フィルタであ
る。ADC１０８の出力は、シグマ−デルタ変調器７６の
出力と、DAC１０９の入力とに共通して接続される。DAC
１０９の出力は、加算器１０６の負入力に接続される。
ルタ変調器７６の入力に接続される正入力と、負入力
と、フィルタ１０７に接続される出力とを有する加算器
１０６を備える。フィルタ１０７は、たとえば、加算器
１０６の出力に接続される入力と、ADC１０８の入力に
接続される出力とを有する四次帯域通過フィルタであ
る。ADC１０８の出力は、シグマ−デルタ変調器７６の
出力と、DAC１０９の入力とに共通して接続される。DAC
１０９の出力は、加算器１０６の負入力に接続される。
【００２８】シグマ−デルタ変調器７４，７６の次数
は、本発明の制約事項ではないことに留意されたい。用
途によっては、シグマ−デルタ変調器７４，７６を一次
変調器，二次変調器などにすることができる。また、シ
グマ−デルタ変調器７４，７６は異なる次数にすること
もできる。たとえば、シグマ−デルタ変調器７４を二次
変調器とし、シグマ−デルタ変調器７６を四次変調器と
することができる。さらに、シグマ−デルタ変調器７
４，７６は、帯域通過シグマ−デルタ変調器ではなく、
低域通過シグマ−デルタ変調器とすることもできる。
は、本発明の制約事項ではないことに留意されたい。用
途によっては、シグマ−デルタ変調器７４，７６を一次
変調器，二次変調器などにすることができる。また、シ
グマ−デルタ変調器７４，７６は異なる次数にすること
もできる。たとえば、シグマ−デルタ変調器７４を二次
変調器とし、シグマ−デルタ変調器７６を四次変調器と
することができる。さらに、シグマ−デルタ変調器７
４，７６は、帯域通過シグマ−デルタ変調器ではなく、
低域通過シグマ−デルタ変調器とすることもできる。
【００２９】スイッチ９１が第１位置にあるとき、端子
９２は端子９３に電気的に接続される。一方で、スイッ
チ９１が第２位置にあるとき、端子９２は端子９３から
電気的に分離される。同様に、スイッチ９７が第１位置
にあるとき、端子９８が端子９９に電気的に接続され
る。スイッチ９７が第２位置にあると、端子９８は端子
９９から電気的に分離される。スイッチ７８が第１位置
にあると、スイッチ７８の端子８２が端子８３に電気的
に接続され、スイッチ７８が第２位置にあると端子８１
が端子８３に電気的に接続される。
９２は端子９３に電気的に接続される。一方で、スイッ
チ９１が第２位置にあるとき、端子９２は端子９３から
電気的に分離される。同様に、スイッチ９７が第１位置
にあるとき、端子９８が端子９９に電気的に接続され
る。スイッチ９７が第２位置にあると、端子９８は端子
９９から電気的に分離される。スイッチ７８が第１位置
にあると、スイッチ７８の端子８２が端子８３に電気的
に接続され、スイッチ７８が第２位置にあると端子８１
が端子８３に電気的に接続される。
【００３０】動作中は、入力端子７１がアナログ入力信
号を受信する。制御装置（図示せず）がアナログ入力信
号の通信プロトコルを判定し、アナログ入力信号の通信
プロトコルによってスイッチ７８，９１，９７を設定す
る。たとえば、アナログ入力信号の通信プロトコルが２
００kHzの広い情報帯域幅を有すると制御装置が判断す
ると、スイッチ７８，９１，９７は第１位置に設定され
る。一方、アナログ入力信号の通信プロトコルが１０kH
zの狭い情報帯域幅を有すると制御装置が判断すると、
スイッチ７８，９１，９７は第２位置に設定される。
号を受信する。制御装置（図示せず）がアナログ入力信
号の通信プロトコルを判定し、アナログ入力信号の通信
プロトコルによってスイッチ７８，９１，９７を設定す
る。たとえば、アナログ入力信号の通信プロトコルが２
００kHzの広い情報帯域幅を有すると制御装置が判断す
ると、スイッチ７８，９１，９７は第１位置に設定され
る。一方、アナログ入力信号の通信プロトコルが１０kH
zの狭い情報帯域幅を有すると制御装置が判断すると、
スイッチ７８，９１，９７は第２位置に設定される。
【００３１】シグマ−デルタ変調器７４は、入力端子７
１からアナログ入力信号を受信する。加算器８６は、ア
ナログ入力信号から第１帰還信号を減ずることによって
第１誤差信号を生成する。第１帰還信号は、DAC９６に
より生成され、DAC９６の出力から、加算器８６の負入
力に伝送される。第１誤差信号は加算器８６の出力から
フィルタ８７の入力に伝送される。フィルタ８７が第１
誤差信号を処理して、第１被濾波信号を生成する。第１
被濾波信号は、フィルタ８７の出力からADC８８の入力
に伝送される。ADC８８は第１被濾波信号をデジタル化
し、第１デジタル信号を生成する。第１デジタル信号は
シグマ−デルタ変調器７４のデジタル出力と、DAC９６
の入力へと伝送される。DAC９６は第１デジタル信号か
ら第１帰還信号を生成し、第１帰還信号を加算器８６の
負入力に伝送する。
１からアナログ入力信号を受信する。加算器８６は、ア
ナログ入力信号から第１帰還信号を減ずることによって
第１誤差信号を生成する。第１帰還信号は、DAC９６に
より生成され、DAC９６の出力から、加算器８６の負入
力に伝送される。第１誤差信号は加算器８６の出力から
フィルタ８７の入力に伝送される。フィルタ８７が第１
誤差信号を処理して、第１被濾波信号を生成する。第１
被濾波信号は、フィルタ８７の出力からADC８８の入力
に伝送される。ADC８８は第１被濾波信号をデジタル化
し、第１デジタル信号を生成する。第１デジタル信号は
シグマ−デルタ変調器７４のデジタル出力と、DAC９６
の入力へと伝送される。DAC９６は第１デジタル信号か
ら第１帰還信号を生成し、第１帰還信号を加算器８６の
負入力に伝送する。
【００３２】スイッチ７８，９１，９７が第２位置に設
定されると、第１デジタル信号は、スイッチ７８が第２
位置にあるので出力端子７２に伝送される。
定されると、第１デジタル信号は、スイッチ７８が第２
位置にあるので出力端子７２に伝送される。
【００３３】スイッチ７８，９１，９７が第１位置にあ
ると、第１デジタル信号はDSP７７の第１入力に伝送さ
れる。また、第１被濾波信号が、フィルタ８７の出力か
ら、加算器１０１の負入力に伝送され、DAC９６は第１
帰還信号を加算器１０１の正入力に伝送する。加算器１
０１は、第１被濾波信号を第１帰還信号から減ずること
によって第２誤差信号を生成する。第２誤差信号は、シ
グマ−デルタ変調器７４のアナログ出力に伝送され、シ
グマ−デルタ変調器７６の入力、すなわち加算器１０６
の正入力に伝送される。
ると、第１デジタル信号はDSP７７の第１入力に伝送さ
れる。また、第１被濾波信号が、フィルタ８７の出力か
ら、加算器１０１の負入力に伝送され、DAC９６は第１
帰還信号を加算器１０１の正入力に伝送する。加算器１
０１は、第１被濾波信号を第１帰還信号から減ずること
によって第２誤差信号を生成する。第２誤差信号は、シ
グマ−デルタ変調器７４のアナログ出力に伝送され、シ
グマ−デルタ変調器７６の入力、すなわち加算器１０６
の正入力に伝送される。
【００３４】加算器１０６は、第２誤差信号から第２帰
還信号を減ずることによって、第３誤差信号を生成す
る。第２帰還信号はDAC１０９によって生成され、DAC１
０９の出力から加算器１０６の負入力に伝送される。第
３誤差信号は加算器１０６の出力から、フィルタ１０７
の入力に伝送される。フィルタ１０７は、第３誤差信号
を処理して、第２被濾波信号を生成する。第２被濾波信
号はフィルタ１０７の出力からADC１０８の入力に伝送
される。ADC１０８は第２被濾波信号をデジタル化し、
第２デジタル信号を生成する。第２デジタル信号は、シ
グマ−デルタ変調器７６の出力と、DAC１０９の入力へ
と伝送される。また、第２デジタル信号は、DSP７７の
第２入力に伝送される。DAC１０９は第２デジタル信号
から第２帰還信号を生成する。
還信号を減ずることによって、第３誤差信号を生成す
る。第２帰還信号はDAC１０９によって生成され、DAC１
０９の出力から加算器１０６の負入力に伝送される。第
３誤差信号は加算器１０６の出力から、フィルタ１０７
の入力に伝送される。フィルタ１０７は、第３誤差信号
を処理して、第２被濾波信号を生成する。第２被濾波信
号はフィルタ１０７の出力からADC１０８の入力に伝送
される。ADC１０８は第２被濾波信号をデジタル化し、
第２デジタル信号を生成する。第２デジタル信号は、シ
グマ−デルタ変調器７６の出力と、DAC１０９の入力へ
と伝送される。また、第２デジタル信号は、DSP７７の
第２入力に伝送される。DAC１０９は第２デジタル信号
から第２帰還信号を生成する。
【００３５】DSP７７は、第１デジタル信号と第２デジ
タル信号とを合成することによりデジタル出力信号を生
成して、第１デジタル信号からの量子化ノイズを打ち消
す。デジタル出力信号は、スイッチ７８が第１位置にあ
るので、DSP７７の出力から出力端子７２に伝送され
る。
タル信号とを合成することによりデジタル出力信号を生
成して、第１デジタル信号からの量子化ノイズを打ち消
す。デジタル出力信号は、スイッチ７８が第１位置にあ
るので、DSP７７の出力から出力端子７２に伝送され
る。
【００３６】図２の変調器４０と同様に、変調器７０が
アナログ信号をデジタル化する装置を提供する。スイッ
チ７８，９１，９７は、被受信アナログ信号の通信プロ
トコルに応じて変調器７０の次数を改変する手段とな
る。変調器７０の次数を改変することにより、変調器７
０のSNRは、情報帯域幅の広いアナログ信号の受信時に
も情報帯域幅の狭いアナログ信号の受信時にも実質的に
一定になる。変調器７０は少なくとも２つのシグマ−デ
ルタ変調器を縦続接続して、広い情報帯域幅を有するア
ナログ信号を受信するためのより高次の変調器を作成す
る。少なくとも２つのシグマ−デルタ変調器を縦続接続
することにより、変調器７０は、より高次の単ループ変
調器がもつ安定性の問題を削減する。
アナログ信号をデジタル化する装置を提供する。スイッ
チ７８，９１，９７は、被受信アナログ信号の通信プロ
トコルに応じて変調器７０の次数を改変する手段とな
る。変調器７０の次数を改変することにより、変調器７
０のSNRは、情報帯域幅の広いアナログ信号の受信時に
も情報帯域幅の狭いアナログ信号の受信時にも実質的に
一定になる。変調器７０は少なくとも２つのシグマ−デ
ルタ変調器を縦続接続して、広い情報帯域幅を有するア
ナログ信号を受信するためのより高次の変調器を作成す
る。少なくとも２つのシグマ−デルタ変調器を縦続接続
することにより、変調器７０は、より高次の単ループ変
調器がもつ安定性の問題を削減する。
【００３７】図４は、本発明の第４実施例による入力端
子１２１と出力端子１２２とを有する単ループ・シグマ
−デルタ変調器１２０のブロック図である。変調器１２
０は、入力端子１２１に接続される入力と、加算器１２
６に接続される出力とを有する利得段１２４を備える。
加算器１２６は正入力，負入力および出力を有し、加算
器１２６の正入力は利得段１２４の出力に接続される。
加算器１２６の出力はフィルタ１２７の入力に接続さ
れ、フィルタ１２７の出力は利得段１２９の入力に接続
される。利得段１２９の出力は加算器１３１の正入力に
接続される。加算器１３１の出力はフィルタ１３３の入
力に接続され、フィルタ１３３の出力はスイッチ１３４
に接続される。
子１２１と出力端子１２２とを有する単ループ・シグマ
−デルタ変調器１２０のブロック図である。変調器１２
０は、入力端子１２１に接続される入力と、加算器１２
６に接続される出力とを有する利得段１２４を備える。
加算器１２６は正入力，負入力および出力を有し、加算
器１２６の正入力は利得段１２４の出力に接続される。
加算器１２６の出力はフィルタ１２７の入力に接続さ
れ、フィルタ１２７の出力は利得段１２９の入力に接続
される。利得段１２９の出力は加算器１３１の正入力に
接続される。加算器１３１の出力はフィルタ１３３の入
力に接続され、フィルタ１３３の出力はスイッチ１３４
に接続される。
【００３８】たとえば、フィルタ１２７，１３３は二次
フィルタであり、スイッチ１３４は複数の端子１３７，
１３８，１３９を有する単投二極スイッチである。端子
１３７はフィルタ１３３の出力に、端子１３８は伝送経
路１４１の第１端子に、端子１３９は利得段１４２の入
力に接続される。利得段１４２の出力は加算器１４４の
正入力に接続される。加算器１４４の出力は二次フィル
タ１４６の入力に接続され、フィルタ１４６の出力は利
得段１４７の入力に接続される。利得段１４７の出力は
加算器１４８の正入力に接続される。加算器１４８の出
力は二次フィルタ１４９の入力に接続され、フィルタ１
４９の出力は、複数の端子１５２，１５３，１５４を有
する単投二極スイッチ１５１に接続される。詳しくは、
端子１５２はフィルタ１４９の出力に、端子１５３は送
信経路１４１の第２端子に、端子１５４はADC１５６の
入力に接続される。ADC１５６の出力は、出力端子１２
２とDAC１５７の入力とに共通して接続される。DAC１５
７の出力は、利得段１６１，１６２，１６３，１６４の
入力群に共通して接続される。利得段１６１，１６２，
１６３，１６４の出力群は、加算器１２６，１３１，１
４４，１４８の負入力にそれぞれ接続される。
フィルタであり、スイッチ１３４は複数の端子１３７，
１３８，１３９を有する単投二極スイッチである。端子
１３７はフィルタ１３３の出力に、端子１３８は伝送経
路１４１の第１端子に、端子１３９は利得段１４２の入
力に接続される。利得段１４２の出力は加算器１４４の
正入力に接続される。加算器１４４の出力は二次フィル
タ１４６の入力に接続され、フィルタ１４６の出力は利
得段１４７の入力に接続される。利得段１４７の出力は
加算器１４８の正入力に接続される。加算器１４８の出
力は二次フィルタ１４９の入力に接続され、フィルタ１
４９の出力は、複数の端子１５２，１５３，１５４を有
する単投二極スイッチ１５１に接続される。詳しくは、
端子１５２はフィルタ１４９の出力に、端子１５３は送
信経路１４１の第２端子に、端子１５４はADC１５６の
入力に接続される。ADC１５６の出力は、出力端子１２
２とDAC１５７の入力とに共通して接続される。DAC１５
７の出力は、利得段１６１，１６２，１６３，１６４の
入力群に共通して接続される。利得段１６１，１６２，
１６３，１６４の出力群は、加算器１２６，１３１，１
４４，１４８の負入力にそれぞれ接続される。
【００３９】スイッチ１３４が第１位置にあるとき、フ
ィルタ１３３の出力が利得段１４２の入力に電気的に接
続される。一方で、スイッチ１３４が第２位置にある
と、フィルタ１３３の出力は、伝送経路１４１の第１端
子に電気的に接続される。スイッチ１５１が第１位置に
あると、ADC１５６の入力はフィルタ１４９の出力に電
気的に接続される。スイッチ１５１が第２位置にある
と、ADC１５６の入力は伝送経路１４１の第２端子に電
気的に接続される。
ィルタ１３３の出力が利得段１４２の入力に電気的に接
続される。一方で、スイッチ１３４が第２位置にある
と、フィルタ１３３の出力は、伝送経路１４１の第１端
子に電気的に接続される。スイッチ１５１が第１位置に
あると、ADC１５６の入力はフィルタ１４９の出力に電
気的に接続される。スイッチ１５１が第２位置にある
と、ADC１５６の入力は伝送経路１４１の第２端子に電
気的に接続される。
【００４０】シグマ−デルタ変調器１２０の動作は、図
１のシグマ−デルタ変調器１０の動作と同様である。シ
グマ−デルタ変調器１２０は、入力端子１２１において
入力信号を受信し、アナログ入力信号をデジタル化する
ことにより出力端子１２２においてデジタル出力信号を
生成する。図１のシグマ−デルタ変調器１０と同様に、
シグマ−デルタ変調器１２０の次数は、スイッチ１３
４，１５１の位置を変更することにより改変される。た
とえば、スイッチ１３４，１５１が第１位置にあると
き、シグマ−デルタ変調器１２０は八次シグマ−デルタ
変調器である。スイッチ１３４，１５１が第２位置にあ
るとき、シグマ−デルタ変調器１２０は四次シグマ−デ
ルタ変調器である。
１のシグマ−デルタ変調器１０の動作と同様である。シ
グマ−デルタ変調器１２０は、入力端子１２１において
入力信号を受信し、アナログ入力信号をデジタル化する
ことにより出力端子１２２においてデジタル出力信号を
生成する。図１のシグマ−デルタ変調器１０と同様に、
シグマ−デルタ変調器１２０の次数は、スイッチ１３
４，１５１の位置を変更することにより改変される。た
とえば、スイッチ１３４，１５１が第１位置にあると
き、シグマ−デルタ変調器１２０は八次シグマ−デルタ
変調器である。スイッチ１３４，１５１が第２位置にあ
るとき、シグマ−デルタ変調器１２０は四次シグマ−デ
ルタ変調器である。
【００４１】フィルタ１２７，１３３，１４６，１４９
の次数は本発明の制約事項ではないことに留意された
い。用途によって、フィルタ１２７，１３３，１４６，
１４９を一次フィルタ，四次フィルタなどとすることが
できる。また、フィルタ１２７，１３３，１４６，１４
９は異なる次数を有することができる。たとえば、フィ
ルタ１２７，１３３が一次フィルタであり、フィルタ１
４６，１４９を二次フィルタとすることができる。
の次数は本発明の制約事項ではないことに留意された
い。用途によって、フィルタ１２７，１３３，１４６，
１４９を一次フィルタ，四次フィルタなどとすることが
できる。また、フィルタ１２７，１３３，１４６，１４
９は異なる次数を有することができる。たとえば、フィ
ルタ１２７，１３３が一次フィルタであり、フィルタ１
４６，１４９を二次フィルタとすることができる。
【００４２】図５は、本発明の第５実施例による入力端
子１８１および出力端子１８２を有するシグマ−デルタ
変調器１８０のブロック図である。変調器１８０は、入
力端子１８１に接続される入力と加算器１８６に接続さ
れる出力とを有する利得段１８４を具備する。加算器１
８６は正入力，負入力および出力を有し、加算器１８６
の正入力は利得段１８４の出力に接続される。加算器１
８６の出力は、フィルタ１８７の入力に接続され、フィ
ルタ１８７の出力は、利得段１８９の入力と利得段１９
１の入力とに共通して接続される。利得段１９１の出力
は、順方向加算器（feedforward summing device）１９
２に接続される。加算器１９２は、複数の入力と、スイ
ッチ１９４に接続される出力とを有する。スイッチ１９
４は複数の端子１９６，１９７，１９８を有する。端子
１９６は加算器１９２の出力に、端子１９８はADC２０
１の入力に接続される。ADC２０１の出力は、出力端子
１８２とDAC２０２の入力とに共通して接続される。DAC
２０２の出力は、利得段２０３，２０４の入力群に共通
して接続される。利得段２０３の出力は、加算器１８６
の負入力に、利得段２０４の出力は端子２０７，２０８
を有するスイッチ２０６に接続される。特に、端子２０
７は利得段２０４の出力に、端子２０８は加算器２０９
の負入力に接続される。
子１８１および出力端子１８２を有するシグマ−デルタ
変調器１８０のブロック図である。変調器１８０は、入
力端子１８１に接続される入力と加算器１８６に接続さ
れる出力とを有する利得段１８４を具備する。加算器１
８６は正入力，負入力および出力を有し、加算器１８６
の正入力は利得段１８４の出力に接続される。加算器１
８６の出力は、フィルタ１８７の入力に接続され、フィ
ルタ１８７の出力は、利得段１８９の入力と利得段１９
１の入力とに共通して接続される。利得段１９１の出力
は、順方向加算器（feedforward summing device）１９
２に接続される。加算器１９２は、複数の入力と、スイ
ッチ１９４に接続される出力とを有する。スイッチ１９
４は複数の端子１９６，１９７，１９８を有する。端子
１９６は加算器１９２の出力に、端子１９８はADC２０
１の入力に接続される。ADC２０１の出力は、出力端子
１８２とDAC２０２の入力とに共通して接続される。DAC
２０２の出力は、利得段２０３，２０４の入力群に共通
して接続される。利得段２０３の出力は、加算器１８６
の負入力に、利得段２０４の出力は端子２０７，２０８
を有するスイッチ２０６に接続される。特に、端子２０
７は利得段２０４の出力に、端子２０８は加算器２０９
の負入力に接続される。
【００４３】加算器２０９の正入力は利得段１８９の出
力に、加算器２０９の出力はフィルタ２１１の入力に接
続される。フィルタ２１１の出力は、利得段２１３，２
１４の入力群と、スイッチ１９４の端子とに共通して接
続される。利得段２１４の出力は、加算器１９２の第２
入力に接続される。利得段２１３の出力はフィルタ２１
６の入力に接続され、フィルタ２１６の出力は、利得段
２１７，２１８の入力群に共通して接続される。利得段
２１８の出力は、加算器１９２の第３入力に接続され
る。利得段２１７の出力はフィルタ２２１に、フィルタ
２２１の出力は利得段２２２の入力に接続される。利得
段２２２の出力は加算器１９２の第４入力に接続され
る。たとえば、フィルタ１８７，２１１，２１６，２２
１は二次フィルタである。フィルタ１８７，２１１，２
１６，２２１の次数は本発明の制約事項ではないことに
留意されたい。用途によっては、フィルタ１８７，２１
１，２１６，２２１を一次フィルタ，四次フィルタなど
とすることができる。
力に、加算器２０９の出力はフィルタ２１１の入力に接
続される。フィルタ２１１の出力は、利得段２１３，２
１４の入力群と、スイッチ１９４の端子とに共通して接
続される。利得段２１４の出力は、加算器１９２の第２
入力に接続される。利得段２１３の出力はフィルタ２１
６の入力に接続され、フィルタ２１６の出力は、利得段
２１７，２１８の入力群に共通して接続される。利得段
２１８の出力は、加算器１９２の第３入力に接続され
る。利得段２１７の出力はフィルタ２２１に、フィルタ
２２１の出力は利得段２２２の入力に接続される。利得
段２２２の出力は加算器１９２の第４入力に接続され
る。たとえば、フィルタ１８７，２１１，２１６，２２
１は二次フィルタである。フィルタ１８７，２１１，２
１６，２２１の次数は本発明の制約事項ではないことに
留意されたい。用途によっては、フィルタ１８７，２１
１，２１６，２２１を一次フィルタ，四次フィルタなど
とすることができる。
【００４４】スイッチ２０６が第１位置にあるとき、利
得段２０４の出力は加算器２０９の負入力から電気的に
分離される。一方で、スイッチ２０６が第２位置にある
とき、利得段２０４の出力は加算器２０９の負入力に電
気的に接続される。スイッチ１９４が第１位置にあると
きは、スイッチ１９４の端子１９６が端子１９８に電気
的に接続され、スイッチ１９４が第２位置にあるときは
端子１９７が端子１９８に電気的に接続される。
得段２０４の出力は加算器２０９の負入力から電気的に
分離される。一方で、スイッチ２０６が第２位置にある
とき、利得段２０４の出力は加算器２０９の負入力に電
気的に接続される。スイッチ１９４が第１位置にあると
きは、スイッチ１９４の端子１９６が端子１９８に電気
的に接続され、スイッチ１９４が第２位置にあるときは
端子１９７が端子１９８に電気的に接続される。
【００４５】シグマ−デルタ変調器１８０の動作は、図
１のシグマ−デルタ変調器１０の動作と同様である。シ
グマ−デルタ変調器１８０は、入力端子１８１において
アナログ入力信号を受信し、このアナログ入力信号をデ
ジタル化することによって出力端子１８２においてデジ
タル出力信号を生成する。また、シグマ−デルタ変調器
１８０は順方向加算を有するので、シグマ−デルタ変調
器１８０を低電圧用途に用いることができる。図１のシ
グマ−デルタ変調器１０と同様に、シグマ−デルタ変調
器１８０の次数は、スイッチ１９４，２０６の位置をト
グル操作することにより改変される。たとえば、スイッ
チ１９４，２０６が第１位置にあるとき、シグマ−デル
タ変調器１８０は八次シグマ−デルタ変調器である。ス
イッチ１９４，２０６が第２位置にあるとき、シグマ−
デルタ変調器１８０は四次シグマ−デルタ変調器であ
る。
１のシグマ−デルタ変調器１０の動作と同様である。シ
グマ−デルタ変調器１８０は、入力端子１８１において
アナログ入力信号を受信し、このアナログ入力信号をデ
ジタル化することによって出力端子１８２においてデジ
タル出力信号を生成する。また、シグマ−デルタ変調器
１８０は順方向加算を有するので、シグマ−デルタ変調
器１８０を低電圧用途に用いることができる。図１のシ
グマ−デルタ変調器１０と同様に、シグマ−デルタ変調
器１８０の次数は、スイッチ１９４，２０６の位置をト
グル操作することにより改変される。たとえば、スイッ
チ１９４，２０６が第１位置にあるとき、シグマ−デル
タ変調器１８０は八次シグマ−デルタ変調器である。ス
イッチ１９４，２０６が第２位置にあるとき、シグマ−
デルタ変調器１８０は四次シグマ−デルタ変調器であ
る。
【００４６】以上、シグマ−デルタ変調器と、アナログ
信号をデジタル化する方法とが提供されたことが理解頂
けよう。本発明の利点は、多重プロトコルを有するアナ
ログ信号を受信することのできるシグマ−デルタ変調器
を提供することである。本発明の別の利点は、受信され
るアナログ信号のプロトコルに基づいて、シグマ−デル
タ変調器の次数を改変する方法を提供することである。
受信されるアナログ信号のプロトコルに応じてシグマ−
デルタ変調器の次数を改変することにより、シグマ−デ
ルタ変調器のSNRは、広い情報帯域幅を有するプロトコ
ルに関しても狭い情報帯域幅を有するプロトコルに関し
ても実質的に一定になる。プロトコルに応じてシグマ−
デルタ変調器の次数を改変することは自動的な動作とし
て説明されるが、シグマ−デルタ変調器の次数をユーザ
またはオペレータによって手動で選択することもでき
る。本発明のさらに別の利点は、電力節約手段を提供す
ることである。
信号をデジタル化する方法とが提供されたことが理解頂
けよう。本発明の利点は、多重プロトコルを有するアナ
ログ信号を受信することのできるシグマ−デルタ変調器
を提供することである。本発明の別の利点は、受信され
るアナログ信号のプロトコルに基づいて、シグマ−デル
タ変調器の次数を改変する方法を提供することである。
受信されるアナログ信号のプロトコルに応じてシグマ−
デルタ変調器の次数を改変することにより、シグマ−デ
ルタ変調器のSNRは、広い情報帯域幅を有するプロトコ
ルに関しても狭い情報帯域幅を有するプロトコルに関し
ても実質的に一定になる。プロトコルに応じてシグマ−
デルタ変調器の次数を改変することは自動的な動作とし
て説明されるが、シグマ−デルタ変調器の次数をユーザ
またはオペレータによって手動で選択することもでき
る。本発明のさらに別の利点は、電力節約手段を提供す
ることである。
【図１】本発明の第１実施例によるシグマ−デルタ変調
器のブロック図である。
器のブロック図である。
【図２】本発明の第２実施例によるシグマ−デルタ変調
器のブロック図である。
器のブロック図である。
【図３】本発明の第３実施例による縦続接続シグマ−デ
ルタ変調器のブロック図である。
ルタ変調器のブロック図である。
【図４】本発明の第４実施例による単ループ・シグマ−
デルタ変調器のブロック図である。
デルタ変調器のブロック図である。
【図５】本発明の第５実施例によるシグマ−デルタ変調
器のブロック図である。
器のブロック図である。
１０ シグマ−デルタ変調器 １１ 入力端子 １２ 出力端子 １３ 加算器 １４，２１ フィルタ １６，２４ スイッチ １７，１８，１９，２６，２７，２８ スイッチ端子 ２２ 伝送経路 ３１ 量子化装置 ３３ デジタル−アナログ変換器（DAC） VIN 入力信号
Claims (3)
- 【請求項１】 第１入力，第２入力および出力を有する
加算器（１３）；前記加算器（１３）の前記出力に結合
される入力と、出力とを有する第１フィルタ（１４）；
前記第１フィルタ（１４）の前記出力に結合される入力
と、出力とを有する第２フィルタ（２１）；前記第１フ
ィルタ（１４）の前記出力に結合される第１端子と、前
記第２フィルタ（２１）の前記出力に結合される第２端
子と、第３端子とを有する第１スイッチ（２４）；前記
第１スイッチ（２４）の前記第３端子に結合される入力
と、出力とを有する量子化装置（３１）；および前記量
子化装置（３１）の前記出力に結合される入力と、前記
加算器（１３）の前記第２入力に結合される出力とを有
するデジタル−アナログ変換器（DAC）（３３）；によ
って構成されることを特徴とするシグマ−デルタ変調器
（１０）。 - 【請求項２】 入力，第１出力および第２出力を有する
第１シグマ−デルタ変調器（７４）；前記第１シグマ−
デルタ変調器（７４）の前記第１出力に結合される入力
と、出力とを有する第２シグマ−デルタ変調器（７
６）；前記第１シグマ−デルタ変調器（７４）の前記第
２出力に結合される第１端子と、第２端子と、第３端子
とを有する第１スイッチ（７８）；および前記第１シグ
マ−デルタ変調器（７４）の前記第２出力に結合される
第１入力と、前記第２シグマ−デルタ変調器（７６）の
前記出力に結合される第２入力と、前記第１スイッチ
（７８）の前記第２端子に結合される出力とを有する信
号プロセッサ（７７）；によって構成されることを特徴
とするシグマ−デルタ変調器。 - 【請求項３】 プロトコルを有する信号をデジタル化す
る方法であって、前記信号の前記プロトコルにより信号
経路を選択する段階によって構成されることを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/067,147 US6087969A (en) | 1998-04-27 | 1998-04-27 | Sigma-delta modulator and method for digitizing a signal |
| US067147 | 1998-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11355142A true JPH11355142A (ja) | 1999-12-24 |
| JP4272744B2 JP4272744B2 (ja) | 2009-06-03 |
Family
ID=22074014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10761899A Expired - Lifetime JP4272744B2 (ja) | 1998-04-27 | 1999-04-15 | シグマ−デルタ変調器および信号をデジタル化する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6087969A (ja) |
| EP (1) | EP0954107B1 (ja) |
| JP (1) | JP4272744B2 (ja) |
| KR (1) | KR100625502B1 (ja) |
| CN (1) | CN1166066C (ja) |
| DE (1) | DE69927084T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004529518A (ja) * | 2000-11-01 | 2004-09-24 | クゥアルコム・インコーポレイテッド | 多段回路の段を制御するための方法及び装置 |
| JP2005244993A (ja) * | 2004-02-28 | 2005-09-08 | Lucent Technol Inc | 帯域デルタ−シグマ・アナログ−デジタル変換器 |
| US7129873B2 (en) | 2002-08-12 | 2006-10-31 | Rohm Co., Ltd. | Variable-order delta sigma modulator and DA converter |
| JP2007082806A (ja) * | 2005-09-22 | 2007-04-05 | Toshiba Corp | 超音波診断装置 |
| US7528755B2 (en) | 2007-09-06 | 2009-05-05 | Infineon Technologies Ag | Sigma-delta modulator for operating sensors |
| JP2014057200A (ja) * | 2012-09-12 | 2014-03-27 | Asahi Kasei Electronics Co Ltd | デルタシグマ変調回路 |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278750B1 (en) * | 1997-08-30 | 2001-08-21 | Winbond Electronics Corp. | Fully integrated architecture for improved sigma-delta modulator with automatic gain controller |
| JP2002540670A (ja) * | 1999-03-22 | 2002-11-26 | シーメンス アクチエンゲゼルシヤフト | １ビットアナログ−ディジタル変換器回路 |
| EP1088397B1 (en) * | 1999-04-21 | 2004-11-17 | Koninklijke Philips Electronics N.V. | Sigma-delta analog-to-digital converter |
| GB2349756B (en) | 1999-05-06 | 2003-05-14 | Sony Uk Ltd | Signal processors |
| US6268815B1 (en) | 1999-06-15 | 2001-07-31 | Globespan, Inc. | High performance switched-capacitor filter for oversampling sigma-delta digital to analog converters |
| US6614374B1 (en) | 1999-06-15 | 2003-09-02 | Globespanvirata, Inc. | High performance switched-capacitor filter for oversampling Sigma-Delta digital to analog converters |
| US7176948B2 (en) | 2000-04-12 | 2007-02-13 | Honeywell International Inc. | Method, apparatus and computer program product for controlling LED backlights and for improved pulse width modulation resolution |
| SE518012C2 (sv) * | 2000-05-31 | 2002-08-13 | Spirea Ab | Sigma-Delta-Modulator i frontmottagare samt A/D-omvandlare innefattande en dylik och en metod för signalbehandling |
| US6680834B2 (en) | 2000-10-04 | 2004-01-20 | Honeywell International Inc. | Apparatus and method for controlling LED arrays |
| US6639946B2 (en) * | 2000-12-01 | 2003-10-28 | International Business Machines Corporation | Sigma delta modulator with SAW filter |
| US6466087B2 (en) | 2000-12-28 | 2002-10-15 | Nokia Mobile Phones, Ltd. | Method and apparatus providing digital error correction for a class D power stage |
| US7058463B1 (en) | 2000-12-29 | 2006-06-06 | Nokia Corporation | Method and apparatus for implementing a class D driver and speaker system |
| DE50203272D1 (de) * | 2001-01-29 | 2005-07-07 | Siemens Ag | Sigma-delta-modulator zur digitalisierung von analogen hochfrequenzsignalen |
| US6462685B1 (en) | 2001-04-05 | 2002-10-08 | Nokia Corporation | Dither signal insertion inversely proportional to signal level in delta-sigma modulators |
| US6445318B1 (en) | 2001-04-05 | 2002-09-03 | Nokia Mobile Phones, Ltd. | Method and apparatus for providing signal dependent dither generator for sigma-delta modulator |
| US6473019B1 (en) | 2001-06-21 | 2002-10-29 | Nokia Corporation | Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator |
| US6426714B1 (en) | 2001-06-26 | 2002-07-30 | Nokia Corporation | Multi-level quantizer with current mode DEM switch matrices and separate DEM decision logic for a multibit sigma delta modulator |
| US6535155B2 (en) | 2001-06-27 | 2003-03-18 | Nokia Corporation | Method and apparatus for suppressing tones induced by cyclic dynamic element matching (DEM) algorithms |
| US6933871B2 (en) * | 2001-09-17 | 2005-08-23 | Cirrus Logic, Inc. | Feedback steering delta-sigma modulators and systems using the same |
| US6556159B1 (en) * | 2001-09-17 | 2003-04-29 | Cirrus Logic, Inc. | Variable order modulator |
| US6577258B2 (en) * | 2001-10-01 | 2003-06-10 | Nokia Corporation | Adaptive sigma-delta data converter for mobile terminals |
| JP3609069B2 (ja) * | 2002-08-01 | 2005-01-12 | ファナック株式会社 | モータ制御装置 |
| EP1550223A1 (en) * | 2002-09-30 | 2005-07-06 | Koninklijke Philips Electronics N.V. | Sigma-delta modulation |
| JP4156598B2 (ja) * | 2002-12-23 | 2008-09-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バンドパス・デルタ・シグマ・トランケータおよびマルチ・ビット・ディジタル信号を打ち切る方法 |
| US6741194B1 (en) | 2002-12-23 | 2004-05-25 | Motorola, Inc. | Methods and apparatus for detecting out-of-range signals in an analog-to-digital converter |
| CN100401638C (zh) * | 2003-09-29 | 2008-07-09 | 苏州顺芯半导体有限公司 | 数模转换器中的数字软开关及其控制数模转换的方法 |
| CN100401641C (zh) * | 2003-10-31 | 2008-07-09 | 苏州顺芯半导体有限公司 | 音频数模转换器中的采样频率自动检测器及检测方法 |
| WO2005093959A1 (en) * | 2004-03-29 | 2005-10-06 | Koninklijke Philips Electronics N.V. | Method of reducing inter-symbol interference, a sigma-delta converter for performing this method and a storage medium conveying information generated by this method |
| WO2006053152A1 (en) | 2004-11-12 | 2006-05-18 | Analog Devices, Inc. | Dual-mode delta-sigma analog to digital converter system and method |
| JP4636926B2 (ja) * | 2005-04-22 | 2011-02-23 | 三洋電機株式会社 | マルチビットδς変調型ｄａコンバータ |
| US7321325B2 (en) * | 2005-07-07 | 2008-01-22 | Realtek Semiconductor Corp. | Background calibration of continuous-time delta-sigma modulator |
| US7324028B2 (en) * | 2005-09-23 | 2008-01-29 | Realtek Semiconductor Corp. | Self-calibrating continuous-time delta-sigma modulator |
| US7277032B2 (en) * | 2005-10-21 | 2007-10-02 | Realtek Semiconductor Corp. | Low-pass filter based delta-sigma modulator |
| WO2007079097A2 (en) * | 2005-12-28 | 2007-07-12 | Analog Devices, Inc. | Architecture combining a continuous-time stage with a switched-capacitor stage for digital-to-analog converters and low-pass filters |
| JP4578450B2 (ja) * | 2006-09-13 | 2010-11-10 | パナソニック株式会社 | デルタシグマａｄ変換器 |
| EP2074696B1 (en) * | 2006-10-13 | 2017-08-16 | NXP USA, Inc. | Analogue-to-digital converter apparatus and method of reusing an analogue-to-digital converter circuit |
| US7446687B2 (en) * | 2006-10-27 | 2008-11-04 | Realtek Semiconductor Corp. | Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator |
| JP4745267B2 (ja) * | 2007-02-21 | 2011-08-10 | パナソニック株式会社 | デルタシグマ変調器とそれを備えたｄａ変換装置 |
| US20080261628A1 (en) * | 2007-04-19 | 2008-10-23 | Motorola, Inc. | Inter-system paging control |
| WO2009053949A1 (en) * | 2007-10-22 | 2009-04-30 | Freescale Semiconductor, Inc. | Analog to digital converter with multiple modes, signal processing system and electronic apparatus |
| US8405535B1 (en) * | 2011-08-08 | 2013-03-26 | Altera Corporation | Integrated circuit with configurable analog to digital converter |
| DE102011121139B4 (de) * | 2011-12-15 | 2016-11-24 | IAD Gesellschaft für Informatik, Automatisierung und Datenverarbeitung mbH | Vorrichtung mit einem Delta-Sigma-Modulator und einer mit diesem verbundenen MOSFET-Endstufe |
| GB2553734B (en) * | 2013-06-26 | 2018-05-30 | Cirrus Logic Int Semiconductor Ltd | Analog-to-digital converter |
| GB2553473B (en) * | 2013-06-26 | 2018-05-02 | Cirrus Logic Int Semiconductor Ltd | Analog-to-digital converter |
| KR102092904B1 (ko) * | 2013-11-06 | 2020-03-24 | 삼성전자주식회사 | 스위치드-커패시터 적분기, 이의 동작 방법, 및 이를 포함하는 장치들 |
| CN103731152B (zh) * | 2013-12-18 | 2016-10-19 | 哈尔滨工业大学 | 一种可重构Sigma-Delta调制器 |
| US9628103B2 (en) * | 2015-03-05 | 2017-04-18 | Qualcomm Incorporated | Multi-mode discrete-time delta-sigma modulator power optimization using split-integrator scheme |
| TWI571063B (zh) * | 2015-11-02 | 2017-02-11 | 國立成功大學 | 自動校正動態範圍之低功耗三角積分調變器架構及其低功耗電路實現方法與自動校正且延伸三角積分調變器動態範圍之方法 |
| KR102583962B1 (ko) * | 2017-01-20 | 2023-09-27 | 한국전자통신연구원 | 다중 모드를 지원하는 연속시간 델타 시그마 모듈레이터 |
| EP3706316A1 (en) * | 2019-03-05 | 2020-09-09 | Nxp B.V. | Sigma-delta analog to digital converter |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439756A (en) * | 1982-01-20 | 1984-03-27 | International Telephone And Telegraph Corporation | Delta-Sigma modulator with switch capacitor implementation |
| US5150120A (en) * | 1991-01-03 | 1992-09-22 | Harris Corp. | Multiplexed sigma-delta A/D converter |
| US5245344A (en) * | 1991-01-15 | 1993-09-14 | Crystal Semiconductor | High order switched-capacitor filter with dac input |
| NL9100379A (nl) * | 1991-03-01 | 1992-10-01 | Philips Nv | Sigma-deltamodulator. |
| GB9109637D0 (en) * | 1991-05-03 | 1991-06-26 | Marconi Gec Ltd | Analogue-to-digital and digital-to-analogue converters |
| US5233630A (en) * | 1991-05-03 | 1993-08-03 | Qualcomm Incorporated | Method and apparatus for resolving phase ambiguities in trellis coded modulated data |
| JPH0563577A (ja) * | 1991-08-30 | 1993-03-12 | Matsushita Electric Ind Co Ltd | Δς変調器 |
| US5329282A (en) * | 1992-03-02 | 1994-07-12 | Motorola, Inc. | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities |
| US5345406A (en) * | 1992-08-25 | 1994-09-06 | Wireless Access, Inc. | Bandpass sigma delta converter suitable for multiple protocols |
| US5428631A (en) * | 1993-02-01 | 1995-06-27 | Qualcomm Incorporated | Method and apparatus for resolving phase ambiguities in trellis coded modulated data |
| FI96255C (fi) * | 1993-04-05 | 1996-05-27 | Tapio Antero Saramaeki | Desimointisuodatin |
| US5442353A (en) * | 1993-10-25 | 1995-08-15 | Motorola, Inc. | Bandpass sigma-delta analog-to-digital converter (ADC), method therefor, and receiver using same |
| US5736950A (en) * | 1995-01-31 | 1998-04-07 | The United States Of America As Represented By The Secretary Of The Navy | Sigma-delta modulator with tunable signal passband |
| GB2304243B (en) * | 1995-08-04 | 2000-03-15 | Nokia Mobile Phones Ltd | Analogue to digital and digital to analogue converters |
-
1998
- 1998-04-27 US US09/067,147 patent/US6087969A/en not_active Expired - Lifetime
-
1999
- 1999-04-14 DE DE69927084T patent/DE69927084T2/de not_active Expired - Fee Related
- 1999-04-14 EP EP99107272A patent/EP0954107B1/en not_active Expired - Lifetime
- 1999-04-15 JP JP10761899A patent/JP4272744B2/ja not_active Expired - Lifetime
- 1999-04-26 KR KR1019990014847A patent/KR100625502B1/ko not_active IP Right Cessation
- 1999-04-26 CN CNB991051726A patent/CN1166066C/zh not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004529518A (ja) * | 2000-11-01 | 2004-09-24 | クゥアルコム・インコーポレイテッド | 多段回路の段を制御するための方法及び装置 |
| US7129873B2 (en) | 2002-08-12 | 2006-10-31 | Rohm Co., Ltd. | Variable-order delta sigma modulator and DA converter |
| JP2005244993A (ja) * | 2004-02-28 | 2005-09-08 | Lucent Technol Inc | 帯域デルタ−シグマ・アナログ−デジタル変換器 |
| JP2007082806A (ja) * | 2005-09-22 | 2007-04-05 | Toshiba Corp | 超音波診断装置 |
| US7528755B2 (en) | 2007-09-06 | 2009-05-05 | Infineon Technologies Ag | Sigma-delta modulator for operating sensors |
| JP2014057200A (ja) * | 2012-09-12 | 2014-03-27 | Asahi Kasei Electronics Co Ltd | デルタシグマ変調回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0954107B1 (en) | 2005-09-07 |
| EP0954107A3 (en) | 2003-01-08 |
| KR100625502B1 (ko) | 2006-09-20 |
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| DE69927084T2 (de) | 2006-01-19 |
| CN1166066C (zh) | 2004-09-08 |
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| US6087969A (en) | 2000-07-11 |
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