JP3244597B2 - 制御されたポール−ゼロ場所を有するろ過を持つシグマ−デルタ・アナログ・デジタル変換器とその装置 - Google Patents
制御されたポール−ゼロ場所を有するろ過を持つシグマ−デルタ・アナログ・デジタル変換器とその装置Info
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Description
【０００１】
【産業上の利用分野】この発明は一般に、シグマ・デル
タ（ΣΔ）変調器に関し、また特にΣΔ変調器を使用す
るアナログ・デジタル変換器に関し、この場合順伝達機
能におけるポールとゼロの場所が選択されて一般に量子
化するノイズの抑制を改善し、特に低いオーバーサンプ
ル比を改善するように選択される。
タ（ΣΔ）変調器に関し、また特にΣΔ変調器を使用す
るアナログ・デジタル変換器に関し、この場合順伝達機
能におけるポールとゼロの場所が選択されて一般に量子
化するノイズの抑制を改善し、特に低いオーバーサンプ
ル比を改善するように選択される。
【０００２】
【従来の技術】アナログ・デジタル変換器（ＡＤＣ）
は、多くの電気センサ、制御および通信システムにおけ
る主要な構成素子である。そのようなシステムはしばし
ば、最良の作動を果たすために高度の変換分解能と高速
性とを要求する。
は、多くの電気センサ、制御および通信システムにおけ
る主要な構成素子である。そのようなシステムはしばし
ば、最良の作動を果たすために高度の変換分解能と高速
性とを要求する。
【０００３】これまでは、高速ＡＤＣは、平行または
「フラッシュ構成を使用したが、組立て工程において避
けることのできない不釣合の誤差によって精度が制限さ
れていた。継続的近似化レジスタ（ＳＡＲ）およびカス
ケード（ｃａｓｃａｄｅ）のような他の既知の構成はす
べてアナログ構成による誤差によってその精度は制限さ
れており、その理由は、不釣合またはノイズ若しくは非
線形のいずれかにある。構成誤差は、これらの構成で達
成し得る最も高い可能な分解能を決定する。高速ＡＤＣ
は、使用した回路の増加帯域幅の結果として低速ＡＤＣ
に関してより大きいノイズ、非線形の増加および不釣合
の増加を持つ。
「フラッシュ構成を使用したが、組立て工程において避
けることのできない不釣合の誤差によって精度が制限さ
れていた。継続的近似化レジスタ（ＳＡＲ）およびカス
ケード（ｃａｓｃａｄｅ）のような他の既知の構成はす
べてアナログ構成による誤差によってその精度は制限さ
れており、その理由は、不釣合またはノイズ若しくは非
線形のいずれかにある。構成誤差は、これらの構成で達
成し得る最も高い可能な分解能を決定する。高速ＡＤＣ
は、使用した回路の増加帯域幅の結果として低速ＡＤＣ
に関してより大きいノイズ、非線形の増加および不釣合
の増加を持つ。
【０００４】
【発明が解決しようとする課題】シグマ−デルタ（Σ
Δ）変換として知られるもう１つのアナログ・デジタル
変換法は、構成品不釣合誤差に対する感度を減少して変
換精度を改善する目的で開発された。シグマ・デルタ・
アナログ・デジタル変換器はループ内に量子化器を使用
し、またループによって形成されるノイズ形成フィルタ
をも含む。シグマ・デルタ・アナログ・デジタル変換器
は、量子化器ノイズを減少させて、ＳＮ比（ＳＮＲ）性
能を改善する。ノイズ形成フィルタの帯域幅は、構造物
に用いられるサンプリング速度の分数である。図１は従
来技術のΣΔアナログ・デジタル変換器の簡易ブロック
図である。図１において、アナログ入力信号ｘ（ｔ）
は、導体または信号通路１００により、シグマ・デルタ
変調器１０２の入力２００に加えられ、その変調器は入
力路１０４を通ってサンプリング・クロックを受信す
る。最小所要サンプリング周波数は、理想的には、ニク
イスト（Ｎｙｑｕｉｓｔ）のサンプリング基準により、
アナログ入力信号の最高周波数成分の少なくとも２倍で
ある。経路１０４のクロック信号により作られるΣΔサ
ンプリング周波数と、ニクイストの最小所要サンプリン
グ周波数との比は、「オーバーサンプリング」比と呼ば
れている。従来の量子化ノイズ分析は、量子化ノイズの
スペクトル強度が白色ノイズによって概算することがで
きることを示す。従って、量子化ノイズは従来、ＤＣか
らサンプリング周波数の1/2まで一定であると見られて
いる。スペクトル強度は、サンプリング周波数の1/2に
よって導かれる総ノイズ・パワーで求められる。この図
によると、過サンプリング比が増加するにつれて、与え
られたバンド幅のノイズの量が減少する。従って、変換
器の最大分解能（出力ビットの数）は、量子化ノイズを
減少できる程度にオーバーサンプリング比を増加させる
ことによって在来の分析にしたがって増加させることが
できる。
Δ）変換として知られるもう１つのアナログ・デジタル
変換法は、構成品不釣合誤差に対する感度を減少して変
換精度を改善する目的で開発された。シグマ・デルタ・
アナログ・デジタル変換器はループ内に量子化器を使用
し、またループによって形成されるノイズ形成フィルタ
をも含む。シグマ・デルタ・アナログ・デジタル変換器
は、量子化器ノイズを減少させて、ＳＮ比（ＳＮＲ）性
能を改善する。ノイズ形成フィルタの帯域幅は、構造物
に用いられるサンプリング速度の分数である。図１は従
来技術のΣΔアナログ・デジタル変換器の簡易ブロック
図である。図１において、アナログ入力信号ｘ（ｔ）
は、導体または信号通路１００により、シグマ・デルタ
変調器１０２の入力２００に加えられ、その変調器は入
力路１０４を通ってサンプリング・クロックを受信す
る。最小所要サンプリング周波数は、理想的には、ニク
イスト（Ｎｙｑｕｉｓｔ）のサンプリング基準により、
アナログ入力信号の最高周波数成分の少なくとも２倍で
ある。経路１０４のクロック信号により作られるΣΔサ
ンプリング周波数と、ニクイストの最小所要サンプリン
グ周波数との比は、「オーバーサンプリング」比と呼ば
れている。従来の量子化ノイズ分析は、量子化ノイズの
スペクトル強度が白色ノイズによって概算することがで
きることを示す。従って、量子化ノイズは従来、ＤＣか
らサンプリング周波数の1/2まで一定であると見られて
いる。スペクトル強度は、サンプリング周波数の1/2に
よって導かれる総ノイズ・パワーで求められる。この図
によると、過サンプリング比が増加するにつれて、与え
られたバンド幅のノイズの量が減少する。従って、変換
器の最大分解能（出力ビットの数）は、量子化ノイズを
減少できる程度にオーバーサンプリング比を増加させる
ことによって在来の分析にしたがって増加させることが
できる。
【０００５】
【実施例】図１のシグマ・デルタ変調器１０２は、アナ
ログ入力信号を低分解能に変換するが、データ通路１０
６に現れる超高速デジタル信号に変換する。この低分解
能の高速信号は多ビット・デジタル出力流用の単ビット
・デジタル出力流または振幅強度変調信号（ＡＤＭ）に
ついてのパルス強度変調信号（ＰＤＭ）と呼ばれてい
る。アナログ入力信号は、変調器１０２のＰＤＭまたは
ＡＤＭ出力の状態の強度を変調し、その結果図１の１０
８のようなデジタル１０進フィルタが出力データ路にデ
ジタル形のアナログ入力信号を復元する。図１のフィル
タ１０８は、低域または帯域フィルタ１０９のカスケー
ドおよび１０進計１１３を含む。パルス強度変調された
信号によるフィルタ１０８の作用は、変調器１０２の帯
域幅の外側にある量子化器ノイズを抑制する。さらに、
フィルタされた出力信号は、Ｎ番目ごとのサンプルの選
択によって、既知の通り、低いサンプル速度に１０進化
される。ＰＤＭまたはＡＤＭ信号は、変換器または信号
通過域の上縁に近い周波数でアナログ入力サイクルに対
応する時間周期にわたる多くの状態を含むが、このこと
はサンプル速度がアナログ入力信号の最高周波数よりも
はるかに高いことを意味する。１つの形がシグマ・デル
タ処理である量子化器ノイズ形成を使用しない簡単な量
子化では、量子化の誤差は、ゼロＨｚ（Ｄ．Ｃ．）から
量子化器のサンプル速度の1/2までの間の周波数範囲に
ある周波数で一様に分布される。量子化の誤差またはノ
イズは、シグマ・デルタ処理を用いるときに通過域内で
簡単な量子化器のものよりも改善される。シグマ・デル
タ変調器の帯域幅内の量子化ノイズは、量子化状態の強
度の変調によって減少される。簡単な量子化器と比較す
ることにより、シグマ・デルタ処理は、１０進フィルタ
により作られる各出力サンプル用の変調器から得られる
多重ＰＤＭまたはＡＤＭサンプルの一段と良好な使用を
可能にする。さらに良好な使用は、量子化ノイズ・スペ
クトルを形成することによって達成され、この結果それ
は入力信号と同じ周波数帯以内に減少される。
ログ入力信号を低分解能に変換するが、データ通路１０
６に現れる超高速デジタル信号に変換する。この低分解
能の高速信号は多ビット・デジタル出力流用の単ビット
・デジタル出力流または振幅強度変調信号（ＡＤＭ）に
ついてのパルス強度変調信号（ＰＤＭ）と呼ばれてい
る。アナログ入力信号は、変調器１０２のＰＤＭまたは
ＡＤＭ出力の状態の強度を変調し、その結果図１の１０
８のようなデジタル１０進フィルタが出力データ路にデ
ジタル形のアナログ入力信号を復元する。図１のフィル
タ１０８は、低域または帯域フィルタ１０９のカスケー
ドおよび１０進計１１３を含む。パルス強度変調された
信号によるフィルタ１０８の作用は、変調器１０２の帯
域幅の外側にある量子化器ノイズを抑制する。さらに、
フィルタされた出力信号は、Ｎ番目ごとのサンプルの選
択によって、既知の通り、低いサンプル速度に１０進化
される。ＰＤＭまたはＡＤＭ信号は、変換器または信号
通過域の上縁に近い周波数でアナログ入力サイクルに対
応する時間周期にわたる多くの状態を含むが、このこと
はサンプル速度がアナログ入力信号の最高周波数よりも
はるかに高いことを意味する。１つの形がシグマ・デル
タ処理である量子化器ノイズ形成を使用しない簡単な量
子化では、量子化の誤差は、ゼロＨｚ（Ｄ．Ｃ．）から
量子化器のサンプル速度の1/2までの間の周波数範囲に
ある周波数で一様に分布される。量子化の誤差またはノ
イズは、シグマ・デルタ処理を用いるときに通過域内で
簡単な量子化器のものよりも改善される。シグマ・デル
タ変調器の帯域幅内の量子化ノイズは、量子化状態の強
度の変調によって減少される。簡単な量子化器と比較す
ることにより、シグマ・デルタ処理は、１０進フィルタ
により作られる各出力サンプル用の変調器から得られる
多重ＰＤＭまたはＡＤＭサンプルの一段と良好な使用を
可能にする。さらに良好な使用は、量子化ノイズ・スペ
クトルを形成することによって達成され、この結果それ
は入力信号と同じ周波数帯以内に減少される。
【０００６】再形成されたデジタル出力を作るために図
１の１０進フィルタ１０８に生じる変換は、サンプリン
グ周波数を、ＡＤＣに用いられるサンプリングクロック
周波数のそれから低い速度、しばしば入力信号帯域幅に
関するニクイストのサンプリング速度の近の低い速度に
減少させる。そのようなフィルタは技術的に周知であ
る。
１の１０進フィルタ１０８に生じる変換は、サンプリン
グ周波数を、ＡＤＣに用いられるサンプリングクロック
周波数のそれから低い速度、しばしば入力信号帯域幅に
関するニクイストのサンプリング速度の近の低い速度に
減少させる。そのようなフィルタは技術的に周知であ
る。
【０００７】図２は図１の変調器１０２の詳細を示す。
図１の素子に対応する図２の素子は、同様な参照数字に
よって表わされている。図２において、導体１００に加
えられるアナログ信号は、変調器１０２の入力２００に
加えられて、機械的スイッチ記号２０１により表わされ
るスイッチ配列でサンプルされる。サンプルされたアナ
ログ信号は加算（Σ）回路２０２の非反転（＋）入力口
に加えられるが、この回路２０２はその反転（−）入力
口で変換器のＰＤＭ出力信号のアナログ・レプリカをも
受信する。加算回路２０２は実際のサンプルされた入力
信号とアナログ・レプリカとの差を取り、実際のサンプ
ルされたアナログ入力信号からのＰＤＭ出力の偏差を表
わす差または誤差信号を作って、蓄積増幅回路または積
分増幅回路２０４に、通路２０３の合成差信号を加え、
これによって伝達関数Ｇ（Ｚ）＝ｚ-1／１−ｚ-1が作ら
れる。蓄積増幅器２０４の１つの具体例の細部は、図３
および図４に関して以下のように示されている。図２の
フィルタ２０４によりフィルタされる信号は、通路２０
８によりアナログ・デジタル変換器（ＡＤＣ）ブロック
２１０に加えられる。図２のサンプル出力２０９により
フィルタ２０４の出力の調査が可能となる。ＡＤＣブロ
ック２１０は、その入力口２１２で信号通路または導体
１０４からサンプリング・クロック信号をも受信する。
アナログ・デジタル変換器２１０は出力導体１０６にパ
ルス強度変調信号を作り、またデジタル・アナログ変換
器（ＤＡＣ）２１８に通路２１６によってＰＤＭ信号を
供給するが、この変換器は加算回路２０２に加えるため
に導体２０６にアナログ入力信号のレプリカを発生させ
る。ＡＤＣブロック２１０において、量子化ノイズの効
果は２１１として破線で示される加算回路によって表わ
され、この回路は入力ライン２０８で入力信号を受信
し、またそれを第２非反転入力口２１３に加えられる量
子化ノイズ信号に加算する。
図１の素子に対応する図２の素子は、同様な参照数字に
よって表わされている。図２において、導体１００に加
えられるアナログ信号は、変調器１０２の入力２００に
加えられて、機械的スイッチ記号２０１により表わされ
るスイッチ配列でサンプルされる。サンプルされたアナ
ログ信号は加算（Σ）回路２０２の非反転（＋）入力口
に加えられるが、この回路２０２はその反転（−）入力
口で変換器のＰＤＭ出力信号のアナログ・レプリカをも
受信する。加算回路２０２は実際のサンプルされた入力
信号とアナログ・レプリカとの差を取り、実際のサンプ
ルされたアナログ入力信号からのＰＤＭ出力の偏差を表
わす差または誤差信号を作って、蓄積増幅回路または積
分増幅回路２０４に、通路２０３の合成差信号を加え、
これによって伝達関数Ｇ（Ｚ）＝ｚ-1／１−ｚ-1が作ら
れる。蓄積増幅器２０４の１つの具体例の細部は、図３
および図４に関して以下のように示されている。図２の
フィルタ２０４によりフィルタされる信号は、通路２０
８によりアナログ・デジタル変換器（ＡＤＣ）ブロック
２１０に加えられる。図２のサンプル出力２０９により
フィルタ２０４の出力の調査が可能となる。ＡＤＣブロ
ック２１０は、その入力口２１２で信号通路または導体
１０４からサンプリング・クロック信号をも受信する。
アナログ・デジタル変換器２１０は出力導体１０６にパ
ルス強度変調信号を作り、またデジタル・アナログ変換
器（ＤＡＣ）２１８に通路２１６によってＰＤＭ信号を
供給するが、この変換器は加算回路２０２に加えるため
に導体２０６にアナログ入力信号のレプリカを発生させ
る。ＡＤＣブロック２１０において、量子化ノイズの効
果は２１１として破線で示される加算回路によって表わ
され、この回路は入力ライン２０８で入力信号を受信
し、またそれを第２非反転入力口２１３に加えられる量
子化ノイズ信号に加算する。
【０００８】図３は、図２の配列に使用される典型的な
従来技術のアキュムレータまたは積算器２０４の機能を
表わす簡易ブロック図である。図２の素子に対応する図
３の素子は、同様な参照番号で表される。図３におい
て、図２の加算回路２０２からの誤差信号は、通路２０
３によりもう１つの加算回路２２０の非反転入力口に加
えられ、この場合それは帰還通路２２４により第２非反
転入力口に供給される蓄積済の信号に加算される。蓄積
済の信号は、現行の誤差信号の追加によって更新され、
更新された新しい蓄積値を作る。新しく更新された蓄積
値は、ブロック２２２として示される遅延素子に加えら
れるが、これによって蓄積された和が遅延されるので、
これは出力信号通路２０８および帰還通路２２４で遅延
してから利用できるようになる。ブロック２２２によっ
て表される遅延の持続時間は、普通ｚ-1で表される１つ
のサンプリング・クロック間隔に等しくなるように選択
される。
従来技術のアキュムレータまたは積算器２０４の機能を
表わす簡易ブロック図である。図２の素子に対応する図
３の素子は、同様な参照番号で表される。図３におい
て、図２の加算回路２０２からの誤差信号は、通路２０
３によりもう１つの加算回路２２０の非反転入力口に加
えられ、この場合それは帰還通路２２４により第２非反
転入力口に供給される蓄積済の信号に加算される。蓄積
済の信号は、現行の誤差信号の追加によって更新され、
更新された新しい蓄積値を作る。新しく更新された蓄積
値は、ブロック２２２として示される遅延素子に加えら
れるが、これによって蓄積された和が遅延されるので、
これは出力信号通路２０８および帰還通路２２４で遅延
してから利用できるようになる。ブロック２２２によっ
て表される遅延の持続時間は、普通ｚ-1で表される１つ
のサンプリング・クロック間隔に等しくなるように選択
される。
【０００９】図４は、図３の配列の順信号通路の一段と
詳細な具体例を示す。図４において、全体として２３０
で表される第１単極双投スイッチは、可動共通部材２３
０ａを含み、それは、２相クロック信号（図示されてい
ない）に応じて接触端子２３０ｂと２３０ｃとの間でス
イッチまたはトグルし、また、もう１つのＳＰＤＴスイ
ッチ２３４は、端子２３４ｂと２３４ｃとの間でトグル
する可動部材２３４ａを備えている。可動部材の示され
た位置は、クロック信号の相１（φ1）の間に生じるも
のである。また図４において、キャパシタ２３２は可動
スイッチ部材２３０ａと２３４ａとの間に接続される。
演算増幅器（ｏｐ ａｍｐ）２３６は、スイッチ端子２
３４ｃに結合される反転（−）入力端子を備えている。
スイッチ端子２３４ｂと演算増幅器２３６の非反転
（＋）入力は接地される。積分キャパシタ２３８は、演
算増幅器２３６の出力端子とその反転入力口との間に、
ミラー（Ｍｉｌｌｅｒ）帰還法で結合される。出力信号
は、出力信号通路２０８に作られる。図４において、入
力スイッチ２３０は、２４０で表される電圧源に接続さ
れたその第１入力端子２３０ｂを備えるが、その入力信
号の大きさはＶｉ（n-1）であり、またスイッチ端子２
３０ｃは大きさＶD/A（n-1）の電圧源２４２に接続され
る。電圧源２４２は図３の通路２２４により信号帰還を
表す。
詳細な具体例を示す。図４において、全体として２３０
で表される第１単極双投スイッチは、可動共通部材２３
０ａを含み、それは、２相クロック信号（図示されてい
ない）に応じて接触端子２３０ｂと２３０ｃとの間でス
イッチまたはトグルし、また、もう１つのＳＰＤＴスイ
ッチ２３４は、端子２３４ｂと２３４ｃとの間でトグル
する可動部材２３４ａを備えている。可動部材の示され
た位置は、クロック信号の相１（φ1）の間に生じるも
のである。また図４において、キャパシタ２３２は可動
スイッチ部材２３０ａと２３４ａとの間に接続される。
演算増幅器（ｏｐ ａｍｐ）２３６は、スイッチ端子２
３４ｃに結合される反転（−）入力端子を備えている。
スイッチ端子２３４ｂと演算増幅器２３６の非反転
（＋）入力は接地される。積分キャパシタ２３８は、演
算増幅器２３６の出力端子とその反転入力口との間に、
ミラー（Ｍｉｌｌｅｒ）帰還法で結合される。出力信号
は、出力信号通路２０８に作られる。図４において、入
力スイッチ２３０は、２４０で表される電圧源に接続さ
れたその第１入力端子２３０ｂを備えるが、その入力信
号の大きさはＶｉ（n-1）であり、またスイッチ端子２
３０ｃは大きさＶD/A（n-1）の電圧源２４２に接続され
る。電圧源２４２は図３の通路２２４により信号帰還を
表す。
【００１０】図４のキャパシタ２３２は充電されるの
で、その端子の両端に蓄積される電圧Ｖ１は、入力信号
の負である−Ｖｉ（n-1）に等しい。これは、スイッチ
部材２３０ａが端子２３０ｂに接続されるときにφ1の
間に生じ、またスイッチ部材２３４ａが端子２３４ｂに
接続されるときに生じる。φ2の間、スイッチ部材２３
０ａは端子２３０ｃに接続され、またスイッチ部材２３
４ａは２３４ｃに接続される。端子２３０ｃは図４に示
される通り、Ｄ／Ａ帰還電圧ＶD/A（n-1）に接続され
る。
で、その端子の両端に蓄積される電圧Ｖ１は、入力信号
の負である−Ｖｉ（n-1）に等しい。これは、スイッチ
部材２３０ａが端子２３０ｂに接続されるときにφ1の
間に生じ、またスイッチ部材２３４ａが端子２３４ｂに
接続されるときに生じる。φ2の間、スイッチ部材２３
０ａは端子２３０ｃに接続され、またスイッチ部材２３
４ａは２３４ｃに接続される。端子２３０ｃは図４に示
される通り、Ｄ／Ａ帰還電圧ＶD/A（n-1）に接続され
る。
【００１１】図２の配列の作動中に、デジタル化された
中間出力ＰＤＭまたはＡＤＭ信号は、ｙ（ｎ）で表わさ
れ、導体やデータ通路２１６、デジタル・アナログ変換
器２１８および導体やデータ通路２０６によって加算回
路２０２の反転入力に帰還され、それによって帰還ルー
プを閉じる。中間出力信号ｙ（ｎ）がサンプルされたア
ナログ入力信号ｘ（ｎ）と同一でなければ、非ゼロ誤差
信号は加算回路２０２によって作られる。この誤差信号
は、出力を修正するためにループの前方通路に流れる。
デジタル中間出力信号ｙ（ｎ）は、時間的に不連続にサ
ンプルされるとともに振幅でも不連続な値となる。出力
信号ｙ（ｎ）は、Ｍビット・データ語の時間シリーズの
形を取り、この場合各語はデジタル信号サンプルを表わ
す。パルス強度変調信号の場合に、Ｍは単位すなわち１
である。帰還ループの作動は、これらのサンプルの不連
続な振幅値を生じて、ゆっくりと変化するアナログ入力
信号の値について時間と共に変化し、この変化の振幅は
「形成された」量子化ノイズを形成する。形成された量
子化ノイズは、その電力スペクトル強度が周波数にわた
って一定でない点で、図２のＡＤＣ回路２１０によって
加えられる量子化ノイズと異なる。アナログ・デジタル
変換器２１０とデジタル・アナログ変換器２１８は、普
通粗変換器であり、また上述の通り単ビット変換器でも
ある。つまり、かなりの量子化ノイズがアナログ・デジ
タル変換器２１０によって引き起こされる。注目すべき
ことは、アナログ・デジタル変換器２１０と異なって、
デジタル・アナログ変換器２１８が量子化ノイズを帰還
信号に導入しないことである。この事実は、不連続な値
のサンプルの円形化または先端切り化によって作られる
誤差としての量子化ノイズの定義から生じる。デジタル
・アナログ変換器（ＤＡＣ）２１８はその入力を円形化
または先端切り化するが、この入力は既に同じ形でＡＤ
Ｃ２１０によって円形化されたり先端切り化されてい
る。その結果、量子化の誤差は、通路２１６からのデジ
タル出力信号から再生された帰還アナログ信号に導入さ
れる。しかし、ＤＡＣ２１８は熱ノイズ、ちらつきノイ
ズおよび調波ひずみのような非量子化の誤差を加えるこ
とがある。
中間出力ＰＤＭまたはＡＤＭ信号は、ｙ（ｎ）で表わさ
れ、導体やデータ通路２１６、デジタル・アナログ変換
器２１８および導体やデータ通路２０６によって加算回
路２０２の反転入力に帰還され、それによって帰還ルー
プを閉じる。中間出力信号ｙ（ｎ）がサンプルされたア
ナログ入力信号ｘ（ｎ）と同一でなければ、非ゼロ誤差
信号は加算回路２０２によって作られる。この誤差信号
は、出力を修正するためにループの前方通路に流れる。
デジタル中間出力信号ｙ（ｎ）は、時間的に不連続にサ
ンプルされるとともに振幅でも不連続な値となる。出力
信号ｙ（ｎ）は、Ｍビット・データ語の時間シリーズの
形を取り、この場合各語はデジタル信号サンプルを表わ
す。パルス強度変調信号の場合に、Ｍは単位すなわち１
である。帰還ループの作動は、これらのサンプルの不連
続な振幅値を生じて、ゆっくりと変化するアナログ入力
信号の値について時間と共に変化し、この変化の振幅は
「形成された」量子化ノイズを形成する。形成された量
子化ノイズは、その電力スペクトル強度が周波数にわた
って一定でない点で、図２のＡＤＣ回路２１０によって
加えられる量子化ノイズと異なる。アナログ・デジタル
変換器２１０とデジタル・アナログ変換器２１８は、普
通粗変換器であり、また上述の通り単ビット変換器でも
ある。つまり、かなりの量子化ノイズがアナログ・デジ
タル変換器２１０によって引き起こされる。注目すべき
ことは、アナログ・デジタル変換器２１０と異なって、
デジタル・アナログ変換器２１８が量子化ノイズを帰還
信号に導入しないことである。この事実は、不連続な値
のサンプルの円形化または先端切り化によって作られる
誤差としての量子化ノイズの定義から生じる。デジタル
・アナログ変換器（ＤＡＣ）２１８はその入力を円形化
または先端切り化するが、この入力は既に同じ形でＡＤ
Ｃ２１０によって円形化されたり先端切り化されてい
る。その結果、量子化の誤差は、通路２１６からのデジ
タル出力信号から再生された帰還アナログ信号に導入さ
れる。しかし、ＤＡＣ２１８は熱ノイズ、ちらつきノイ
ズおよび調波ひずみのような非量子化の誤差を加えるこ
とがある。
【００１２】図５は、図２の回路の順伝達関数のｄＢ対
周波数ｆの形をした、信号の伝達関数または利得のプロ
ット３１０を示す。図２の回路の順伝達関数は、そのｚ
−変形Ｈｘ（Ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）、および置換Ｚ
＝ｅ-j2πf/feによって説明されるが、これは周波数伝
達関数Ｈｘ（ｆ）を得るのに用いられ、この場合ｆeは
図１の変調器１０２を駆動するサンプリング・クロック
のサンプル周波数である。図５の伝達関数Ｈｘ（ｆ）の
二乗の大きさは、図１および図２の入力導体２００とデ
ータ出力１０６との間に定められる。最大信号周波数ｆ
bまでの信号成分に関するプロット３１０によって表わ
されるＨｘ（ｆ）の利得は、ほぼ１（０ｄＢ）である。
周波数ｆbは入力アナログ信号の帯域幅を表わすが、こ
の場合その最高周波数でもある。
周波数ｆの形をした、信号の伝達関数または利得のプロ
ット３１０を示す。図２の回路の順伝達関数は、そのｚ
−変形Ｈｘ（Ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）、および置換Ｚ
＝ｅ-j2πf/feによって説明されるが、これは周波数伝
達関数Ｈｘ（ｆ）を得るのに用いられ、この場合ｆeは
図１の変調器１０２を駆動するサンプリング・クロック
のサンプル周波数である。図５の伝達関数Ｈｘ（ｆ）の
二乗の大きさは、図１および図２の入力導体２００とデ
ータ出力１０６との間に定められる。最大信号周波数ｆ
bまでの信号成分に関するプロット３１０によって表わ
されるＨｘ（ｆ）の利得は、ほぼ１（０ｄＢ）である。
周波数ｆbは入力アナログ信号の帯域幅を表わすが、こ
の場合その最高周波数でもある。
【００１３】図６は、図２の回路のｄＢ対周波数ｆにお
ける順ノイズ伝達関数または利得のプロット３１２を示
す。量子化ノイズｅ（ｎ）、および図２のＡＤＣ２１０
に加えられて、信号通路１０６と２１６に現れるすべて
の他の誤差項は、入力口２１３で図２のＡＤＣ２１０に
入るものと思われる。これらの追加のノイズ項は、ノイ
ズ項を信号に加える仮想加算回路２１１に効果的に加え
られる。順ノイズ伝達関数は入力口２１３と出力口１０
６との間にあり、またＨｅ（Ｚ）＝Ｙ（Ｚ）／Ｅ（Ｚ）
として定められるが、この場合Ｅ（Ｚ）はｅ（ｎ）のＺ
−変換である。周波数順ノイズを得るために、Ｚ−変換
からの伝達関数は上述の同じ置換Ｚ＝ｅ-j2πf/feによ
ってＺ−変換順ノイズ伝達関数Ｈｅ（Ｚ）を作る。図５
の伝達関数Ｈｘ（ｆ）および図６のＨｅ（ｆ）は、ｅ
（ｎ）がｘ（ｎ）とは異なる場所で図２の回路に入るの
で相互に異なる。図６のプロット３１２によって表わさ
れる通り、Ｈｅ（ｆ）の利得は、周波数ｆcまでのノイ
ズ成分で１より小であり、したがってｄＢで表わす負の
利得を持つ。ノイズはゼロＨｚから周波数ｆbまでのよ
り大きな量だけ減衰または減少される。ゼロＨｚとｆb
との間の信号に関するノイズの負利得（または減衰）
は、図１のアナログ・デジタル変換器の出力において、
信号対量子化器のノイズ比（ＳＮＲ）を増大させる。図
６のＨｅ（ｆ）のノイズ利得３１２は、ｆbでのそのレ
ベルから遮断周波数ｆcでの０ｄＢまで増加するが、こ
の場合ｆc＞ｆbおよびｆc＜ｆe／２である。ｆcより大
でかつｆe／２より小（図２のＡＤＣ２１０に用いられ
るサンプル速度の1/2）の周波数での図６のノイズ３１
２は、０ｄＢより大きなレベルまで上昇する。ノイズ利
得が０ｄＢを越える量は、Ｇ（Ｚ）のポールとゼロの場
所に左右される。
ける順ノイズ伝達関数または利得のプロット３１２を示
す。量子化ノイズｅ（ｎ）、および図２のＡＤＣ２１０
に加えられて、信号通路１０６と２１６に現れるすべて
の他の誤差項は、入力口２１３で図２のＡＤＣ２１０に
入るものと思われる。これらの追加のノイズ項は、ノイ
ズ項を信号に加える仮想加算回路２１１に効果的に加え
られる。順ノイズ伝達関数は入力口２１３と出力口１０
６との間にあり、またＨｅ（Ｚ）＝Ｙ（Ｚ）／Ｅ（Ｚ）
として定められるが、この場合Ｅ（Ｚ）はｅ（ｎ）のＺ
−変換である。周波数順ノイズを得るために、Ｚ−変換
からの伝達関数は上述の同じ置換Ｚ＝ｅ-j2πf/feによ
ってＺ−変換順ノイズ伝達関数Ｈｅ（Ｚ）を作る。図５
の伝達関数Ｈｘ（ｆ）および図６のＨｅ（ｆ）は、ｅ
（ｎ）がｘ（ｎ）とは異なる場所で図２の回路に入るの
で相互に異なる。図６のプロット３１２によって表わさ
れる通り、Ｈｅ（ｆ）の利得は、周波数ｆcまでのノイ
ズ成分で１より小であり、したがってｄＢで表わす負の
利得を持つ。ノイズはゼロＨｚから周波数ｆbまでのよ
り大きな量だけ減衰または減少される。ゼロＨｚとｆb
との間の信号に関するノイズの負利得（または減衰）
は、図１のアナログ・デジタル変換器の出力において、
信号対量子化器のノイズ比（ＳＮＲ）を増大させる。図
６のＨｅ（ｆ）のノイズ利得３１２は、ｆbでのそのレ
ベルから遮断周波数ｆcでの０ｄＢまで増加するが、こ
の場合ｆc＞ｆbおよびｆc＜ｆe／２である。ｆcより大
でかつｆe／２より小（図２のＡＤＣ２１０に用いられ
るサンプル速度の1/2）の周波数での図６のノイズ３１
２は、０ｄＢより大きなレベルまで上昇する。ノイズ利
得が０ｄＢを越える量は、Ｇ（Ｚ）のポールとゼロの場
所に左右される。
【００１４】図１の１０進化低域フィルタ１０８の周波
数レスポンスは、図７のプロット３１４によって示され
る。ゼロＨｚとｆbとの間で、このフィルタは０ｄＢの
平均利得ですべての成分を通過させる。周波数ｆb以上
では、利得はフロアに向かって徐々に減少し（信号が減
衰する）、また利得は最大ｆe／２までフロア近くにと
どまる。ｆb以上の周波数での減衰は、量子化ノイズ成
分を抑制する。図１のアナログ・デジタル変換器の分解
能を改善するに要する減衰の量は、ゼロＨｚとｆbとの
間、およびｆbとｆe／２との間にある量子化器ノイズの
相対量によって求められる。図１の１０進フィルタ１０
８は、ゼロＨｚとｆbとの間のレベルより低いｆbとｆe
／２との間の量子化器ノイズ・スペクトル・レベルを示
す。
数レスポンスは、図７のプロット３１４によって示され
る。ゼロＨｚとｆbとの間で、このフィルタは０ｄＢの
平均利得ですべての成分を通過させる。周波数ｆb以上
では、利得はフロアに向かって徐々に減少し（信号が減
衰する）、また利得は最大ｆe／２までフロア近くにと
どまる。ｆb以上の周波数での減衰は、量子化ノイズ成
分を抑制する。図１のアナログ・デジタル変換器の分解
能を改善するに要する減衰の量は、ゼロＨｚとｆbとの
間、およびｆbとｆe／２との間にある量子化器ノイズの
相対量によって求められる。図１の１０進フィルタ１０
８は、ゼロＨｚとｆbとの間のレベルより低いｆbとｆe
／２との間の量子化器ノイズ・スペクトル・レベルを示
す。
【００１５】図８は、ライン・スペクトル３１６とし
て、ゼロＨｚとｆbとの間にあるノイズのないアナログ
入力信号を表わす。ノイズが入力信号にあるならば、在
来のノイズ・スペクトルがライン・スペクトルと組合わ
される。アナログ信号入力は、ゼロＨｚとｆbとの間の
スペクトル成分の範囲を含むことがある。
て、ゼロＨｚとｆbとの間にあるノイズのないアナログ
入力信号を表わす。ノイズが入力信号にあるならば、在
来のノイズ・スペクトルがライン・スペクトルと組合わ
される。アナログ信号入力は、ゼロＨｚとｆbとの間の
スペクトル成分の範囲を含むことがある。
【００１６】図９は、ノイズ入力信号ｅ（ｎ）の電力ス
ペクトルを図２のＡＤＣ２１０に対するプロット３１８
として示す。図示する通り、ノイズ信号は一定の強度Ｎ
ｅを有する。任意なサンプル速度でのノイズ・レベル
は、サンプル速度の1/2で分割された全ＡＤＣノイズに
より求められる。
ペクトルを図２のＡＤＣ２１０に対するプロット３１８
として示す。図示する通り、ノイズ信号は一定の強度Ｎ
ｅを有する。任意なサンプル速度でのノイズ・レベル
は、サンプル速度の1/2で分割された全ＡＤＣノイズに
より求められる。
【００１７】図２の出力データ通路１０６に現れる出力
信号ｙ（ｎ）のスペクトルは、図１０のプロット３２０
と３２２によって表される。図１０のプロット３２０の
スペクトル強度は、図６のノイズ伝達関数３１２で乗算
された図９のノイズ電力スペクトル３１８の積を表わ
す。図１０のプロット３２２は、図５の信号伝達関数３
１０で乗算された図８の信号スペクトル３１６を表す。
図１０のプロット３２０と３２２で表されるスペクトル
は、図１の１０進化フィルタ１０８の低域または帯域フ
ィルタ１０９によって変更され、伝達関数は図７のプロ
ット３１４で表されて、それぞれ図１１の４１６および
４２０として詳しく示されるスペクトルを作る。図１１
のスペクトル４１６と４２０で表わされる信号は、図１
の信号通路１１１に現れる。図１１において、フィルタ
された信号スペクトルは、図１０のプロット３２２のも
のに対して事実上非減衰であるが、プロット４２０で表
わされるノイズ成分は事実上、最大ｆe／２までの全帯
域にわたる図１０のプロット３２０で表わされるノイズ
成分との比較によって減衰される。
信号ｙ（ｎ）のスペクトルは、図１０のプロット３２０
と３２２によって表される。図１０のプロット３２０の
スペクトル強度は、図６のノイズ伝達関数３１２で乗算
された図９のノイズ電力スペクトル３１８の積を表わ
す。図１０のプロット３２２は、図５の信号伝達関数３
１０で乗算された図８の信号スペクトル３１６を表す。
図１０のプロット３２０と３２２で表されるスペクトル
は、図１の１０進化フィルタ１０８の低域または帯域フ
ィルタ１０９によって変更され、伝達関数は図７のプロ
ット３１４で表されて、それぞれ図１１の４１６および
４２０として詳しく示されるスペクトルを作る。図１１
のスペクトル４１６と４２０で表わされる信号は、図１
の信号通路１１１に現れる。図１１において、フィルタ
された信号スペクトルは、図１０のプロット３２２のも
のに対して事実上非減衰であるが、プロット４２０で表
わされるノイズ成分は事実上、最大ｆe／２までの全帯
域にわたる図１０のプロット３２０で表わされるノイズ
成分との比較によって減衰される。
【００１８】図１２において、ラインのいくつかが４２
２で表わされる反復信号ライン・スペクトルは（原則と
して）無限大に延びる。反復ノイズ・スペクトルのプロ
ット４２４も無限大に延びる。スペクトル４２２と４２
４は、図１のアナログ・デジタル変換システムの通路１
１０にある１０進化フィルタ１０８の出力を表わすが、
その変換システムは図１１のスペクトルに対応するフィ
ルタ済の信号を普通２ｆbのような低い割合までダウン
サンプルすることによって得られる。スペクトル４２２
と４２４は高精度であり、また図１の低域フロイルタ１
０９の挿入された出力に対して減少されたサンプル速度
である。減少されたサンプル速度または１０進化は、ｒ
o＝ｆe／ｆsの増分で選択された挿入サンプルを表わす
データ流を形成することによって達成されるが、この場
合ｒoは最も一般的に、整数値の過サンプリング比であ
る。ｆbとｆe／２との間の減少されたノイズ成分は、１
０進化の結果としてこのスペクトルのゼロＨｚとｆbと
の間の成分とも呼ばれる。全Ｓ／Ｎ比ＳＮＲは、プロッ
ト４２２によって表わされる全信号電力と、プロット４
２４によって表わされる全ノイズ電力との比である。こ
の形で求められたＳＮＲは、図８の信号３１６のノイズ
と図９のノイズ３１８との比較によって改善される。
２で表わされる反復信号ライン・スペクトルは（原則と
して）無限大に延びる。反復ノイズ・スペクトルのプロ
ット４２４も無限大に延びる。スペクトル４２２と４２
４は、図１のアナログ・デジタル変換システムの通路１
１０にある１０進化フィルタ１０８の出力を表わすが、
その変換システムは図１１のスペクトルに対応するフィ
ルタ済の信号を普通２ｆbのような低い割合までダウン
サンプルすることによって得られる。スペクトル４２２
と４２４は高精度であり、また図１の低域フロイルタ１
０９の挿入された出力に対して減少されたサンプル速度
である。減少されたサンプル速度または１０進化は、ｒ
o＝ｆe／ｆsの増分で選択された挿入サンプルを表わす
データ流を形成することによって達成されるが、この場
合ｒoは最も一般的に、整数値の過サンプリング比であ
る。ｆbとｆe／２との間の減少されたノイズ成分は、１
０進化の結果としてこのスペクトルのゼロＨｚとｆbと
の間の成分とも呼ばれる。全Ｓ／Ｎ比ＳＮＲは、プロッ
ト４２２によって表わされる全信号電力と、プロット４
２４によって表わされる全ノイズ電力との比である。こ
の形で求められたＳＮＲは、図８の信号３１６のノイズ
と図９のノイズ３１８との比較によって改善される。
【００１９】信号およびノイズ成分を含む図１の従来技
術の変換器１０６の出力におけるＡＤＭ総出力ｙ（ｎ）
は、そのＺ変換 Ｙ(Ｚ) ＝ Ｈx(Ｚ)Ｘ(Ｚ) ＋ Ｈe(Ｚ)Ｅ(Ｚ) （１） によって与えられる。
術の変換器１０６の出力におけるＡＤＭ総出力ｙ（ｎ）
は、そのＺ変換 Ｙ(Ｚ) ＝ Ｈx(Ｚ)Ｘ(Ｚ) ＋ Ｈe(Ｚ)Ｅ(Ｚ) （１） によって与えられる。
【００２０】Ｙ(z) は図１のデジタル１０進化フィルタ
１０８によってろ過される。ＨD(z)によって表わされる
デジタル１０進化フィルタ１０８の順伝達関数は、図１
２のプロット４２４によって表わされる減衰したノイズ
よりも小であることが望ましいデジタル・フィルタ算術
（円形化および先端切り化）ノイズを持つデジタル低域
フィルタ関数であり、その結果理想の１０進化フィルタ
で得られる減衰ノイズに関する減衰ノイズが増加されて
いない。この条件は有限インパルス・レスポンス（ＦＩ
Ｒ）フィルタによる従来技術で満足することができ、そ
れは５０と１５０との間のタップ重みまたは係数を持
ち、各重みは、ビットで測定された望ましい出力分解能
に先端切りされた有限精度である。ＦＩＲフィルタは、
入力ＡＤＭ信号サンプルを係数に乗じて積を作るが、こ
の積はフィルタされた結果を作るために加算される。積
の和は、先端切りを追加せずに実行される。次に、最終
出力はビット、プラス２個の追加ビットの所望分解能に
先端切りされる。改善された分解能ｕ(n）を持つフィル
タ出力は、そのＺ変換 によって与えられる。
１０８によってろ過される。ＨD(z)によって表わされる
デジタル１０進化フィルタ１０８の順伝達関数は、図１
２のプロット４２４によって表わされる減衰したノイズ
よりも小であることが望ましいデジタル・フィルタ算術
（円形化および先端切り化）ノイズを持つデジタル低域
フィルタ関数であり、その結果理想の１０進化フィルタ
で得られる減衰ノイズに関する減衰ノイズが増加されて
いない。この条件は有限インパルス・レスポンス（ＦＩ
Ｒ）フィルタによる従来技術で満足することができ、そ
れは５０と１５０との間のタップ重みまたは係数を持
ち、各重みは、ビットで測定された望ましい出力分解能
に先端切りされた有限精度である。ＦＩＲフィルタは、
入力ＡＤＭ信号サンプルを係数に乗じて積を作るが、こ
の積はフィルタされた結果を作るために加算される。積
の和は、先端切りを追加せずに実行される。次に、最終
出力はビット、プラス２個の追加ビットの所望分解能に
先端切りされる。改善された分解能ｕ(n）を持つフィル
タ出力は、そのＺ変換 によって与えられる。
【００２１】サンプルされた時間において、領域ｕ(n)
＝ｘ0(n)＋ε0(n)であり、この場合ｘ0(n)は出力信号、
ε0(n)は出力ノイズであるので、ｕ(n)は図１の通路１
１１に現れる信号を表わす。ｘ0(n)とｘ（n)の大きさは
ほぼ等しいが、ｅ0(n)の大きさはｅ(n)の大きさよりも
はるかに小である。したがって、出力のＳＮＲは入力信
号及び入力ＡＤＣノイズのＳＮＲに関して増加される。
通路１１０にある図１のアナログ・デジタル変換器の減
少されたサンプル速度出力ｗ(n)は、
＝ｘ0(n)＋ε0(n)であり、この場合ｘ0(n)は出力信号、
ε0(n)は出力ノイズであるので、ｕ(n)は図１の通路１
１１に現れる信号を表わす。ｘ0(n)とｘ（n)の大きさは
ほぼ等しいが、ｅ0(n)の大きさはｅ(n)の大きさよりも
はるかに小である。したがって、出力のＳＮＲは入力信
号及び入力ＡＤＣノイズのＳＮＲに関して増加される。
通路１１０にある図１のアナログ・デジタル変換器の減
少されたサンプル速度出力ｗ(n)は、
【００２２】
【数１】 によって与えられ、また図１のデシメータ１１３によっ
て実行される。例えば、ｆe＝１００ＭＨｚ、ｆb＝５０
０ｋＨｚは、正規の周期形式で１００サンプルごとから
１個のサンプルを選択することになる。
て実行される。例えば、ｆe＝１００ＭＨｚ、ｆb＝５０
０ｋＨｚは、正規の周期形式で１００サンプルごとから
１個のサンプルを選択することになる。
【００２３】伝達関数Ｇ(z)を有する図２の積算または
累積増幅器は、
累積増幅器は、
【００２４】
【数２】 によって明確に説明される。
【００２５】式（４）に示されたようなＧ(z)は、単位
サンプルだけ遅延されたω＝０および｜ｚ｜＝１でポー
ルを定める。信号およびノイズ順伝達関数Ｈx(z)および
Ｈe(z)はそれぞれ、 Ｈx(z) ＝ ｚ-1 Ｈe(z) ＝ （１−ｚ-1）ｚ-1 （５） によって与えられ、したがって周波数の関数としての信
号およびノイズの伝達関数の大きさは、代入ｚ＝ｅ２π
ｆ／ｆe によって与えられ、その結果
サンプルだけ遅延されたω＝０および｜ｚ｜＝１でポー
ルを定める。信号およびノイズ順伝達関数Ｈx(z)および
Ｈe(z)はそれぞれ、 Ｈx(z) ＝ ｚ-1 Ｈe(z) ＝ （１−ｚ-1）ｚ-1 （５） によって与えられ、したがって周波数の関数としての信
号およびノイズの伝達関数の大きさは、代入ｚ＝ｅ２π
ｆ／ｆe によって与えられ、その結果
【００２６】
【数３】 となる。
【００２７】従って、図３のアキュムレータ構造を用い
る図２の回路は、ゼロＨｚ（ＤＣ）でノイズに加えられ
たナル（ゼロ）と共に、信号に加えられた遅延により定
められる信号およびノイズ・レスポンスを生じる。
る図２の回路は、ゼロＨｚ（ＤＣ）でノイズに加えられ
たナル（ゼロ）と共に、信号に加えられた遅延により定
められる信号およびノイズ・レスポンスを生じる。
【００２８】図２および図３の原理に似た原理に基づく
構成は、１９９０年３月発行のＩＥＥＥトランザクショ
ン・オン・サーキッツ・アンドシステムズの第３７巻、
第３号の第３０９−３１８頁に記載されたチャオ（ｃｈ
ａｏ）らによる「Ａ／Ｄ変換器をオーバーサンプルする
ための補間変調器に関する高度の技術」（"A HigherOrd
er Topology for Interpolative Modulators for Overs
ampling A/D Converters"）という記事の中で説明され
ており、そこでは、図２の１個の積算器は、カスケード
の各段からタップされた帰還およびフィードフォワード
網を用いて、積算器の多段カスケードに置き替えられて
いる。積算器の多段カスケードの使用により、ノイズ伝
達関数および信号伝達関数のポールとゼロに関する場所
の選択の可能性が一段と大きくなる。この選択の増大
は、ポールとゼロの存在と同じ調節パラメータを供給す
るフィードフォワード係数とフィードバック係数の結果
である。積算器の多段カスケードは未決定の問題を除
き、Ｚ−面の任意な場所または場所の組でノイズ形成フ
ィルタのポールとゼロを置くのに必要な自由度を持つと
いわれる。
構成は、１９９０年３月発行のＩＥＥＥトランザクショ
ン・オン・サーキッツ・アンドシステムズの第３７巻、
第３号の第３０９−３１８頁に記載されたチャオ（ｃｈ
ａｏ）らによる「Ａ／Ｄ変換器をオーバーサンプルする
ための補間変調器に関する高度の技術」（"A HigherOrd
er Topology for Interpolative Modulators for Overs
ampling A/D Converters"）という記事の中で説明され
ており、そこでは、図２の１個の積算器は、カスケード
の各段からタップされた帰還およびフィードフォワード
網を用いて、積算器の多段カスケードに置き替えられて
いる。積算器の多段カスケードの使用により、ノイズ伝
達関数および信号伝達関数のポールとゼロに関する場所
の選択の可能性が一段と大きくなる。この選択の増大
は、ポールとゼロの存在と同じ調節パラメータを供給す
るフィードフォワード係数とフィードバック係数の結果
である。積算器の多段カスケードは未決定の問題を除
き、Ｚ−面の任意な場所または場所の組でノイズ形成フ
ィルタのポールとゼロを置くのに必要な自由度を持つと
いわれる。
【００２９】図１３は、従来技術のＮ次ΣΔ変調器５０
０の簡易ブロック図であり、ノイズ形成フィルタ５０４
は前述のチャオらの記事に説明された通り、それぞれフ
ィードフォワードおよびフィードバックの両係数を提供
する。図１３において、図１と図２の素子に対応する素
子は、同様な参照数字で表わされる。サンプルされた帯
域制限のアナログ入力信号Ｘ（z)は、通路１００を通っ
て加算回路２０２に加えられるが、この回路はもう１つ
の加算回路５３２と概念的に共働して、５３０で表わさ
れる多入力加算回路を形成する。加算回路５３０は、信
号通路２０６に現れる出力信号のアナログ・レプリカ
と、信号通路１００に現れるアナログ入力信号との差を
とって、その差信号をもう１つの加算回路５４６により
作られた信号に加え、信号通路５３１0からループ・ノ
イズ形成フィルタ５０４に加えられるアナログ誤差また
は訂正信号を作る。ループ・フィルタ５０４の中で、通
路５３１0に現れる信号は、積算器５３８1に加えられ、
また加重乗算器または増幅器（Ａ0）５４０の入力口に
加えられる。加重増幅器５４０0は、係数または重みＡ0
によって信号の重み付けを行い、それを加算回路５４４
の非反転入力口に加える。積算器５３８1は、信号を積
分し、または信号を正しく蓄積して、通路５３１1に、
より蓄積された信号を積分／蓄積器５３８2に加え、ま
たそれぞれ重みＡ1とＢ1とによって重み付けを行うため
に加重増幅器５４０1と５４２1の入力に加える。加重信
号は、加重増幅器５４０1と５４２1から、それぞれ加算
回路５４４と５４６の非反転入力口に加えられる。同様
に、積算／蓄積器５３８2はその入力信号を蓄積して、
信号通路５３１2により蓄積された信号をもう１つの積
算／蓄積器のカスケードのもう１つの積算／蓄積器（図
示されていない）に加え、また重みＡ2とＢ2によってそ
れぞれ乗算のために加重増幅器５４０2と５４１2の入力
口にも加え、そしてそのように加重された信号はそれぞ
れ加算回路５４４と５４６の非反転入力口に加えられ
る。図１３の第ｎ番目の積分／蓄積器５３８Nは、そこ
に加えられた信号を蓄積して、信号通路５３１Nによ
り、合成蓄積信号を重みＡNとＢNによってそれぞれ乗算
するために、加重増幅器５４０Nと５４２Nの入力に加
え、またそのように加重された信号は加算回路５４４と
５４６のＮ番目の入力にそれぞれ加えられる。加算回路
５４６により作られた和信号は、帰還信号として加えら
れるが、この信号は加算回路５３０の入力口５３６に対
して正負いずれでもよい。加算回路５４４により作られ
た和信号は、修正された誤差信号であり、この信号はＡ
ＤＣ２１０に加えられて、信号通路１０６に所望のＰＤ
ＭまたはＡＤＭ信号を作る。図２の配列のように、ＤＡ
Ｃ２１８はＰＤＭ信号のアナログ・レプリカを作る。
０の簡易ブロック図であり、ノイズ形成フィルタ５０４
は前述のチャオらの記事に説明された通り、それぞれフ
ィードフォワードおよびフィードバックの両係数を提供
する。図１３において、図１と図２の素子に対応する素
子は、同様な参照数字で表わされる。サンプルされた帯
域制限のアナログ入力信号Ｘ（z)は、通路１００を通っ
て加算回路２０２に加えられるが、この回路はもう１つ
の加算回路５３２と概念的に共働して、５３０で表わさ
れる多入力加算回路を形成する。加算回路５３０は、信
号通路２０６に現れる出力信号のアナログ・レプリカ
と、信号通路１００に現れるアナログ入力信号との差を
とって、その差信号をもう１つの加算回路５４６により
作られた信号に加え、信号通路５３１0からループ・ノ
イズ形成フィルタ５０４に加えられるアナログ誤差また
は訂正信号を作る。ループ・フィルタ５０４の中で、通
路５３１0に現れる信号は、積算器５３８1に加えられ、
また加重乗算器または増幅器（Ａ0）５４０の入力口に
加えられる。加重増幅器５４０0は、係数または重みＡ0
によって信号の重み付けを行い、それを加算回路５４４
の非反転入力口に加える。積算器５３８1は、信号を積
分し、または信号を正しく蓄積して、通路５３１1に、
より蓄積された信号を積分／蓄積器５３８2に加え、ま
たそれぞれ重みＡ1とＢ1とによって重み付けを行うため
に加重増幅器５４０1と５４２1の入力に加える。加重信
号は、加重増幅器５４０1と５４２1から、それぞれ加算
回路５４４と５４６の非反転入力口に加えられる。同様
に、積算／蓄積器５３８2はその入力信号を蓄積して、
信号通路５３１2により蓄積された信号をもう１つの積
算／蓄積器のカスケードのもう１つの積算／蓄積器（図
示されていない）に加え、また重みＡ2とＢ2によってそ
れぞれ乗算のために加重増幅器５４０2と５４１2の入力
口にも加え、そしてそのように加重された信号はそれぞ
れ加算回路５４４と５４６の非反転入力口に加えられ
る。図１３の第ｎ番目の積分／蓄積器５３８Nは、そこ
に加えられた信号を蓄積して、信号通路５３１Nによ
り、合成蓄積信号を重みＡNとＢNによってそれぞれ乗算
するために、加重増幅器５４０Nと５４２Nの入力に加
え、またそのように加重された信号は加算回路５４４と
５４６のＮ番目の入力にそれぞれ加えられる。加算回路
５４６により作られた和信号は、帰還信号として加えら
れるが、この信号は加算回路５３０の入力口５３６に対
して正負いずれでもよい。加算回路５４４により作られ
た和信号は、修正された誤差信号であり、この信号はＡ
ＤＣ２１０に加えられて、信号通路１０６に所望のＰＤ
ＭまたはＡＤＭ信号を作る。図２の配列のように、ＤＡ
Ｃ２１８はＰＤＭ信号のアナログ・レプリカを作る。
【００３０】図１４は、上記のチャオらが定められたよ
うな加重によって図１３の配列で得られたＺ−面内のノ
イズ伝達関数のポールとゼロ・プロットを示す。図１４
のＺ−面では、単位円４５０はゼロＨｚで正の実
（Ｒe）軸と交わる。×は、図１３の構成により作られ
た複数の各ポールの場所を識別し、また「０」はゼロの
場所を示す。所望のポール場所は、帰還係数がゼロであ
る初期の仮定によってフィードフォワード係数のみで定
められる。所望場所にゼロを置くための帰還係数の変形
は、矢印の尾部での所望位置から、矢印の頭部の実際位
置まで、破線矢印により表わされるポール場所の動きを
生じ、その結果実際のポール場所に誤差を生じる。この
影響が少ないのは、過サンプリング比が３０より大であ
るときだが、より低い過サンプリング比では無視できな
い。これは、後者の場合にノイズ形成ポールの配置にお
ける大きな誤差につながる。これは下記の１つまたはそ
れ以上、すなわちノイズ減衰の減少、高オフセット周波
数円形ノイズの増幅過度および不安定につながる。これ
は、シグマ・デルタＡ／Ｄシステムの有用な効果的サン
プル速度を制限する。図１５は、上述の設計工程に用い
る図１３の配列でＺ−面のゼロ・プロットおよび信号伝
達関数ポールにおける同様の効果を示す。この同じポー
ル選択の誤差は、この場合に生じる。ゼロの場所は、こ
の伝達関数のフィードフォワード係数によって求めら
れ、所望のポール場所によって完全に求められる。
うな加重によって図１３の配列で得られたＺ−面内のノ
イズ伝達関数のポールとゼロ・プロットを示す。図１４
のＺ−面では、単位円４５０はゼロＨｚで正の実
（Ｒe）軸と交わる。×は、図１３の構成により作られ
た複数の各ポールの場所を識別し、また「０」はゼロの
場所を示す。所望のポール場所は、帰還係数がゼロであ
る初期の仮定によってフィードフォワード係数のみで定
められる。所望場所にゼロを置くための帰還係数の変形
は、矢印の尾部での所望位置から、矢印の頭部の実際位
置まで、破線矢印により表わされるポール場所の動きを
生じ、その結果実際のポール場所に誤差を生じる。この
影響が少ないのは、過サンプリング比が３０より大であ
るときだが、より低い過サンプリング比では無視できな
い。これは、後者の場合にノイズ形成ポールの配置にお
ける大きな誤差につながる。これは下記の１つまたはそ
れ以上、すなわちノイズ減衰の減少、高オフセット周波
数円形ノイズの増幅過度および不安定につながる。これ
は、シグマ・デルタＡ／Ｄシステムの有用な効果的サン
プル速度を制限する。図１５は、上述の設計工程に用い
る図１３の配列でＺ−面のゼロ・プロットおよび信号伝
達関数ポールにおける同様の効果を示す。この同じポー
ル選択の誤差は、この場合に生じる。ゼロの場所は、こ
の伝達関数のフィードフォワード係数によって求めら
れ、所望のポール場所によって完全に求められる。
【００３１】図１３の従来技術の多段変調器配列は、い
ろいろな場所で複数のポールとゼロを供給することによ
って全ベース・バンド量子化ノイズを抑制し、したがっ
て単段変調器よりも与えられた帯域幅にわたって多くの
選択能力が与えられる。
ろいろな場所で複数のポールとゼロを供給することによ
って全ベース・バンド量子化ノイズを抑制し、したがっ
て単段変調器よりも与えられた帯域幅にわたって多くの
選択能力が与えられる。
【００３２】高速高精度Ａ／Ｄ変換の問題に適用された
とき、図１３の構造のような積分器のカスケード構造に
関して２つの大きな制限が生じる。第１の問題はビルデ
ィングブロックとして積分器を利用する伝統的な方法に
関する。積分器は全体として、図４に示される回路に基
づき、または回路に同等な、スイッチ式コンデンサ積分
器や累積増幅器として作動される。有限の利得帯域幅
積、スルーイング並びに他の線形および非線形の誤差
は、スイッチ式コンデンサ積分器がクロックされる有用
な速度を制限する。典型的な例としては、そのことによ
って、変調器のサンプル速度が、１００ＭＨｚの演算増
幅器の利得−帯域幅積についてｆe＝５ＭＨｚ以下に制
限される。この制限は、図４の回路のサンプリングおよ
び蓄積コンデンサの充電に必要な駆動電流の結果であ
る。図１３の配列の累積積算器は、スイッチ式コンデン
サ回路として作動したときに、オーディオおよび制御回
路適用に適した速度を有するが、この速度はレーダ信号
処理、高精度テレビ、および高速度通信システムのよう
な適用には不十分である。
とき、図１３の構造のような積分器のカスケード構造に
関して２つの大きな制限が生じる。第１の問題はビルデ
ィングブロックとして積分器を利用する伝統的な方法に
関する。積分器は全体として、図４に示される回路に基
づき、または回路に同等な、スイッチ式コンデンサ積分
器や累積増幅器として作動される。有限の利得帯域幅
積、スルーイング並びに他の線形および非線形の誤差
は、スイッチ式コンデンサ積分器がクロックされる有用
な速度を制限する。典型的な例としては、そのことによ
って、変調器のサンプル速度が、１００ＭＨｚの演算増
幅器の利得−帯域幅積についてｆe＝５ＭＨｚ以下に制
限される。この制限は、図４の回路のサンプリングおよ
び蓄積コンデンサの充電に必要な駆動電流の結果であ
る。図１３の配列の累積積算器は、スイッチ式コンデン
サ回路として作動したときに、オーディオおよび制御回
路適用に適した速度を有するが、この速度はレーダ信号
処理、高精度テレビ、および高速度通信システムのよう
な適用には不十分である。
【００３３】第２の問題または制限は、積算回路のカス
ケードの係数を得る方法に関する。図１３の構成のよう
な構造物は、係数のセッティングによって課せられる制
限を持つ。そのような回路では、信号伝達関数Ｈx(z)お
よびノイズ伝達関数Ｈe(z)は、下記
ケードの係数を得る方法に関する。図１３の構成のよう
な構造物は、係数のセッティングによって課せられる制
限を持つ。そのような回路では、信号伝達関数Ｈx(z)お
よびノイズ伝達関数Ｈe(z)は、下記
【００３４】
【数４】
【００３５】
【数５】 によって定義される。
【００３６】同じ程度の望ましいノイズ形成フィルタＨ
D(z)を介して、図の加重増幅器４４０と４４２について
の加重ＡiとＢiとの選択は、上記の式における種々の多
項式の存在により複雑になる。解は、第１セッティング
Ｂi＝０により得られ、またプロトタイプ・フィルタＨD
(z)の分母の多項式とＨe(z)の拡大形との間の同様な項
を等しくすることにより、簡易多項式でＡi(S)を解くこ
とによって得られる。これが行われてから、重みＢiは
ＨD(z)とＨe(z)の計算器多項式の同様な項を等しくする
ことによって得られる。計算器は、Ｂiを用いる調節多
項式に加えられたＤＣでＮ次のポールから構成される。
Ｂi係数の大きさは、そのポールのオフセット周波数の
大きさに比例する。範囲ｒ0＞５０における大きな過サ
ンプリング速度では、周波数は２ｆb<<ｆeによって関連
づけられ、その結果Ｂi<<Ａiとなる。説明された設計工
程は、信号およびノイズ形成伝達関数のポール場所につ
いて近似のセッティングのみを生じ、これによって使用
可能なシステムが得られるが、これは最適とはいえな
い。
D(z)を介して、図の加重増幅器４４０と４４２について
の加重ＡiとＢiとの選択は、上記の式における種々の多
項式の存在により複雑になる。解は、第１セッティング
Ｂi＝０により得られ、またプロトタイプ・フィルタＨD
(z)の分母の多項式とＨe(z)の拡大形との間の同様な項
を等しくすることにより、簡易多項式でＡi(S)を解くこ
とによって得られる。これが行われてから、重みＢiは
ＨD(z)とＨe(z)の計算器多項式の同様な項を等しくする
ことによって得られる。計算器は、Ｂiを用いる調節多
項式に加えられたＤＣでＮ次のポールから構成される。
Ｂi係数の大きさは、そのポールのオフセット周波数の
大きさに比例する。範囲ｒ0＞５０における大きな過サ
ンプリング速度では、周波数は２ｆb<<ｆeによって関連
づけられ、その結果Ｂi<<Ａiとなる。説明された設計工
程は、信号およびノイズ形成伝達関数のポール場所につ
いて近似のセッティングのみを生じ、これによって使用
可能なシステムが得られるが、これは最適とはいえな
い。
【００３７】実際のサンプリング速度に近い有効なサン
プル速度を有することが望ましい。ｒ0＜５０の範囲内
で積算器のカスケード構造が小さいオーバーサンプリン
グ比について設計するとき、所要重みＢiの値がｒ0＞５
０の場合より大きいのは、変調器サンプル速度に関する
広いスペクトル領域にわたってゼロが置かれるからであ
る。これは、両伝達関数のポールの配置に大きな誤差を
生じて、フィルタ設計の最適性とその安定性の両方に影
響を及ぼす。ＳＮＲ改善と循環されるハイ・パス・ノイ
ズ電力の増加の両方が低下される。後者は変調器ループ
に使用されるＡＤＣとＤＡＣのダイナミック・レンジに
よる抱束を生じることがある。しかし、最も重要なこと
は、増加した循環高域ノイズ電力が安定性に影響を及ぼ
すことであるが、その理由はそれらの設計された場所か
らのポールの偏差が制御されないことである。この偏差
は、Ｚ−面にあるユニット円形の外側にある実際のポー
ル場所を生じる傾向があり、それによって不安定性を生
じる傾向がある。ノイズ形成フィルタ・ポールの配置の
偏差は、使用できる最小のオーバーサンプリング比に影
響を及ぼし、それによって制限された速度の与えられた
実行についての最大有効デシメータ（ｄｅｃｉｍａｔｏ
ｒ）出力サンプル速度（ｆs＝２ｆb）を制限する。した
がって、１００ＭＨｚの演算増幅器の利得−帯域増幅積
により制限される変調器は、速度ｆe＝５ＭＨｚでクロ
ックされて、その高精度Ａ／Ｄ出力は小さな有効サンプ
ル速度ｆs＜１００ｋＨｚに制限される。
プル速度を有することが望ましい。ｒ0＜５０の範囲内
で積算器のカスケード構造が小さいオーバーサンプリン
グ比について設計するとき、所要重みＢiの値がｒ0＞５
０の場合より大きいのは、変調器サンプル速度に関する
広いスペクトル領域にわたってゼロが置かれるからであ
る。これは、両伝達関数のポールの配置に大きな誤差を
生じて、フィルタ設計の最適性とその安定性の両方に影
響を及ぼす。ＳＮＲ改善と循環されるハイ・パス・ノイ
ズ電力の増加の両方が低下される。後者は変調器ループ
に使用されるＡＤＣとＤＡＣのダイナミック・レンジに
よる抱束を生じることがある。しかし、最も重要なこと
は、増加した循環高域ノイズ電力が安定性に影響を及ぼ
すことであるが、その理由はそれらの設計された場所か
らのポールの偏差が制御されないことである。この偏差
は、Ｚ−面にあるユニット円形の外側にある実際のポー
ル場所を生じる傾向があり、それによって不安定性を生
じる傾向がある。ノイズ形成フィルタ・ポールの配置の
偏差は、使用できる最小のオーバーサンプリング比に影
響を及ぼし、それによって制限された速度の与えられた
実行についての最大有効デシメータ（ｄｅｃｉｍａｔｏ
ｒ）出力サンプル速度（ｆs＝２ｆb）を制限する。した
がって、１００ＭＨｚの演算増幅器の利得−帯域増幅積
により制限される変調器は、速度ｆe＝５ＭＨｚでクロ
ックされて、その高精度Ａ／Ｄ出力は小さな有効サンプ
ル速度ｆs＜１００ｋＨｚに制限される。
【００３８】改善されたΣΔアナログ・デジタル変換器
が所望される。
が所望される。
【００３９】
【発明の概要】シグマ・デルタ（ΣΔ）アナログ・デジ
タル変換器（ＡＤＣ）は、帯域制限されたアナログ信号
を受けて、そこから出力パルス強度変調（ＰＤＭ）の強
度または振幅変調（ＡＤＭ）の信号のアナログ・レプリ
カを差し引き、誤差信号を作る。誤差信号は共振器と呼
ばれるアナログ・フィルタによって処理されるが、この
フィルタは開路構造でゼロ周波数から変位された場所で
単位円上にＺ−面ポールを置き、また単位円内にゼロを
置き、それによって共振信号を作る。アナログ・デジタ
ル変換器（ＡＤＣ）は共振信号を処理して、ＰＤＭまた
はＡＤＭ信号を作る。ＡＤＣが量子化ノイズおよび他の
変換ノイズを作ることは望ましくない。デジタル・アナ
ログ変換器（ＤＡＣ）は、ＰＤＭまたはＡＤＭ信号をア
ナログ・レプリカに変換して、誤差信号の発生を助け
る。共振器を含む帰還ループは、改良された特性を有す
るＡＤＣノイズ伝達関数および信号伝達関数を示す。共
振器には、非累積遅延のカスケード、遅延信号の重み付
けを行う加重増幅器、並びに帰還及びフィードフォワー
ド通路の加重遅延信号を加算する加算器が含まれる。共
振器に加えられる改善された係数加重設計は、ポートと
ゼロの精密な制御を生じ、これは低い過サンプリング比
の性能を著しく増加させることになり、これはさらに、
与えられた変調器サンプル速度に関する改善された信号
帯域幅の能力（有効な出力サンプリング速度）を与え、
量子化ノイズを含むＡＤＣノイズの抑制を改善する。こ
の発明の特定な具体例において、共振器は繰り返される
アナログ横断線フィルタ技術で作動されるが、これは改
善された変調器速度を提供する。サンプリング速度およ
び性能は、連続時間フィルタによってスイッチ式コンデ
ンサ・フィルタを置き替えることによってさらに強めら
れる。入力および帰還段の抑制されない調波に関する性
能は、周波数のノイズ形成帯域のオフセットにより改善
される。これらの改善は、在来のシグマ・デルタ変調で
得られるものを上回る大きな帯域幅を持つ信号のサンプ
リングに関する分解能の増加につながる。さらに、直接
中間周波数（ＩＦ）サンプリングが組み込まれて、減少
された調波ひずみにつながる。
タル変換器（ＡＤＣ）は、帯域制限されたアナログ信号
を受けて、そこから出力パルス強度変調（ＰＤＭ）の強
度または振幅変調（ＡＤＭ）の信号のアナログ・レプリ
カを差し引き、誤差信号を作る。誤差信号は共振器と呼
ばれるアナログ・フィルタによって処理されるが、この
フィルタは開路構造でゼロ周波数から変位された場所で
単位円上にＺ−面ポールを置き、また単位円内にゼロを
置き、それによって共振信号を作る。アナログ・デジタ
ル変換器（ＡＤＣ）は共振信号を処理して、ＰＤＭまた
はＡＤＭ信号を作る。ＡＤＣが量子化ノイズおよび他の
変換ノイズを作ることは望ましくない。デジタル・アナ
ログ変換器（ＤＡＣ）は、ＰＤＭまたはＡＤＭ信号をア
ナログ・レプリカに変換して、誤差信号の発生を助け
る。共振器を含む帰還ループは、改良された特性を有す
るＡＤＣノイズ伝達関数および信号伝達関数を示す。共
振器には、非累積遅延のカスケード、遅延信号の重み付
けを行う加重増幅器、並びに帰還及びフィードフォワー
ド通路の加重遅延信号を加算する加算器が含まれる。共
振器に加えられる改善された係数加重設計は、ポートと
ゼロの精密な制御を生じ、これは低い過サンプリング比
の性能を著しく増加させることになり、これはさらに、
与えられた変調器サンプル速度に関する改善された信号
帯域幅の能力（有効な出力サンプリング速度）を与え、
量子化ノイズを含むＡＤＣノイズの抑制を改善する。こ
の発明の特定な具体例において、共振器は繰り返される
アナログ横断線フィルタ技術で作動されるが、これは改
善された変調器速度を提供する。サンプリング速度およ
び性能は、連続時間フィルタによってスイッチ式コンデ
ンサ・フィルタを置き替えることによってさらに強めら
れる。入力および帰還段の抑制されない調波に関する性
能は、周波数のノイズ形成帯域のオフセットにより改善
される。これらの改善は、在来のシグマ・デルタ変調で
得られるものを上回る大きな帯域幅を持つ信号のサンプ
リングに関する分解能の増加につながる。さらに、直接
中間周波数（ＩＦ）サンプリングが組み込まれて、減少
された調波ひずみにつながる。
【００４０】
【発明の説明】図１６は、本発明のアナログ・デジタル
変換器（ＡＤＣまたはＡ／Ｄ）の簡略化ブロック図であ
り、そこでは、ろ過は、加算器のみを含む再帰トランス
バーサル・フィルタ、遅延器および線形アナログ増幅器
または乗算器加重素子を持つ共振器によって行われる。
加算器、遅延および加重素子は、最大処理量の帯域幅と
なるような連続時間アナログ・デバイスであることが望
ましく、この場合「連続」とは、抵抗器、増幅器などの
ようなデバイスによって提供されるような、サンプルさ
れないまたは無限時間分解能を持ち、制限されない振幅
分解能に関して線形であることをいう。費用およびサイ
ズの理由で、遅延素子を連続時間アナログ遅延素子とす
ることが望ましく、これはスイッチ式コンデンサその他
の連続時間またはサンプル方法によって行われるが、こ
れはさらに無限振幅分解能を持つ。図１、図２、または
図３の素子に対応する図１６の素子は、同様な参照番号
で表わす。
変換器（ＡＤＣまたはＡ／Ｄ）の簡略化ブロック図であ
り、そこでは、ろ過は、加算器のみを含む再帰トランス
バーサル・フィルタ、遅延器および線形アナログ増幅器
または乗算器加重素子を持つ共振器によって行われる。
加算器、遅延および加重素子は、最大処理量の帯域幅と
なるような連続時間アナログ・デバイスであることが望
ましく、この場合「連続」とは、抵抗器、増幅器などの
ようなデバイスによって提供されるような、サンプルさ
れないまたは無限時間分解能を持ち、制限されない振幅
分解能に関して線形であることをいう。費用およびサイ
ズの理由で、遅延素子を連続時間アナログ遅延素子とす
ることが望ましく、これはスイッチ式コンデンサその他
の連続時間またはサンプル方法によって行われるが、こ
れはさらに無限振幅分解能を持つ。図１、図２、または
図３の素子に対応する図１６の素子は、同様な参照番号
で表わす。
【００４１】図１６において、帯域制限されたアナログ
入力信号は、加算回路２０２の非反転入力口２５４に、
信号通路１００を介して加えられ、またはアナログ入力
信号が本質的に帯域制限されないならば、それらの信号
は帯域制限フィルタ５２の入力口５１に加えられ、従っ
て通路１００および２５４を介して加算回路２０２に加
えられる。図２について説明した通り、ＡＤＣ２１０は
デジタルＰＤＭまたはＡＤＭ信号を作るが、この信号は
アナログ入力信号を表わし、ＤＡＣ２１８はＰＤＭまた
はＡＤＭ信号のアナログ・レプリカを作り、また加算回
路２０２は信号通路２０３に誤差信号を作るが、この誤
差信号は、アナログ入力信号と、反転入力口５３４に加
えられるアナログ・レプリカとの間の差を表わす。差信
号は、加算回路２０２から、線形アナログろ過を行う共
振器７５８に加えられる。
入力信号は、加算回路２０２の非反転入力口２５４に、
信号通路１００を介して加えられ、またはアナログ入力
信号が本質的に帯域制限されないならば、それらの信号
は帯域制限フィルタ５２の入力口５１に加えられ、従っ
て通路１００および２５４を介して加算回路２０２に加
えられる。図２について説明した通り、ＡＤＣ２１０は
デジタルＰＤＭまたはＡＤＭ信号を作るが、この信号は
アナログ入力信号を表わし、ＤＡＣ２１８はＰＤＭまた
はＡＤＭ信号のアナログ・レプリカを作り、また加算回
路２０２は信号通路２０３に誤差信号を作るが、この誤
差信号は、アナログ入力信号と、反転入力口５３４に加
えられるアナログ・レプリカとの間の差を表わす。差信
号は、加算回路２０２から、線形アナログろ過を行う共
振器７５８に加えられる。
【００４２】連続時間アナログ信号からアナログ不連続
時間信号への変換を表わす図２の２０１に対応するサン
プラは、後続の加算器２０２または共振器７５８の加算
器７６２若しくは７６４の前又は内に置かれ、かつＡＤ
Ｃ２１０の前またはその中に置かれる。上述の通り、好
適な具体例はＡＤＣ２１０まで連続時間である。加算回
路の前またはその中にサンプラを一体化するには、加算
回路のすべての入力口にサンプラを置く必要があるが、
１個のサンプラは加算回路に連続してもよい。
時間信号への変換を表わす図２の２０１に対応するサン
プラは、後続の加算器２０２または共振器７５８の加算
器７６２若しくは７６４の前又は内に置かれ、かつＡＤ
Ｃ２１０の前またはその中に置かれる。上述の通り、好
適な具体例はＡＤＣ２１０まで連続時間である。加算回
路の前またはその中にサンプラを一体化するには、加算
回路のすべての入力口にサンプラを置く必要があるが、
１個のサンプラは加算回路に連続してもよい。
【００４３】図１６の共振器７５８の内においては、加
算回路２０２からのアナログ誤差信号は、通路２０３を
介して、循環的なアナログ・トランスバーサル・フィル
タ７６０のもう１つの加算回路７６２の非反転入力に加
えられる。加算回路７６２は、少なくとも１つの加重帰
還修正信号をアナログ誤差信号に加えて、信号通路７６
３に加算信号を作る。通路７６３の加算信号は、遅延素
子７６８1を経て、１個の変調器サンプリング・クロッ
ク間隔Ｔe＝１／ｆeにより遅延されるタップ７７５1に
おいて信号を作るために加えられる。タップ７７５1で
の遅延信号は、アナログ加重増幅器７７０における重み
ＢR1で加重され、またそのように加重された信号は帰還
または繰り返し修正信号として、加算回路７６２のもう
１つの非反転入力に加えられる。図１６において、共振
器７５８の繰り返しトランスバーサル、フィルタ７６０
は、もう１つのアナログ加重増幅器７６６1を含むが、
この増幅器は重みＡR1で通路７６３に現れる和信号の加
重を行い、かつそのように加重された信号をもう１つの
加算回路７６４の非反転入力口に加え、それは、「フィ
ードフォワード」修正信号を加重増幅器７６６1から受
信された加重信号に加えて、ＡＤＣ２１０に加えるため
に信号通路２０８に「共振」信号を作る。重みＡR2を持
つもう１つの加重増幅器７６６2は，遅延装置７６８1の
出力に接続され、また加算回路７６４1の非反転入力口
に接続されて、遅延装置７６８1の出力で１クロック・
サイクルの遅延信号に重み付けを行う。遅延装置７６８
1の出力でタップ７７５1における一度遅延された信号
は、第２遅延素子７６８2によりさらに遅延されて、第
２タップ７７５2で二度遅延された信号を作り、また二
度遅延された信号はもう１つの加重増幅器７７０2に加
えられて、重みＢR2により加重される。加重増幅器７７
０2からの加重信号は、加算回路７６２のもう１つの入
力口に加えられる。これまで説明した通り、通路７６
３、遅延装置７６８1、７６８2、および加算器７６２、
７６４に接続される出力を持つ加重増幅器７７０1，７
７０2，７６６1と７６６2に接続された出力を持つ加算
回路７６２を含む回路は、最小共振器を構成する。この
点で注目すべきことは、従来技術の説明が「積分器」と
「アキュムレータ（累積器）」という用語を互換自在に
使用したことである。しかし上述の従来技術は累積器型
積分器を使用しており、そこでは、一定の入力信号は一
定の信号ではなく単調に増加する出力信号となり、それ
は、伝送ライン・ローパスＬＣフィルタなどのような非
累積の従来の積分器によって生じる。上述の最小共振器
が従来技術の累積積分器と同等でないのは、（一定入力
に対して出力を増加させる）累積器型積分器ではなく
て、遅延装置（一定入力について一定出力）のカスケー
ドのみを使用するからである。このことは、従来技術の
積分器は遅延装置を含むが、そのような積分器が２個使
用されるとき、（図１６の加算器７６４の出力に対応す
る）出力が積分器の遅延の和だけ遅延されるのに対し、
図１６の配列では加算器７６４からの出力は遅延されな
いことによってより理解できるであろう。
算回路２０２からのアナログ誤差信号は、通路２０３を
介して、循環的なアナログ・トランスバーサル・フィル
タ７６０のもう１つの加算回路７６２の非反転入力に加
えられる。加算回路７６２は、少なくとも１つの加重帰
還修正信号をアナログ誤差信号に加えて、信号通路７６
３に加算信号を作る。通路７６３の加算信号は、遅延素
子７６８1を経て、１個の変調器サンプリング・クロッ
ク間隔Ｔe＝１／ｆeにより遅延されるタップ７７５1に
おいて信号を作るために加えられる。タップ７７５1で
の遅延信号は、アナログ加重増幅器７７０における重み
ＢR1で加重され、またそのように加重された信号は帰還
または繰り返し修正信号として、加算回路７６２のもう
１つの非反転入力に加えられる。図１６において、共振
器７５８の繰り返しトランスバーサル、フィルタ７６０
は、もう１つのアナログ加重増幅器７６６1を含むが、
この増幅器は重みＡR1で通路７６３に現れる和信号の加
重を行い、かつそのように加重された信号をもう１つの
加算回路７６４の非反転入力口に加え、それは、「フィ
ードフォワード」修正信号を加重増幅器７６６1から受
信された加重信号に加えて、ＡＤＣ２１０に加えるため
に信号通路２０８に「共振」信号を作る。重みＡR2を持
つもう１つの加重増幅器７６６2は，遅延装置７６８1の
出力に接続され、また加算回路７６４1の非反転入力口
に接続されて、遅延装置７６８1の出力で１クロック・
サイクルの遅延信号に重み付けを行う。遅延装置７６８
1の出力でタップ７７５1における一度遅延された信号
は、第２遅延素子７６８2によりさらに遅延されて、第
２タップ７７５2で二度遅延された信号を作り、また二
度遅延された信号はもう１つの加重増幅器７７０2に加
えられて、重みＢR2により加重される。加重増幅器７７
０2からの加重信号は、加算回路７６２のもう１つの入
力口に加えられる。これまで説明した通り、通路７６
３、遅延装置７６８1、７６８2、および加算器７６２、
７６４に接続される出力を持つ加重増幅器７７０1，７
７０2，７６６1と７６６2に接続された出力を持つ加算
回路７６２を含む回路は、最小共振器を構成する。この
点で注目すべきことは、従来技術の説明が「積分器」と
「アキュムレータ（累積器）」という用語を互換自在に
使用したことである。しかし上述の従来技術は累積器型
積分器を使用しており、そこでは、一定の入力信号は一
定の信号ではなく単調に増加する出力信号となり、それ
は、伝送ライン・ローパスＬＣフィルタなどのような非
累積の従来の積分器によって生じる。上述の最小共振器
が従来技術の累積積分器と同等でないのは、（一定入力
に対して出力を増加させる）累積器型積分器ではなく
て、遅延装置（一定入力について一定出力）のカスケー
ドのみを使用するからである。このことは、従来技術の
積分器は遅延装置を含むが、そのような積分器が２個使
用されるとき、（図１６の加算器７６４の出力に対応す
る）出力が積分器の遅延の和だけ遅延されるのに対し、
図１６の配列では加算器７６４からの出力は遅延されな
いことによってより理解できるであろう。
【００４４】追加のカスケード式１クロック・サイクル
遅延装置７６８3…７６８Nは、遅延装置７６８2の出力
に結合されて、それぞれの出力に連続遅延信号を作る。
加重増幅器７６６3，…７６６N，は、それぞれ遅延ライ
ン７６８2，…７６８N-1、の出力に結合されて、それぞ
れ重みＡR3，…ＡRN，によって遅延信号の重み付けを行
い、また遅延された加重信号を加算回路７６４に加えて
そこで加算が行われる。同様に、加重増幅器７７０3，
…７７０N-1，７７０Nは、それぞれ遅延装置７６８3，
……７６８N-1，７６８N，の出力に結合されて、それぞ
れ重みＢR3，…ＢR(N-1)，ＢRN，によって遅延信号の重
み付けを行い、また遅延した加重信号を加算回路７６２
に加えて、そこで加算が行われる。遅延装置７６８の入
力に結合されたＮ個の加重増幅器７６６と、遅延装置７
６８の出力に結合されたＮ個の加重増幅器７７０とがあ
ることに注目すべきである。図１６の共振器７５８は、
繰り返しタップ付遅延ライン・フィルタとして構成され
るものと思われる。
遅延装置７６８3…７６８Nは、遅延装置７６８2の出力
に結合されて、それぞれの出力に連続遅延信号を作る。
加重増幅器７６６3，…７６６N，は、それぞれ遅延ライ
ン７６８2，…７６８N-1、の出力に結合されて、それぞ
れ重みＡR3，…ＡRN，によって遅延信号の重み付けを行
い、また遅延された加重信号を加算回路７６４に加えて
そこで加算が行われる。同様に、加重増幅器７７０3，
…７７０N-1，７７０Nは、それぞれ遅延装置７６８3，
……７６８N-1，７６８N，の出力に結合されて、それぞ
れ重みＢR3，…ＢR(N-1)，ＢRN，によって遅延信号の重
み付けを行い、また遅延した加重信号を加算回路７６２
に加えて、そこで加算が行われる。遅延装置７６８の入
力に結合されたＮ個の加重増幅器７６６と、遅延装置７
６８の出力に結合されたＮ個の加重増幅器７７０とがあ
ることに注目すべきである。図１６の共振器７５８は、
繰り返しタップ付遅延ライン・フィルタとして構成され
るものと思われる。
【００４５】図１６の共振器フィルタ７５８は、図１７
に示した通り中央タップ通路に遅延装置を置換すること
によって作動する。図１７において、図１６の素子に対
応する素子は、同様な参照番号によって表わし、異なっ
て置かれた素子は同じ参照数字で表しているが、７００
番台ではなく８００番台である。図１７において、遅延
装置８６８1aは増幅器８７０1、の出力に結合され、ま
たもう１つの遅延装置８６８1bは加重増幅器８６６2の
出力に結合される。各遅延装置８６８1aおよび８６８1b
は、図１６の遅延装置７６８1の遅延に等しい遅延を有
する。同様に、遅延装置８６８2aは増幅器８７０2、の
出力に結合され、またもう１つの遅延装置８６８2bは加
重増幅８６６3の出力に結合される。各遅延装置８６８
2aおよび８６８2bは、図１６の遅延素子７６８1と７６
８2の遅延の和の遅延に等しい遅延を有する。各遅延装
置８６８(N-1)aと８６８(N-1)bは図１６の遅延素子７６
８1から７６８(N-1)までの遅延の和に等しい遅延を有す
る。置換された位置における図１６の置換された遅延の
大きさは、図１６の対応する加重増幅器に対する累積遅
延に等しい。図１６と図１７の配列はいずれも同じ伝達
関数を作り、またいずれも重みＡR1−ＡRNおよびＢR1−
ＢRNの同じ値を用いる。
に示した通り中央タップ通路に遅延装置を置換すること
によって作動する。図１７において、図１６の素子に対
応する素子は、同様な参照番号によって表わし、異なっ
て置かれた素子は同じ参照数字で表しているが、７００
番台ではなく８００番台である。図１７において、遅延
装置８６８1aは増幅器８７０1、の出力に結合され、ま
たもう１つの遅延装置８６８1bは加重増幅器８６６2の
出力に結合される。各遅延装置８６８1aおよび８６８1b
は、図１６の遅延装置７６８1の遅延に等しい遅延を有
する。同様に、遅延装置８６８2aは増幅器８７０2、の
出力に結合され、またもう１つの遅延装置８６８2bは加
重増幅８６６3の出力に結合される。各遅延装置８６８
2aおよび８６８2bは、図１６の遅延素子７６８1と７６
８2の遅延の和の遅延に等しい遅延を有する。各遅延装
置８６８(N-1)aと８６８(N-1)bは図１６の遅延素子７６
８1から７６８(N-1)までの遅延の和に等しい遅延を有す
る。置換された位置における図１６の置換された遅延の
大きさは、図１６の対応する加重増幅器に対する累積遅
延に等しい。図１６と図１７の配列はいずれも同じ伝達
関数を作り、またいずれも重みＡR1−ＡRNおよびＢR1−
ＢRNの同じ値を用いる。
【００４６】図１６の共振器７５８により作られる共振
アナログ信号は、信号通路２０８を介してアナログ・デ
ジタル変換器２１０に加えられる。そのようなアナログ
・デジタル変換器の多くの具体例は、熟練した技術者に
とって周知の通りである。ＡＤＣ２１０の好適な具体例
は既知のフラッシュ・アーキテクチャを使用する。信号
通路１０６の振幅強度変調信号は、既知の通り低域フィ
ルタまたは帯域フィルタ１０９およびデシメータ１１３
を含む在来のデシメータ・フィルタに加えられて、デー
タ通路１１０にデシメータされまたはダウンサンプルさ
れたデジタル出力信号を作る。高精度の有効サンプル速
度ｆs＝ｆe／ＭでのΣΔＡ／Ｄ出力は、データ通路１１
０に得られる。信号通路１０６に現われる振幅強度変調
信号は、既知の通り信号通路２０６ａに現われる出力信
号のアナログ・レプリカを作る。デグリッチャー（ｄｅ
ｇｌｉｔｃｈｉｎｇ ｃｉｒｃｕｉｔ）７７２は、理想
的でないＤＡＣ変換を減少させて、エイリアシング期間
を抑制する。デグリッチ・アナログ・レプリカ（ｄｅｇ
ｌｉｔｃｈｅｄ ａｎａｌｏｇ ｒｅｐｌｉｃａ）は通
路２０６ｂを介して加算回路２０２の入力口５３４に供
給され、上述の通り誤差信号を形成するのを助ける。
アナログ信号は、信号通路２０８を介してアナログ・デ
ジタル変換器２１０に加えられる。そのようなアナログ
・デジタル変換器の多くの具体例は、熟練した技術者に
とって周知の通りである。ＡＤＣ２１０の好適な具体例
は既知のフラッシュ・アーキテクチャを使用する。信号
通路１０６の振幅強度変調信号は、既知の通り低域フィ
ルタまたは帯域フィルタ１０９およびデシメータ１１３
を含む在来のデシメータ・フィルタに加えられて、デー
タ通路１１０にデシメータされまたはダウンサンプルさ
れたデジタル出力信号を作る。高精度の有効サンプル速
度ｆs＝ｆe／ＭでのΣΔＡ／Ｄ出力は、データ通路１１
０に得られる。信号通路１０６に現われる振幅強度変調
信号は、既知の通り信号通路２０６ａに現われる出力信
号のアナログ・レプリカを作る。デグリッチャー（ｄｅ
ｇｌｉｔｃｈｉｎｇ ｃｉｒｃｕｉｔ）７７２は、理想
的でないＤＡＣ変換を減少させて、エイリアシング期間
を抑制する。デグリッチ・アナログ・レプリカ（ｄｅｇ
ｌｉｔｃｈｅｄ ａｎａｌｏｇ ｒｅｐｌｉｃａ）は通
路２０６ｂを介して加算回路２０２の入力口５３４に供
給され、上述の通り誤差信号を形成するのを助ける。
【００４７】図１６または図１７によるΣΔ変調器構成
は、低オーバーサンプリング比、ｒ e＝ｆe／２ｆbで改
善された信号ノイズ比を有する。低いオーバーサンプリ
ング比は、固定したΣΔ変調器サンプリング速度ｆeに
関して増加した有効サンプル速度、ｆs＝２ｆbに正比例
する。改善されたＳ／Ｎ比はまたはビットの改善された
有効数は、この低オーバーサンプリング比でも達成され
る。この性能改善は、オーバーサンプリング比および図
１６の共振器７５８の大きさの関数である。
は、低オーバーサンプリング比、ｒ e＝ｆe／２ｆbで改
善された信号ノイズ比を有する。低いオーバーサンプリ
ング比は、固定したΣΔ変調器サンプリング速度ｆeに
関して増加した有効サンプル速度、ｆs＝２ｆbに正比例
する。改善されたＳ／Ｎ比はまたはビットの改善された
有効数は、この低オーバーサンプリング比でも達成され
る。この性能改善は、オーバーサンプリング比および図
１６の共振器７５８の大きさの関数である。
【００４８】ビットの有効数の改善は、熱ノイズ、ちら
つきノイズ、調波およびスプリアス信号のような帰還Ｄ
ＡＣ２１８の理想的でない動作による誤差によって制限
されるが、その信号はデシメーション・フィルタ１０８
の通過帯域内に入る。デシメータ・フィルタ１０８の通
過帯域内に入るスプリアス信号は、ＡＣＤノイズがある
ので、シグマーデルタループにより抑制されない。ＤＡ
Ｃ誤差の抑制がないことは、入力口１００に加えられる
入力信号により受信された利得と同じ利得を受けること
になる。これらのＤＡＣ（非量子化）誤差は、有効サン
プル速度ｆsで達成し得るビットの有効数に対する実際
の制限を表わす。しかし、この実際の制限でさえも、本
発明は著しく改善された性能を提供する。
つきノイズ、調波およびスプリアス信号のような帰還Ｄ
ＡＣ２１８の理想的でない動作による誤差によって制限
されるが、その信号はデシメーション・フィルタ１０８
の通過帯域内に入る。デシメータ・フィルタ１０８の通
過帯域内に入るスプリアス信号は、ＡＣＤノイズがある
ので、シグマーデルタループにより抑制されない。ＤＡ
Ｃ誤差の抑制がないことは、入力口１００に加えられる
入力信号により受信された利得と同じ利得を受けること
になる。これらのＤＡＣ（非量子化）誤差は、有効サン
プル速度ｆsで達成し得るビットの有効数に対する実際
の制限を表わす。しかし、この実際の制限でさえも、本
発明は著しく改善された性能を提供する。
【００４９】図１６または図１７の本発明の具体例は、
ＡＤＣノイズの減衰の有用な量を作ることができ、それ
によってオーバーサンプリング比は１と５０との範囲に
わたり、比が１に近づくにつれて減衰が０に近づくこと
が認められる。そのような性能は、既知の従来技術の配
列の対応する性能よりも良好であり、これはオーバーサ
ンプリング比のこの範囲内で少しでも減衰を作る際に困
難を伴う。本発明による構成のシステム伝達関数は完全
に可能であり、または少なくともより良好であって、ポ
ールとゼロの位置を定め、またＦＩＲまたはＩＩＲイン
パルス・レスポンスで無条件の安定性を達成することが
できる。
ＡＤＣノイズの減衰の有用な量を作ることができ、それ
によってオーバーサンプリング比は１と５０との範囲に
わたり、比が１に近づくにつれて減衰が０に近づくこと
が認められる。そのような性能は、既知の従来技術の配
列の対応する性能よりも良好であり、これはオーバーサ
ンプリング比のこの範囲内で少しでも減衰を作る際に困
難を伴う。本発明による構成のシステム伝達関数は完全
に可能であり、または少なくともより良好であって、ポ
ールとゼロの位置を定め、またＦＩＲまたはＩＩＲイン
パルス・レスポンスで無条件の安定性を達成することが
できる。
【００５０】図１６の重みＡR1−ＡRNの値（この場合ハ
イフンは語「乃至」を表す）および重みＢR1−ＢRNの値
は、ゼロ周波数または０Ｈｚの場所から離れた場所で、
図１８に示す通りＺ−面内の単位円の上にポールを直接
置くように選択される。当業者は、単位円に接近してそ
の中にある場所が本質的に単位円のすぐ上にあることを
認識すると思う。重みＡR1−ＡRNおよびＢR1−ＢRNの値
は、下記の分析によって求められる。
イフンは語「乃至」を表す）および重みＢR1−ＢRNの値
は、ゼロ周波数または０Ｈｚの場所から離れた場所で、
図１８に示す通りＺ−面内の単位円の上にポールを直接
置くように選択される。当業者は、単位円に接近してそ
の中にある場所が本質的に単位円のすぐ上にあることを
認識すると思う。重みＡR1−ＡRNおよびＢR1−ＢRNの値
は、下記の分析によって求められる。
【００５１】図１６又は図１７のシステムの分析は
【００５２】
【数６】 によって与えられる共振器伝達関数を明らかにする。
【００５３】この場合
【００５４】
【数７】 および
【００５５】
【数８】 式９、１０および１１から、図１６の配列の信号伝達関
数Ｈx(z)は
数Ｈx(z)は
【００５６】
【数９】 である。
【００５７】また対応するノイズ伝達関数Ｈe(z)は、
【００５８】
【数１０】 によって与えられる。
【００５９】信号伝達関数およびノイズ伝達関数は Ｄ(z) ＝ Ｋ(z)−Ｎ(z)ｚ-1 （14） のような共通分母項Ｋ(z)を有するが、この式は「結
合」式と呼ばれる。
合」式と呼ばれる。
【００６０】それぞれＸ(z)、Ｅ(z)によって与えられる
ｘ(n)およびｅ(n)のｚ変換については、出力信号Ｙ(z)
は Ｙ(z) ＝ Ｘ(z)Ｈx(z) ＋ Ｅ(z)Ｈe(z) （15） によって与えられる。
ｘ(n)およびｅ(n)のｚ変換については、出力信号Ｙ(z)
は Ｙ(z) ＝ Ｘ(z)Ｈx(z) ＋ Ｅ(z)Ｈe(z) （15） によって与えられる。
【００６１】次に、信号およびノイズ成形フィルタは Ｈx(z) ＝ １−Ｈe(z)ｚ （16） によって関係づけられるが、これは伝達関数関係といわ
れる。伝達関数関係は、減衰を表わすノイズ伝達関数の
小さな値がほぼ１の信号伝達関数から生じるという重要
な特性を示す。したがって、ノイズを抑制する基準は、
改良された信号伝達特性により補足されるが、この場合
振幅と位相のリップルは周波数の関数として、ノイズ減
衰が増加するにつれ減少する。
れる。伝達関数関係は、減衰を表わすノイズ伝達関数の
小さな値がほぼ１の信号伝達関数から生じるという重要
な特性を示す。したがって、ノイズを抑制する基準は、
改良された信号伝達特性により補足されるが、この場合
振幅と位相のリップルは周波数の関数として、ノイズ減
衰が増加するにつれ減少する。
【００６２】システム伝達関数Ｈx(z)およびＨe(z)のお
のおのが、単位円内にポールを有し、また、増幅器およ
びＡＤＣを通る信号通路が線形である（制限またはクリ
ップしない）かぎり、図１６の本発明の実施例では安定
性が保証される。すなわち、変調器ループの全円形化ノ
イズ電力は、ループＡＤＣおよびＤＡＣによって支持さ
れるレベルを越えてはならない。シミュレーションによ
って求められる通り、これは一般に、ＡＤＣまたはＤＡ
Ｃのピーク出力レベルより少なくとも４ｄＢ低い円形ノ
イズ電力を要求する。４ｄＢレベルは、ループ内を循環
するノイズがループの安定性を保つようにＡＤＣの最大
ダイナミックレンジ以下に保つ必要がある点でフィルタ
設計に影響を及ぼすが、これは順次ノイズ減衰帯域の外
側に許されるループ・ノイズの増幅を制限する。与えれ
た程度でかつ過サンプリング比のシグマ−デルタ変調器
の循環ノイズは、増加した帯域内ノイズの減衰に応じて
増加する傾向がある。最大許容循環ノイズが越えられる
シグマ・デルタ変調器の設計が与えられると、さらにノ
イズを減少させるには、（ａ）ＡＤＣおよびＤＡＣのビ
ットを多くしたり、（ｂ）共振器の次数（ｏｒｄｅｒ）
を増加して安定性を維持したり、または（ａ）と（ｂ）
を組合せにしたり、する必要がある。
のおのが、単位円内にポールを有し、また、増幅器およ
びＡＤＣを通る信号通路が線形である（制限またはクリ
ップしない）かぎり、図１６の本発明の実施例では安定
性が保証される。すなわち、変調器ループの全円形化ノ
イズ電力は、ループＡＤＣおよびＤＡＣによって支持さ
れるレベルを越えてはならない。シミュレーションによ
って求められる通り、これは一般に、ＡＤＣまたはＤＡ
Ｃのピーク出力レベルより少なくとも４ｄＢ低い円形ノ
イズ電力を要求する。４ｄＢレベルは、ループ内を循環
するノイズがループの安定性を保つようにＡＤＣの最大
ダイナミックレンジ以下に保つ必要がある点でフィルタ
設計に影響を及ぼすが、これは順次ノイズ減衰帯域の外
側に許されるループ・ノイズの増幅を制限する。与えれ
た程度でかつ過サンプリング比のシグマ−デルタ変調器
の循環ノイズは、増加した帯域内ノイズの減衰に応じて
増加する傾向がある。最大許容循環ノイズが越えられる
シグマ・デルタ変調器の設計が与えられると、さらにノ
イズを減少させるには、（ａ）ＡＤＣおよびＤＡＣのビ
ットを多くしたり、（ｂ）共振器の次数（ｏｒｄｅｒ）
を増加して安定性を維持したり、または（ａ）と（ｂ）
を組合せにしたり、する必要がある。
【００６３】結合式の再配列は、Ｋ(z)およびＤ(z)が原
因であることが与えられると、すなわち Ｋ(z) ＝ ｋ0＋ｋ1ｚ-1＋ｋ2ｚ-2＋…＋ｋN-1ｚ-N （17） および Ｄ(z) ＝ ｄ0＋ｄ1ｚ-1＋ｄ2ｚ-2＋…＋ｄN-1ｚ-N （18） となる。
因であることが与えられると、すなわち Ｋ(z) ＝ ｋ0＋ｋ1ｚ-1＋ｋ2ｚ-2＋…＋ｋN-1ｚ-N （17） および Ｄ(z) ＝ ｄ0＋ｄ1ｚ-1＋ｄ2ｚ-2＋…＋ｄN-1ｚ-N （18） となる。
【００６４】実現された伝達関数Ｎ(z) は、すべての負
の遅れ成分が除去されるならば、唯一の原因となること
がある。式（１８）のｚによる正の乗算は、Ｋ（ｚ）と
Ｄ(z）のゼロ遅れ成分がＮ(z) の負の遅れ成分に寄与す
ることを示す。
の遅れ成分が除去されるならば、唯一の原因となること
がある。式（１８）のｚによる正の乗算は、Ｋ（ｚ）と
Ｄ(z）のゼロ遅れ成分がＮ(z) の負の遅れ成分に寄与す
ることを示す。
【００６５】この負の遅れ成分は条件 ｄ0 ＝ ｋ0 （19） によって除去することができるが、それによってこれら
負の遅れ成分を打ち消すことになる。従って、定数ｄ0
とｋ0は相等しくなければならない。
負の遅れ成分を打ち消すことになる。従って、定数ｄ0
とｋ0は相等しくなければならない。
【００６６】本発明による配列のノイズ成形レスポンス
または伝達関数は、デジタル・プロトタイプ・フィルタ
からＨe(z)を設計することによって得られるが、停止帯
域レスポンスはｆ−ｆb／２からｆ＋ｆb／２までの間の
領域または帯域を減衰させる。このプロトタイプ・フィ
ルタＨD(z)は、在来のデジタル・フィルタ設計法により
設計されるが、帯域消去またはストップ帯域型レスポン
スはこの帯域内で最大減衰を得ることができる。次に
または伝達関数は、デジタル・プロトタイプ・フィルタ
からＨe(z)を設計することによって得られるが、停止帯
域レスポンスはｆ−ｆb／２からｆ＋ｆb／２までの間の
領域または帯域を減衰させる。このプロトタイプ・フィ
ルタＨD(z)は、在来のデジタル・フィルタ設計法により
設計されるが、帯域消去またはストップ帯域型レスポン
スはこの帯域内で最大減衰を得ることができる。次に
【００６７】
【数１１】 となり、この場合我々は最初に、当業者にとって周知の
所要のストップ帯域特性について規定された標準のフィ
ルタ設計法を用いてフィルタＨD(z)を設計する。ＨD(z)
は一般ＩＩＲフィルタの形
所要のストップ帯域特性について規定された標準のフィ
ルタ設計法を用いてフィルタＨD(z)を設計する。ＨD(z)
は一般ＩＩＲフィルタの形
【００６８】
【数１２】 を有する。
【００６９】ノイズ形成伝達関数はそのとき
【００７０】
【数１３】 の形となる。
【００７１】この結果、図１６の本発明の具体例がポー
ルとゼロの任意な一般配置を実施することができ、それ
によってすべて共通に使用されたデジタル信号処理フィ
ルタ設計法により得られる特性を有することができる。
ａ0によるフィルタ・レスポンスの正規化は、ノイズ減
衰帯域の外側の円形化ノイズの利得を作るという効果が
ある。一般に、正規化係数ａ0は単位すなわち１より小
であり、従って利得が得られる。この利得は、実際のノ
イズ形成フィルタ・レスポンスを得るようにプロトタイ
プ・フィルタのレスポンスを増減し、またプロトタイプ
・フィルタ内の元来規定された減衰に関して変調器の実
施されたノイズ減衰をも減少する。
ルとゼロの任意な一般配置を実施することができ、それ
によってすべて共通に使用されたデジタル信号処理フィ
ルタ設計法により得られる特性を有することができる。
ａ0によるフィルタ・レスポンスの正規化は、ノイズ減
衰帯域の外側の円形化ノイズの利得を作るという効果が
ある。一般に、正規化係数ａ0は単位すなわち１より小
であり、従って利得が得られる。この利得は、実際のノ
イズ形成フィルタ・レスポンスを得るようにプロトタイ
プ・フィルタのレスポンスを増減し、またプロトタイプ
・フィルタ内の元来規定された減衰に関して変調器の実
施されたノイズ減衰をも減少する。
【００７２】式２１は、図１６の構造についての共振器
係数ＢR1−ＢRNとＡR1−ＡRNを得るように、Ｄ(z)およ
びＮ(z)について解かれる。次に共振器の伝達関数は上
記の通り与えられる。
係数ＢR1−ＢRNとＡR1−ＡRNを得るように、Ｄ(z)およ
びＮ(z)について解かれる。次に共振器の伝達関数は上
記の通り与えられる。
【００７３】従って、共振器のフィードフォワード係数
は
は
【００７４】
【数１４】
【００７５】
【数１５】
【００７６】
【数１６】 によって得られる共振器の帰還係数により得られる。
【００７７】ノイズ伝達関数および信号伝達関数用のＦ
ＩＲフィルタ設計は、ｂiのすべての値をゼロにセット
することによって得られる。これは、結合式 Ｄ(z) ＝ １−Ｎ(z)ｚ-1 （26） になるセッティングＫ(z)＝１に等しく、またＦＩＲ伝
達関数 Ｈx(z) ＝ Ｎ(z)ｚ-1 Ｈe(z) ＝ Ｄ(z)ｚ-1 （27） となる。
ＩＲフィルタ設計は、ｂiのすべての値をゼロにセット
することによって得られる。これは、結合式 Ｄ(z) ＝ １−Ｎ(z)ｚ-1 （26） になるセッティングＫ(z)＝１に等しく、またＦＩＲ伝
達関数 Ｈx(z) ＝ Ｎ(z)ｚ-1 Ｈe(z) ＝ Ｄ(z)ｚ-1 （27） となる。
【００７８】図１８は、図１６の共振器ループろ過素
子、フィルタ７５８の順伝達関数、Ｒ(z)のＺ−面にあ
るポールおよびゼロのプロットを示す。この素子または
フィルタは、図１９および図２０に示すノイズ伝達関数
および信号伝達関数を作るために、図１６の配列に使用
される。図１６の構造は、図１８に示す通り、単位円の
上に置かれたポールによって信号を共振させる。図１８
において４個の数として示されている複数のポールが、
単位円４５０と実（Ｒe）軸との交差するゼロ周波数か
ら取り除かれた位置にある単位円４５０上に置かれる。
子、フィルタ７５８の順伝達関数、Ｒ(z)のＺ−面にあ
るポールおよびゼロのプロットを示す。この素子または
フィルタは、図１９および図２０に示すノイズ伝達関数
および信号伝達関数を作るために、図１６の配列に使用
される。図１６の構造は、図１８に示す通り、単位円の
上に置かれたポールによって信号を共振させる。図１８
において４個の数として示されている複数のポールが、
単位円４５０と実（Ｒe）軸との交差するゼロ周波数か
ら取り除かれた位置にある単位円４５０上に置かれる。
【００７９】図１８の単位円上のポール場所は、ノイズ
伝達関数にあるゼロ場所に直接対応する。共振器のゼロ
は、信号伝達関数のゼロに直接対応する。ポール・ゼロ
はノイズ伝達関数および信号伝達関数のポール場所を決
定する。共振器のポール場所は帰還係数によって完全に
定められ、またゼロはフィード・フォワード係数によっ
て完全に定められる。図１６の配列の伝達関数を規定す
る所望の計算または工程は、図１３の配列のような配列
で要求された従来技術の計算よりも簡単であるのは、操
作できる係数の数が一段と大きいからである。この簡潔
性により、上述の共振器係数選択工程は所望のポールと
ゼロ分布の精密な場所を得ることができる。このような
精密な場所により、大きなオーバーサンプリング比での
ＡＤＣノイズ減衰の著しい誇張が生じ、その結果スイッ
チ式コンデンサ速度制限のような与えられた技術では、
有効なサンプル速度および変換の精度増加を生じさせ
る。シグマ・デルタ変調器に共通に使用されるスイッチ
式コンデンサ回路は、支持することができるクロック速
度を制限する。これは、各クロック・サイクル内にコン
デンサを充電するのに必要な駆動電流の結果である。ス
ルーレート制限がなくても、増幅器帯域幅は、変調器の
サンプリング速度より５〜６倍大きいことが必要であ
る。これは、与えられた演算増幅器技術で得られる最大
達成可能な変調器速度を制限する。この達成できる速度
は、スルーレート制限によってさらに減少する。遅延装
置７６８がケーブルのような連続時間遅延ラインによっ
て行われる図１６の発明は、変調器のサンプリング間隔
を除去することによって、与えられた増幅器技術で得ら
れる変調器速度を著しく増加する。本発明の１つの面に
よると、共振器ループ・フィルタを作動させるのに用い
るすべての活性アナログ成分は線形動作、すなわち反転
または非反転利得である。これらの利得は、典型的には
２０ｄＢより小であり、演算増幅器が最大動作帯域幅
で、利得−帯域幅積の単位利得またはゼロｄＢの交差点
の比較的近くで作動する程度の小ささである。
伝達関数にあるゼロ場所に直接対応する。共振器のゼロ
は、信号伝達関数のゼロに直接対応する。ポール・ゼロ
はノイズ伝達関数および信号伝達関数のポール場所を決
定する。共振器のポール場所は帰還係数によって完全に
定められ、またゼロはフィード・フォワード係数によっ
て完全に定められる。図１６の配列の伝達関数を規定す
る所望の計算または工程は、図１３の配列のような配列
で要求された従来技術の計算よりも簡単であるのは、操
作できる係数の数が一段と大きいからである。この簡潔
性により、上述の共振器係数選択工程は所望のポールと
ゼロ分布の精密な場所を得ることができる。このような
精密な場所により、大きなオーバーサンプリング比での
ＡＤＣノイズ減衰の著しい誇張が生じ、その結果スイッ
チ式コンデンサ速度制限のような与えられた技術では、
有効なサンプル速度および変換の精度増加を生じさせ
る。シグマ・デルタ変調器に共通に使用されるスイッチ
式コンデンサ回路は、支持することができるクロック速
度を制限する。これは、各クロック・サイクル内にコン
デンサを充電するのに必要な駆動電流の結果である。ス
ルーレート制限がなくても、増幅器帯域幅は、変調器の
サンプリング速度より５〜６倍大きいことが必要であ
る。これは、与えられた演算増幅器技術で得られる最大
達成可能な変調器速度を制限する。この達成できる速度
は、スルーレート制限によってさらに減少する。遅延装
置７６８がケーブルのような連続時間遅延ラインによっ
て行われる図１６の発明は、変調器のサンプリング間隔
を除去することによって、与えられた増幅器技術で得ら
れる変調器速度を著しく増加する。本発明の１つの面に
よると、共振器ループ・フィルタを作動させるのに用い
るすべての活性アナログ成分は線形動作、すなわち反転
または非反転利得である。これらの利得は、典型的には
２０ｄＢより小であり、演算増幅器が最大動作帯域幅
で、利得−帯域幅積の単位利得またはゼロｄＢの交差点
の比較的近くで作動する程度の小ささである。
【００８０】当業者にとって一般的に知られた他の連続
時間遅延動作も使用される。これらは、受動集中素子回
路、活性フィルタ回路、バルク音響波（ＢＡＷ）デバイ
スおよび表面音響波デバイス（ＳＡＷ）を含むが、これ
らに制限されない。１００ＭＨｚ以上の大きさの高クロ
ック速度が与えられると、導体法が好適であるのは、２
１３ｃｍ（７ｆｔ）以内の導体長さが使用されるからで
ある。
時間遅延動作も使用される。これらは、受動集中素子回
路、活性フィルタ回路、バルク音響波（ＢＡＷ）デバイ
スおよび表面音響波デバイス（ＳＡＷ）を含むが、これ
らに制限されない。１００ＭＨｚ以上の大きさの高クロ
ック速度が与えられると、導体法が好適であるのは、２
１３ｃｍ（７ｆｔ）以内の導体長さが使用されるからで
ある。
【００８１】比較的高速サンプルを使用する変調器で
は、ループ通路遅延装置までのＡＤＣおよびＤＡＣ内の
論理回路の寄与は一段と顕著になり、許容ループ遅延よ
り大となる。ＡＤＣおよびＤＡＣ遅延が最大許容遅延を
越える速度でループを作動させるために、ＡＤＣおよび
ＤＡＣサンプル・クロックはループ遅延の逆数の倍まで
増加されて、論理の待ち時間を減少させる。ＡＤＣおよ
びＤＡＣのオーバークロッキング（ｏｖｅｒｃｌｏｃｋ
ｉｎｇ）は、ｆe１／Ｔeよりも数倍大きい速度ｆ0e＝Ｎ
0ｆeまで調節することができる。つまり、遅延制限は、
ＡＤＣおよびＤＡＣをオーバークロックすることによっ
て克服され、その結果これらの素子の遅延は全遅延Ｔe
より小となる。これは、ループ内の他の遅延コントリビ
ュータ（ｃｏｎｔｒｉｂｕｔｏｒ）に割当てられるこれ
ら２つの遅延間の差を作る。アナログ遅延と呼ばれる帰
還ループの回路と導体の通路とを加算する加重回路の遅
延の和は、この差に等しい。
は、ループ通路遅延装置までのＡＤＣおよびＤＡＣ内の
論理回路の寄与は一段と顕著になり、許容ループ遅延よ
り大となる。ＡＤＣおよびＤＡＣ遅延が最大許容遅延を
越える速度でループを作動させるために、ＡＤＣおよび
ＤＡＣサンプル・クロックはループ遅延の逆数の倍まで
増加されて、論理の待ち時間を減少させる。ＡＤＣおよ
びＤＡＣのオーバークロッキング（ｏｖｅｒｃｌｏｃｋ
ｉｎｇ）は、ｆe１／Ｔeよりも数倍大きい速度ｆ0e＝Ｎ
0ｆeまで調節することができる。つまり、遅延制限は、
ＡＤＣおよびＤＡＣをオーバークロックすることによっ
て克服され、その結果これらの素子の遅延は全遅延Ｔe
より小となる。これは、ループ内の他の遅延コントリビ
ュータ（ｃｏｎｔｒｉｂｕｔｏｒ）に割当てられるこれ
ら２つの遅延間の差を作る。アナログ遅延と呼ばれる帰
還ループの回路と導体の通路とを加算する加重回路の遅
延の和は、この差に等しい。
【００８２】変調器のＡＤＣおよびＤＡＣ素子のオーバ
ークロッキングのもう１つの効果は、ＡＤＣノイズの平
均スペクトル強度の減少である。従来技術に関して説明
した通り、シグマ・デルタ変調器のＡＤＣノイズは、ホ
ワイトノイズによって概算することができるが、この場
合強度はニクイスト周波数により除算された全ノイズ電
力によって求められる。したがって、上記の通りＡＤＣ
およびＤＡＣクロック周波数を増加させることは、全Ａ
ＤＣノイズが一定であると仮定すれば、強度を減少させ
ることになる。入力ＡＤＣノイズ強度のこの減少は、ノ
イズ形成帯域内の減少された全ノイズをもたらす。これ
は、出力における増加されたＳＮＲおよびダイナミック
・レンジにも当てはまる。
ークロッキングのもう１つの効果は、ＡＤＣノイズの平
均スペクトル強度の減少である。従来技術に関して説明
した通り、シグマ・デルタ変調器のＡＤＣノイズは、ホ
ワイトノイズによって概算することができるが、この場
合強度はニクイスト周波数により除算された全ノイズ電
力によって求められる。したがって、上記の通りＡＤＣ
およびＤＡＣクロック周波数を増加させることは、全Ａ
ＤＣノイズが一定であると仮定すれば、強度を減少させ
ることになる。入力ＡＤＣノイズ強度のこの減少は、ノ
イズ形成帯域内の減少された全ノイズをもたらす。これ
は、出力における増加されたＳＮＲおよびダイナミック
・レンジにも当てはまる。
【００８３】図１６の配列は、入力信号ｘ(t)が周波数
範囲０からｆbまでにおけるスペクトル成分から成るよ
うに作動される。しかし、ＤＡＣおよび入力加算回路の
調波ひずみは抑制されない。入力の周波数次第で、調波
ひずみの成分はノイズ形成帯域内に存在したり、存在し
なかったりする。帯域制限された信号が、一段と高い中
心周波数からヘテロダインされて、デジタルにサンプル
された同位相（ｉ）および直角（Ｑ）成分を作るレーダ
応用では、シグマ・デルタ変調器を用いて非ゼロ搬送周
波数を中心とする信号をサンプルするために、シグマ・
デルタ変調器を使用することが有利である。従来技術の
方法は、ＩおよびＱ成分を抽出するために使用される。
範囲０からｆbまでにおけるスペクトル成分から成るよ
うに作動される。しかし、ＤＡＣおよび入力加算回路の
調波ひずみは抑制されない。入力の周波数次第で、調波
ひずみの成分はノイズ形成帯域内に存在したり、存在し
なかったりする。帯域制限された信号が、一段と高い中
心周波数からヘテロダインされて、デジタルにサンプル
された同位相（ｉ）および直角（Ｑ）成分を作るレーダ
応用では、シグマ・デルタ変調器を用いて非ゼロ搬送周
波数を中心とする信号をサンプルするために、シグマ・
デルタ変調器を使用することが有利である。従来技術の
方法は、ＩおよびＱ成分を抽出するために使用される。
【００８４】調波ひずみの少ない帯域信号を直接サンプ
ルすることが望ましい。搬送周波数は、信号帯域内にＤ
ＡＣおよび加算回路のきわめて高次の調波が存在するよ
うに選択される。高次調波は、低次調波よりもＤＡＣお
よび加算回路において、より小であり、したがって変調
器の出力でひずみがないことに寄与する。より高次の調
波はデシメーション・フィルタの減衰領域内にあり、し
たがって排除される。この搬送周波数選択工程は、改善
された（より低い）シグマ・デルタ出力総調波ひずみ
（ＴＨＤ）を生じ、それによって本発明を使用するレー
ダ・システムの性能を著しく高める。特に、調波誤差の
項がレーダ・システムにおいてきわめて望ましくないの
は、それらがデジタル処理によって抑制できないからで
ある。
ルすることが望ましい。搬送周波数は、信号帯域内にＤ
ＡＣおよび加算回路のきわめて高次の調波が存在するよ
うに選択される。高次調波は、低次調波よりもＤＡＣお
よび加算回路において、より小であり、したがって変調
器の出力でひずみがないことに寄与する。より高次の調
波はデシメーション・フィルタの減衰領域内にあり、し
たがって排除される。この搬送周波数選択工程は、改善
された（より低い）シグマ・デルタ出力総調波ひずみ
（ＴＨＤ）を生じ、それによって本発明を使用するレー
ダ・システムの性能を著しく高める。特に、調波誤差の
項がレーダ・システムにおいてきわめて望ましくないの
は、それらがデジタル処理によって抑制できないからで
ある。
【００８５】搬送周波数は、入力信号帯域幅および変調
器クロック周波数ｆ0eの関数として、上述の調波排除選
択工程により選択される。入力信号帯域幅は、変調器の
ノイズ減衰帯域幅を決定する。入力ｆiでのアナログ信
号の与えられた周波数成分では、調波成分は周波数０，
２ｆi，３ｆi，…，Ｎhｆiに存在する。ここで、Ｎhは
考えられる最高位の調波であり、また低位調波は１ｈに
よって示される。シャノン（ｓｈａｎｎｏｎ）のサンプ
リング原理をこれらの周波数に適用すると、これらエイ
リアス周波数ｆaiは、動作ｆai＝Ｌ［ｆi］＝＋／−１
ｈｆi−ｋｆ0eによって得られるが、この場合Ｌは、ｆ
aiが０とｆ0e／２との間である場合に任意な整数ｋにつ
いての演算子である。
器クロック周波数ｆ0eの関数として、上述の調波排除選
択工程により選択される。入力信号帯域幅は、変調器の
ノイズ減衰帯域幅を決定する。入力ｆiでのアナログ信
号の与えられた周波数成分では、調波成分は周波数０，
２ｆi，３ｆi，…，Ｎhｆiに存在する。ここで、Ｎhは
考えられる最高位の調波であり、また低位調波は１ｈに
よって示される。シャノン（ｓｈａｎｎｏｎ）のサンプ
リング原理をこれらの周波数に適用すると、これらエイ
リアス周波数ｆaiは、動作ｆai＝Ｌ［ｆi］＝＋／−１
ｈｆi−ｋｆ0eによって得られるが、この場合Ｌは、ｆ
aiが０とｆ0e／２との間である場合に任意な整数ｋにつ
いての演算子である。
【００８６】ノイズ減衰帯域はｆ0で中心とされるよう
に選択されので、高調波の項のみが通過帯域内に存在す
る。周波数ｆ0は、ノイズ形成帯域幅、ｆb、および変調
器のクロック周波数ｆ0eの関数として選択される。選択
が大きさ１ｈの調波を除去するように行われるとき、我
々は条件 Ｌ［１h（ｆ0−ｆb／２）］＞（ｆ0＋ｆb／２） Ｌ［１h（ｆ0−ｆb／２）］＜（ｆ0＋ｆb／２） を要求するが、この場合調波除去帯域はｆ0−ｆb／２か
らｆ0＋ｆb／２までの間である。上記の第１条件は、第
２調波がエイリアス（ａｌｉａｓ）でないときに使用さ
れる。上記の第２条件は、第２調波がエイリアスである
ときに使用される。調波成分の最大数を除去するため
に、不等性は一様性にセットされ、１ｈ＝２について解
かれる。この解は、最大調波除去周波数範囲を生じる。
この結果、ノイズ減衰帯域がｆ0e／４以下に置かれると
き第１最適選択ｆ0＝３ｆb／２となり、また帯域がｆ0e
／４以上に置かれるとき第２最適選択ｆ0＝１／２（ｆ
0e−３ｆb）となる。
に選択されので、高調波の項のみが通過帯域内に存在す
る。周波数ｆ0は、ノイズ形成帯域幅、ｆb、および変調
器のクロック周波数ｆ0eの関数として選択される。選択
が大きさ１ｈの調波を除去するように行われるとき、我
々は条件 Ｌ［１h（ｆ0−ｆb／２）］＞（ｆ0＋ｆb／２） Ｌ［１h（ｆ0−ｆb／２）］＜（ｆ0＋ｆb／２） を要求するが、この場合調波除去帯域はｆ0−ｆb／２か
らｆ0＋ｆb／２までの間である。上記の第１条件は、第
２調波がエイリアス（ａｌｉａｓ）でないときに使用さ
れる。上記の第２条件は、第２調波がエイリアスである
ときに使用される。調波成分の最大数を除去するため
に、不等性は一様性にセットされ、１ｈ＝２について解
かれる。この解は、最大調波除去周波数範囲を生じる。
この結果、ノイズ減衰帯域がｆ0e／４以下に置かれると
き第１最適選択ｆ0＝３ｆb／２となり、また帯域がｆ0e
／４以上に置かれるとき第２最適選択ｆ0＝１／２（ｆ
0e−３ｆb）となる。
【００８７】調波は、項によりまたは
【００８８】
【数１７】 によって求められる最大調波成分Ｎhまで、上記に定め
られた通り選択された搬送周波数と共に、図１６の配列
により除去されるが、この場合方形ブラケットは先端切
りを示す。この公式において、ｆ1は下方帯域縁ｆ1＝ｆ
0−ｆb／２である。
られた通り選択された搬送周波数と共に、図１６の配列
により除去されるが、この場合方形ブラケットは先端切
りを示す。この公式において、ｆ1は下方帯域縁ｆ1＝ｆ
0−ｆb／２である。
【００８９】本発明の１つの面によるレーダ・システム
を図２２に示す。図２２において、伝達構成は、送信機
（ＴＸ）１０１０とアンテナ１０１２とを含んでいて、
１０１４として表わされ、また１０１６で表わされたタ
ーゲットに向かう周波数の搬送波を含む電磁エネルギー
を送る。受信（ＲＸ）装置１０１８は、アンテナ（１０
２０）と結合されてターゲットからのエコー信号を受信
して通路１０２２に受信を作る。受信信号は同じ搬送周
波数であり、またはターゲットが作動している場合は搬
送周波数の近い。周波数変換器１０２４は受信機に結合
されていて、受信信号を通路１０２６の中間周波数（Ｉ
Ｆ）に変換する。通路１０２６の周波数変換された信号
は、中間周波数を中心とし、また一定の帯域幅を有する
帯域制限されたアナログ信号である。図１６のＡＤＣ７
００に対応するアナログ・デジタル変換器７００は、周
波数変換器１０２４に結合されて、帯域制限されたアナ
ログ信号を時間−および振幅−量子化されたデジタル信
号に変換する。図１６に関して、上述の通り、アナログ
・デジタル変換器には、（ｉ）帯域制限されたアナログ
信号を受信するとともに中間デジタル信号のアナログ・
レプリカを受信する非反転入力口２５４を含み、アナロ
グ信号からのアナログ・レプリカを減算して差信号を作
るアナログ第１加算器２０２と、（ii）Ｎビット・アナ
ログ・デジタル変換器（２１０）であって、Ｎが１であ
ることができ、量子化ノイズを受けて、差信号から導か
れる共振信号を受信し、中間デジタル信号のサンプルを
発生するように結合っされたＮビット・アナログ・デジ
タル変換器（２１０）と（iii)アナログ・デジタル変換
器（２１０）に結合されて、中間デジタル信号を中間デ
ジタル信号の前述のアナログ・レプリカに変換し、また
アナログ・レプリカを前記第１加算器２０２に結合する
Ｎビット・デジタル・アナログ変換器（２１８）と、
（iv）アナログ・デジタル変換器（２１０）に結合され
て、中間デジタル信号をデジタルで低域ろ過して前記量
子化ノイズを抑制し、また帯域制限されたアナログ信号
を表すデジタル出力信号を発生させるデシメータ・フィ
ルタ配列（１０８）と、（ｖ）アナログ・デジタル変換
器（２１０）に結合され、さらに、第１加算器（２０
２）にも結合されていて、そこから差信号を受信し、ま
たアナログ差信号をろ過する共振器（７５８）とが含ま
れる。図１６に関して上記にも説明した通り、共振器７
５８には、（ａ）第１加算器に結合されて、そこから差
信号を受信して、少なくとも第１および第２加重遅延帰
還信号を差信号に加え、それによって遅延されない第１
加算信号を発生させる第２加算装置（７６２）と、
（ｂ）第２加算配列（７６２）に結合されて、第１重み
により遅延されない第１加算信号の重み付けをして、加
重された遅延されない中間信号を発生させる第１加重配
列（７６６1）と、（ｃ）第１加重配列（７６６1）に結
合されて、加重された遅延されない中間信号を加重遅延
された第１加算信号の少なくとも１つに加算して共振信
号を作る第３加算配列（７６４）と、（ｄ）第２加算配
列（７６２）に結合されて、第１遅延により遅延されな
い第１加算信号を遅延させて第１遅延加算信号を作る第
１遅延配列（７６８1）と、（ｅ）第１遅延配列（７６
８1）に結合されて、第１遅延加算信号を第２重みで加
重して第１加重遅延帰還信号を作る第２加重配列（７７
０1）と、（ｆ）第１遅延配列７６８1に結合されて、第
１遅延加算信号を第３重みで加重して加重遅延第１加算
信号の最初の１つを作る第３加重配列（７６６2）と、
（ｇ）第１遅延配列（７６８1）に結合されて、第２遅
延により第１遅延加算信号を遅延させて、第２遅延加算
信号を作る第２遅延配列（７６８2）と、第２遅延配列
（７６８2）に結合されて、第４重みで第２遅延加算信
号の重み付けをして第２加重遅延帰還信号を作る第４加
重配列（７７０2）とを含む。デジタル信号処理（ＤＳ
Ｐ）ブロック１０３０は、ＡＤＣ７００に結合されて、
ドップラーろ過、レンジ・サイドローブ抑制、レンジ決
定などのような在来のレーダ・デジタル信号処理を行
い、さらに、選択されたターゲットを表わす信号を発生
させる。ＤＳＰ１０３０によって作られた信号は、ター
ゲット情報を表示するために表示ブロック１０３２に加
えられる。本発明の特定実施例において、図２２のＮビ
ット・アナログ・デジタル変換器およびＮビット・デジ
タル・アナログ変換器の一方またはその両方は、ＩＦ搬
送周波数に関する特定のサンプリング速度でサンプルさ
れる。１つ有利な中間周波数は、ＡＤＣまたはＤＡＣの
特定なサンプリング速度と、帯域制限されたアナログＩ
Ｆ信号の帯域幅の３倍との間の差の半分に等しい。もう
１つの有利な関係は、上述の理由で帯域制限されたＩＦ
信号の帯域幅の３／２に等しい中間周波数を置くことで
ある。
を図２２に示す。図２２において、伝達構成は、送信機
（ＴＸ）１０１０とアンテナ１０１２とを含んでいて、
１０１４として表わされ、また１０１６で表わされたタ
ーゲットに向かう周波数の搬送波を含む電磁エネルギー
を送る。受信（ＲＸ）装置１０１８は、アンテナ（１０
２０）と結合されてターゲットからのエコー信号を受信
して通路１０２２に受信を作る。受信信号は同じ搬送周
波数であり、またはターゲットが作動している場合は搬
送周波数の近い。周波数変換器１０２４は受信機に結合
されていて、受信信号を通路１０２６の中間周波数（Ｉ
Ｆ）に変換する。通路１０２６の周波数変換された信号
は、中間周波数を中心とし、また一定の帯域幅を有する
帯域制限されたアナログ信号である。図１６のＡＤＣ７
００に対応するアナログ・デジタル変換器７００は、周
波数変換器１０２４に結合されて、帯域制限されたアナ
ログ信号を時間−および振幅−量子化されたデジタル信
号に変換する。図１６に関して、上述の通り、アナログ
・デジタル変換器には、（ｉ）帯域制限されたアナログ
信号を受信するとともに中間デジタル信号のアナログ・
レプリカを受信する非反転入力口２５４を含み、アナロ
グ信号からのアナログ・レプリカを減算して差信号を作
るアナログ第１加算器２０２と、（ii）Ｎビット・アナ
ログ・デジタル変換器（２１０）であって、Ｎが１であ
ることができ、量子化ノイズを受けて、差信号から導か
れる共振信号を受信し、中間デジタル信号のサンプルを
発生するように結合っされたＮビット・アナログ・デジ
タル変換器（２１０）と（iii)アナログ・デジタル変換
器（２１０）に結合されて、中間デジタル信号を中間デ
ジタル信号の前述のアナログ・レプリカに変換し、また
アナログ・レプリカを前記第１加算器２０２に結合する
Ｎビット・デジタル・アナログ変換器（２１８）と、
（iv）アナログ・デジタル変換器（２１０）に結合され
て、中間デジタル信号をデジタルで低域ろ過して前記量
子化ノイズを抑制し、また帯域制限されたアナログ信号
を表すデジタル出力信号を発生させるデシメータ・フィ
ルタ配列（１０８）と、（ｖ）アナログ・デジタル変換
器（２１０）に結合され、さらに、第１加算器（２０
２）にも結合されていて、そこから差信号を受信し、ま
たアナログ差信号をろ過する共振器（７５８）とが含ま
れる。図１６に関して上記にも説明した通り、共振器７
５８には、（ａ）第１加算器に結合されて、そこから差
信号を受信して、少なくとも第１および第２加重遅延帰
還信号を差信号に加え、それによって遅延されない第１
加算信号を発生させる第２加算装置（７６２）と、
（ｂ）第２加算配列（７６２）に結合されて、第１重み
により遅延されない第１加算信号の重み付けをして、加
重された遅延されない中間信号を発生させる第１加重配
列（７６６1）と、（ｃ）第１加重配列（７６６1）に結
合されて、加重された遅延されない中間信号を加重遅延
された第１加算信号の少なくとも１つに加算して共振信
号を作る第３加算配列（７６４）と、（ｄ）第２加算配
列（７６２）に結合されて、第１遅延により遅延されな
い第１加算信号を遅延させて第１遅延加算信号を作る第
１遅延配列（７６８1）と、（ｅ）第１遅延配列（７６
８1）に結合されて、第１遅延加算信号を第２重みで加
重して第１加重遅延帰還信号を作る第２加重配列（７７
０1）と、（ｆ）第１遅延配列７６８1に結合されて、第
１遅延加算信号を第３重みで加重して加重遅延第１加算
信号の最初の１つを作る第３加重配列（７６６2）と、
（ｇ）第１遅延配列（７６８1）に結合されて、第２遅
延により第１遅延加算信号を遅延させて、第２遅延加算
信号を作る第２遅延配列（７６８2）と、第２遅延配列
（７６８2）に結合されて、第４重みで第２遅延加算信
号の重み付けをして第２加重遅延帰還信号を作る第４加
重配列（７７０2）とを含む。デジタル信号処理（ＤＳ
Ｐ）ブロック１０３０は、ＡＤＣ７００に結合されて、
ドップラーろ過、レンジ・サイドローブ抑制、レンジ決
定などのような在来のレーダ・デジタル信号処理を行
い、さらに、選択されたターゲットを表わす信号を発生
させる。ＤＳＰ１０３０によって作られた信号は、ター
ゲット情報を表示するために表示ブロック１０３２に加
えられる。本発明の特定実施例において、図２２のＮビ
ット・アナログ・デジタル変換器およびＮビット・デジ
タル・アナログ変換器の一方またはその両方は、ＩＦ搬
送周波数に関する特定のサンプリング速度でサンプルさ
れる。１つ有利な中間周波数は、ＡＤＣまたはＤＡＣの
特定なサンプリング速度と、帯域制限されたアナログＩ
Ｆ信号の帯域幅の３倍との間の差の半分に等しい。もう
１つの有利な関係は、上述の理由で帯域制限されたＩＦ
信号の帯域幅の３／２に等しい中間周波数を置くことで
ある。
【００９０】本発明の他の実施例は当業者にとって明白
であると思う。例えば、「反転」および「非反転」入力
が説明されたが、それらは各種チャネルに生じる符号反
転に合うことが要求される。加重「増幅器」は、既知の
通り、所望の伝達関数に適するならば、反転または非反
転利得ではなくて反転または非反転減衰や損失を作る。
アナログ乗算器または増幅器は理想的には線形である
が、当業者は、すべてのそのような素子が固有の非線形
性を含み、かつ非線形のいくらかは例えば前置ひずみデ
バイスによって修正される。
であると思う。例えば、「反転」および「非反転」入力
が説明されたが、それらは各種チャネルに生じる符号反
転に合うことが要求される。加重「増幅器」は、既知の
通り、所望の伝達関数に適するならば、反転または非反
転利得ではなくて反転または非反転減衰や損失を作る。
アナログ乗算器または増幅器は理想的には線形である
が、当業者は、すべてのそのような素子が固有の非線形
性を含み、かつ非線形のいくらかは例えば前置ひずみデ
バイスによって修正される。
【図１】従来技術のシグマ・デルタ（ΣΔ）アナログ・
デジタル変換器の極めて簡易化されたブロック図であ
る。
デジタル変換器の極めて簡易化されたブロック図であ
る。
【図２】図１の配列の一部の詳細を示す簡易化されたブ
ロック図である。
ロック図である。
【図３】図２の配列の一部の詳細を示す。
【図４】スイッチ式コンデンサ回路を持つ図３の配列の
動作を示す。
動作を示す。
【図５】図１の配列と組み合わされる種々のパラメータ
の周波数プロット対大きさであり、図２の配列の順信号
伝達関数を表わす。
の周波数プロット対大きさであり、図２の配列の順信号
伝達関数を表わす。
【図６】図１の配列と組み合わされる種々のパラメータ
の周波数プロット対大きさであり、図２の配列のノイズ
伝達関数を表わす。
の周波数プロット対大きさであり、図２の配列のノイズ
伝達関数を表わす。
【図７】図１の配列と組み合わされる種々のパラメータ
の周波数プロット対大きさであり、図１の１０進低域フ
ィルタ伝達関数を表わす。
の周波数プロット対大きさであり、図１の１０進低域フ
ィルタ伝達関数を表わす。
【図８】図１の配列と組み合わされる種々のパラメータ
の周波数プロット対大きさであり、図２の入力信号を表
わす。
の周波数プロット対大きさであり、図２の入力信号を表
わす。
【図９】図１の配列と組み合わされる種々のパラメータ
の周波数プロット対大きさであり、図２の配列の入力Ａ
ＤＣノイズ・スペクトル強度を表わす。
の周波数プロット対大きさであり、図２の配列の入力Ａ
ＤＣノイズ・スペクトル強度を表わす。
【図１０】図１の配列と組み合わされる種々のパラメー
タの周波数プロット対大きさであり、信号および変調ノ
イズ強度を示す図１のＡＤＭ出力のスペクトル強度を表
わす。
タの周波数プロット対大きさであり、信号および変調ノ
イズ強度を示す図１のＡＤＭ出力のスペクトル強度を表
わす。
【図１１】図１の低域フィルタ１０９の出力で得られる
補間信号およびノイズを示す。
補間信号およびノイズを示す。
【図１２】図１のデシメータ１１３の出力のスペクトル
強度を表わす。
強度を表わす。
【図１３】従来技術のシグマ・デルタ・アナログ・デジ
タル変換器の簡易化ブロック図である。
タル変換器の簡易化ブロック図である。
【図１４】図１３の従来技術の配列と組合わされた信号
およびノイズのＺ−面ポールとゼロを表わす。
およびノイズのＺ−面ポールとゼロを表わす。
【図１５】図１３の従来技術の配列と組合わされた信号
およびノイズのＺ−面ポールとゼロを表わす。
およびノイズのＺ−面ポールとゼロを表わす。
【図１６】本発明による配列の簡易ブロック図である。
【図１７】図１６の一部の代替配列を表わす。
【図１８】図１６の共振器のポールとゼロの場所のＺ−
面プロットである。
面プロットである。
【図１９】ノイズおよび信号形成伝達関数と結合された
周波数レスポンスのＺ−面および周波数プロットであ
る。
周波数レスポンスのＺ−面および周波数プロットであ
る。
【図２０】ノイズおよび信号形成伝達関数と結合された
周波数レスポンスのＺ−面および周波数プロットであ
る。
周波数レスポンスのＺ−面および周波数プロットであ
る。
【図２１】ノイズおよび信号形成伝達関数と結合された
周波数レスポンスのＺ−面および周波数プロットであ
る。
周波数レスポンスのＺ−面および周波数プロットであ
る。
【図２２】本発明のレーダーシステムの簡略化ブロック
図である。
図である。
１０８ １０進フィルタ装置 ２０２ 第１加算装置 ２１０ Ｎビット・アナログ・デジタル装置 ２１８ Ｎビット・デジタル・アナログ装置 ２５４ 非反転入力 ７５８ 共振装置 ７６２ 第２加算装置 ７６３ 出力 ７６４ 第３加算回路 ７６６1 第１加重装置 ７６６2 第３加重装置 ７６６3 第４加重装置 ７６８1 第１遅延装置（非積分遅延装置） ７６８2 第２遅延装置（非積分遅延装置） ７７０1 第２加重装置 ７７０2 第４加重装置 ＡR2 第３重み
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−243725（ＪＰ，Ａ) 特開 昭56−30316（ＪＰ，Ａ) 特開 昭53−138257（ＪＰ，Ａ) 特開 平３−22626（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (16)
- 【請求項１】 バンド制限されたアナログ信号を時間お
よび振幅量子化デジタル信号に変換するアナログ・デジ
タル変換器であって、 前記 バンド制限のアナログ信号を受信するとともに中間
デジタル信号のアナログ・レプリカ（ｒｅｐｌｉｃａ）
を受信するのに適した非変換入力ポート（２５４）を備
えていて、前記アナログ信号から前記アナロク・レプリ
カを減算して差信号を作るアナログ第１加算装置（２０
２）と、 前記差信号から導かれる共振信号を受信するように結合
され、中間デジタル信号のサンプルを発生させるＮビッ
ト・アナログ・デジタル変換装置であって、量子化ノイ
ズの影響を受けるＮビット・アナログ・デジタル変換器
（２１０）と、該 アナログ・デジタル変換装置（２１０）に結合され
て、前記中間デジタル信号を前記中間デジタル信号の前
記アナログ・レプリカに変換し、また前記アナログ・レ
プリカを前記第１加算装置（２０２）に結合するＮビッ
ト・デジタル・アナログ変換装置（２１８）と、 前記アナログ・デジタル変換装置（２１０）に結合され
て、前記量子化ノイズを抑制するために前記中間デジタ
ル信号をデジタル的に低域ろ過し、また前記バンド制限
されたアナログ信号を表わすデジタル出力信号を発生さ
せる１０進フィルタ装置（１０８）と、 前記アナログ・デジタル変換装置（２１０）に結合さ
れ、また前記第１加算装置（２０２）にも結合されて、
そこから前記差信号を受信して前記アナログ差信号をろ
過し、それによって前記量子化ノイズを抑制する傾向の
ある帰還ループが形成される共振装置（７５８）であっ
て、 （ａ） 前記第１加算装置に結合されて、そこから前記
差信号を受信し、前記差信号に少なくとも第１および第
２の重み付けされた遅延帰還信号を加算し、遅延しない
第１加算信号を発生させる第２加算装置（７６２）と、 （ｂ） 前記第２加算装置（７６２）の出力（７６３）
に結合されて、重み付けされた遅延されない中間信号を
発生させるために前記遅延されない第１加算信号を第１
重みによって重み付けする第１加重装置（７６６1）
と、 （ｃ） 前記第１加重装置（７６６1）に結合されて、
前記重み付けされた遅延されない中間信号を少なくとも
第１の重み付けされた遅延フィードフォワード信号と加
算して前記共振信号を作る第３加算装置（７６４）と、 （ｄ） （ｄ1）非積分遅延装置（７６８1）および（ｄ
2）第２加重装置（７７０1）のカスケードを含む非積分
第１カスケードであって、前記第２加算装置（７６２）
の前記出力（７６３）の間に結合されて、前記遅延され
ない第１加算信号を遅延させて重み付けし、前記遅延は
第１遅延周期までであり、また前記加重は第２重み付け
をし、それにより、前記第１加重遅延帰還信号を作る第
２加重装置（７７０1）と、 （ｅ） （ｅ1）非積分遅延装置（７６８ 1 ）と（ｅ2）
第３加重装置（７６６ 2 ）とのカスケードを含む非積分
第２カスケードであって、該第２ガスケードが、前記第
２加算装置（７６２）の前記出力（７６３）と、前記第
３加算装置（７６４）の入力との間に結合されて、前記
遅延されない第１加算信号を遅延させて加重し、前記遅
延は第２遅延周期によるもので、また前記加重は第３重
み（ＡR2）によるもので、それにより前記第１加重遅延
フィードフォワード信号を作る非積分第２カスケード
と、 （ｆ） （ｆ1）非積分の遅延装置（７６８1、７６
８2）および（ｆ2）第４加重装置（７７０ 2 ）のガスケ
ードを含む非積分第３カスケードであって、該第３カス
ケードが、前記第２加算装置（７６２）の前記出力（７
６３）と、前記第２加算装置（７６２）の入力との間に
結合されて、前記遅延されない第１加算信号を遅延させ
かつ加重を行い、前記遅延は第３遅延周期によるもの
で、また前記加重は第４重みによるもので、それにより
前記第２加重遅延帰還信号を作る非積分第３カスケード
とを含む、ことを特徴とするアナログ・デジタル変換
器。 - 【請求項２】 前記第１および第２カスケードの前記遅
延装置は共通の第１遅延素子を含み、それにより、第１
遅延信号を作り、また前記第３カスケードの前記第３遅
延装置は、第２遅延信号を作るために第２遅延素子とカ
スケード接続された前記第１遅延素子を含む、ことを特
徴とする請求項１記載の変換器。 - 【請求項３】 帯域制限されたアナログ信号を、時間お
よび振幅量子化されたデジタル信号に変換するアナログ
・デジタル変換器であって、 前記帯域制限されたアナログ信号を受信するとともに、
中間デジタル信号のアナログ・レプリカを受信するのに
適した非反転入力ポート（２５４）を備え、それによ
り、前記アナログ信号から前記アナログ・レプリカを引
いて差信号を作るアナログ第１加算装置（２０２）と、 前記差信号から導かれた共振信号を受信するように結合
され、それにより、中間デジタル信号のサンプルを発生
させるＮビットのアナログ・デジタル変換装置（２１
０）であって、ノイズの量子化を受けるＮビット・アナ
ログ・デジタル変換装置（２１０）と、 前記アナログ・デジタル変換装置（２１０）に結合され
て、前記中間デジタル信号を前記中間デジタル信号の前
記アナログ・レプリカに変換し、また前記アナログ・レ
プリカを前記第１加算装置（２０２）に結合するＮビッ
ト・デジタル・アナログ変換装置（２１８）と、 前記アナログ・デジタル変換装置（２１０）に結合され
て、前記中間デジタル信号をデジタルに低域ろ過して前
記量子化ノイズを抑制し、また前記帯域制限されたアナ
ログ信号を表わすデジタル出力信号を発生させる１０進
フィルタ装置（１０８）と、 前記アナログ・デジタル変換装置（２１０）に結合さ
れ、また前記第１加算装置（２０２）にも結合されて、
前記差信号をそこから受信し、さらに、前記アナログ差
信号をろ過する共振装置（７５８）であって、 （ａ） 前記第１加算装置に結合されて、前記差信号を
そこから受信し、また前記差信号に少なくとも第１およ
び第２加重遅延帰還信号を加え、それにより、遅延され
ない第１加算信号を発生させる第２加算装置（７６２）
と、 （ｂ） 前記第２加算装置（７６２）に結合されて、前
記遅延されない第１加算信号を第１重みにより重み付け
して遅延されない中間信号を発生させる第１加重装置
（７６６1）と、 （ｃ） 前記第１加重装置（７６６1）に結合されて、
前記加重された遅延されない中間信号を、少なくとも第
１加重遅延フィードフォワード信号に加算して、前記共
振信号を作る第３加算装置（７６４）と、 （ｄ） 前記第２加算装置（７６２）に結合されて、前
記遅延されない第１加算信号を第１遅延周期だけ遅延さ
せて、第１遅延加算信号を作る第１遅延装置（７６
８1）と、 （ｅ） 前記第１遅延装置（７６８1）に結合されて、
前記第１遅延加算信号を第２重みで加重して、前記第１
加重遅延帰還信号を作る第２加重装置（７７０1）と、 （ｆ） 前記第１遅延装置（７６８1）に結合されて、
前記第１遅延加算信号を第３重みで加重して、第１加重
遅延フィードフォワード信号を作る第３加重装置（７６
６2）と、 （ｇ） 前記第１遅延装置（７６８1）に結合されて、
前記第１遅延加算信号を第２遅延だけ遅延させて、第２
遅延加算信号を作る第２遅延装置（７６８2）と、 （ｈ） 前記第２遅延装置（７６８2）に結合されて、
前記第２遅延加算信号を第４重みで加重して、前記第２
加重遅延帰還信号を作る第４加重装置（７７０2）とを
含む共振装置（７５８）を備えることを特徴とするアナ
ログ・デジタル変換器。 - 【請求項４】 前記共振器はさらに、前記第２遅延装置
（７６８2）および前記第３加算装置の入力に結合され
る第４加重装置（７６６3）を含み、それにより、前記
第２遅延加算信号を加重して第２加重遅延フィードフォ
ワード信号を作る、ことを特徴とする請求項３記載の変
換器。 - 【請求項５】 前記第１および第２遅延が等しい、こと
を特徴とする請求項３記載の変換器。 - 【請求項６】 前記遅延装置は連続時間アナログ遅延装
置である、ことを特徴とする請求項３記載の変換器。 - 【請求項７】 前記加重装置は連続時間アナログ加重装
置である、ことを特徴とする請求項３記載の変換器。 - 【請求項８】 前記共振装置の前記加算装置および前記
加重装置は、それぞれ連続時間アナログ加算および加重
装置であり、前記遅延装置は不連続時間アナログ遅延装
置である、ことを特徴とする請求項３記載の変換器。 - 【請求項９】 前記第１および第２重みは大きさが等し
い、ことを特徴とする請求項３記載の変換器。 - 【請求項１０】 前記第３および第４重みの大きさが等
しい、ことを特徴とする請求項９記載の変換器。 - 【請求項１１】 前記Ｎビット・アナログ・デジタル変
換装置はサンプリング速度で計時され、また前記第１お
よび第２遅延装置のおのおのは、前記サンプリング速度
で１つのサンプルの持続時間の整数倍に等しい時間の間
遅延する、ことを特徴とする請求項３記載の変換器。 - 【請求項１２】 前記整数が１である、ことを特徴とす
る請求項１１記載の変換器。 - 【請求項１３】 ターゲットに向かって電磁エネルギー
を伝達し、該エネルギーは搬送周波数を含む送信装置
と、 前記ターゲットからエコー信号を受信して、前記ターゲ
ットに関する情報を含む受信信号を作る受信装置と、前記受信信号を中間周波数に変換するために前記受信装
置に結合されていて、 前記中間周波数の付近に中心が置
かれた前記帯域制限のアナログ信号を作り、それによっ
て前記時間および振幅量子化デジタル信号が前記ターゲ
ットについての情報を含むデジタル・レーダ信号を表わ
す周波数変換装置と、 前記アナログ・デジタル変換器に結合されて前記時間お
よび振幅量子化デジタル信号を処理し、表示用の信号を
作るレーダ・デジタル信号処理装置と、 前記レーダ・デジタル信号処理装置に結合されて、前記
ターゲットに関する情報を表示する表示装置とを含む、
ことを特徴とする請求項３記載の変換器。 - 【請求項１４】 ターゲットに向かって電磁エネルギー
を送り、該エネルギーは搬送周波数を含む送信装置と、 前記ターゲットからエコー信号を受信して前記ターゲッ
トに関する情報を含む受信信号を作る受信装置と、前記受信信号を中間周波数に変換するために前記受信装
置に結合されていて、 前記中間周波数を中心としかつ帯
域幅を持つ帯域制限のアナログ信号を作り、前記帯域制
限のアナログ信号が前記ターゲットに関する情報を含む
周波数変換装置と、 前記帯域制限アナログ信号を時間および振幅量子化デジ
タル信号に変換するア ナログ・デジタル変換器であっ
て、 (i) 前記帯域制限アナログ信号を受信し、かつ中間デ
ジタル信号のアナログ・レプリカを受信するようにされ
た非反転入力ポート（２５４）を含み、前記差信号を形
成するように前記アナログ信号から前記アナログ・レプ
リカを差し引くアナログ第１加算装置（２０２）と、 (ii) 前記差信号から導かれた共振信号を受信するよう
に結合されていて、中間デジタル信号のサンプルを発生
させ、前記アナログ・デジタル変換装置は量子化ノイズ
を受けるＮビットアナログ・デジタル変換装置（２１
０）と、 (iii) 前記アナログ・デジタル変換装置（２１０）に
結合されて、前記中間デジタル信号を前記中間デジタル
信号の前記アナログ・レプリカに変換し、さらに、前記
アナログ・レプリカを前記第１加算装置（２０２）に結
合するＮビット・デジタル・アナログ変換装置（２１
８）と、 (iv) 前記アナログ・デジタル変換装置（２１０）に結
合されて、前記量子化ノイズを抑制するために前記中間
デジタル信号をデジタル低域通過ろ過し、また前記帯域
制限アナログ信号を表わすデジタル出力信号を発生させ
る１０進フィルタ装置（１０８）と、 (v) 前記アナログ・デジタル変換装置（２１０）に結
合され、また前記第１加算装置（２０２）にも結合され
て、そこから前記差信号を受信し、さらに、前記アナロ
グ差信号をろ過する共振装置（７５８）であって、 （ａ） 前記第１加算装置に結合されて、そこから前記
差信号を受信し、また少なくとも第１および第２加重遅
延帰還信号を前記差信号に加算し、それにより、遅延さ
れない第１加算信号を発生させる第２加算装置（７６
２）と、 （ｂ） 前記第２加算装置（７６２）に結合されて、前
記遅延されない第１加算信号を第１重みによって加重
し、加重された遅延されない中間信号を発生させる第１
加重装置（７６６1）と、 （ｃ） 前記第１加重装置（７６６1）に結合されて、
前記加重された遅延されない中間信号を少なくとも１つ
の加重された遅延第１加算信号と加算して前記共振信号
を作る第３加算装置（７６４）と、 （ｄ） 前記第２加算装置（７６２）に結合されて、前
記遅延されない第 １加算信号を第１遅延まで遅延させ、
第１遅延加算信号を作る第１遅延装置（７６８1）と、 （ｅ） 前記第１遅延装置（７６８1）に結合されて、
前記第１遅延加算信号を第２重みで加重して前記第１加
重遅延帰還信号を作る第２加重装置（７７０1）と、 （ｆ） 前記第１遅延装置（７６８1）に結合されて、
前記第１遅延加算信号を第３重みで加重して、前記加重
遅延の第１加算信号を作る第３加重装置（７６６2）
と、 （ｇ） 前記第１遅延装置（７６８1）に結合されて、
前記第１遅延加算信号を第２遅延だけ遅延させて第２遅
延加算信号を作る第２遅延装置（７６８2）と、 （ｈ）前記第２遅延装置（７６８2）に結合されて、前
記第２遅延加算信号に第４重みで加重して前記第２加重
遅延帰還信号を作る第４加重装置（７７０2）とを含む
共振装置（７５８）とを含むアナログ・デジタル変換器
と、該 アナログ・デジタル変換器に結合され、前記時間およ
び共振量子化デジタル信号を処理して表示用の信号を発
生させるレーダ・デジタル信号処理装置と、該 レーダ・デジタル信号処理装置に結合されて、前記タ
ーゲットに関する情報を表示する表示装置とを含む、こ
とを特徴とするレーダ・システム。 - 【請求項１５】 前記Ｎビット・アナログ・デジタル変
換装置および前記Ｎビット・デジタル・アナログ変換装
置の少なくとも１つが特定のサンプリング速度でサンプ
ルされ、 また前記中間周波数は前記特定のサンプリング速度と、
前記帯域制限アナログ信号の前記帯域幅の３倍との間の
差の1/2 に等しい、ことを特徴とする請求項１４記載の
レーダ・システム。 - 【請求項１６】 前記中間周波数は前記帯域制限の信号
の前記帯域幅の3/2に等しい、ことを特徴とする請求項
１４記載のレーダ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/102,362 US5392042A (en) | 1993-08-05 | 1993-08-05 | Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor |
| US08/102,362 | 1993-08-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312555A JPH07312555A (ja) | 1995-11-28 |
| JP3244597B2 true JP3244597B2 (ja) | 2002-01-07 |
Family
ID=22289449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20270694A Expired - Fee Related JP3244597B2 (ja) | 1993-08-05 | 1994-08-04 | 制御されたポール−ゼロ場所を有するろ過を持つシグマ−デルタ・アナログ・デジタル変換器とその装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5392042A (ja) |
| EP (1) | EP0643488B1 (ja) |
| JP (1) | JP3244597B2 (ja) |
| DE (1) | DE69424839T2 (ja) |
Families Citing this family (97)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU682032B2 (en) * | 1993-06-29 | 1997-09-18 | Sony Corporation | Audio signal transmitting apparatus and the method thereof |
| US6574581B1 (en) | 1994-10-25 | 2003-06-03 | Honeywell International Inc. | Profile based method for deriving a temperature setpoint using a ‘delta’ based on cross-indexing a received price-point level signal |
| US5838270A (en) * | 1995-01-12 | 1998-11-17 | Texas Instruments Incorporated | Second order and cascaded 2-1 oversampled modulators with improved dynamic range |
| US5870051A (en) * | 1995-08-14 | 1999-02-09 | William K. Warburton | Method and apparatus for analog signal conditioner for high speed, digital x-ray spectrometer |
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| EP0643488B1 (en) | 2000-06-07 |
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| DE69424839D1 (de) | 2000-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010918 |
|
| LAPS | Cancellation because of no payment of annual fees |