WO2007066431A1 - 高精度マルチバンドパスδς変調器 - Google Patents

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WO2007066431A1
WO2007066431A1 PCT/JP2006/315200 JP2006315200W WO2007066431A1 WO 2007066431 A1 WO2007066431 A1 WO 2007066431A1 JP 2006315200 W JP2006315200 W JP 2006315200W WO 2007066431 A1 WO2007066431 A1 WO 2007066431A1
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signal
analog
filter
dac
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Hiroyuki Hagiwara
Atsushi Motozawa
Haruo Kobayashi
Hao San
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National University Corporation Gunma University
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    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
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    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path

Definitions

  • 0004 34 is a cock diagram for explaining the noise generation due to the linearity of the chibit C.
  • 34 (a) is a cock and FIG. 34 (b) is its equivalent circuit.
  • 000 534 (a) it is supplied to the input XX, the subtracting force.
  • Z The Zindy function next to is denoted by (Z)
  • Z The Zindy function next to is denoted by (Z)
  • This chibit C 2 Although it is converted to a digital signal, noise Z is added with the conversion as shown in 34 (b). This noise becomes larger as the number becomes larger. Therefore, the noise of Chibit C is smaller than that of C.
  • the converted digitizer () is sent via C3 of the Tibit.
  • non-linear noise Z 35 is a comparison of the digital (analog) line for C digital digit () chibit. However, no non-linear noise appears in bit C, but non-linear noise appears when using CH AC. This is due to the difference caused by the linearity of the elements composing Chibi and C.
  • Figure 36 shows an example of the construction of the 000 9 Tibit C 3 and its operation.
  • the switch C 3 is composed of 8 C to C, an operation (A) 4 and a feedback capacitor C, and switches S to S.
  • the switches caused by this are designated as e, e ... c can be expressed as cce, cce, ..., Cce.
  • the output voltage is output via the feedback capacitor c.
  • Equation (2) is expressed by Equation (2).
  • the keys C, C ... ⁇ are often turned on, and C, C6 ... ⁇ are turned on.
  • the one described in (1) is applied to the noise generated by NAND AZ Tibit C, and the effect is only in a single range.
  • the Tibit AS described in 2 increased the number of products required to do so, and as a result, the amount and power of the dower increased.
  • the purpose is to reduce the overall door force at low order by using C, and to reduce the linear noise of CHIBIT C by providing a digital (pointer) in C parallel. Is.
  • Ming AS a subtraction path to which the analog signal is supplied, a zero point to which the power of this path is supplied, and a Power is supplied to the analog signal to convert the analog signal into a digital signal, and the digital power from this analog digital signal is converted into an analog signal to the digital signal.
  • a weighting (W Da a WeghedAve agng) pointer that sequentially supplies digital signals to a plurality of segment elements that make up the digital analog path is set to the frequency It is characterized in that it is installed in a row according to.
  • the Ming state there is a zero dot with a zero point
  • the next domain is the one with no DC component
  • the zero point is the one that includes the DC component in the next signal.
  • the NAND symbol is sampled. It is set that the wave number is fs, and the wave number in the area of the data is set to have a wave number other than fs 4 (for example, fs 6).
  • a weighting pointer for supplying the signal is provided in the column corresponding to the wave number of the index.
  • the power to be supplied from the path is supplied to the analog digitizer path that converts the analog signal into a digital signal and the digital power from this analog digital signal to the analog signal.
  • the chindossi is the sampling wavenumber f. If the wavenumber in the minute range is outside f4 and the wavenumber in the range is (2) fs2, or fs, except that f is a specific number (for example, f 6 5f 6 7f 6 (26) is the center wave number), and there are multiple segments that make up the digital analog circuit.
  • the feature is that they are provided in rows according to the wave number of the swe.
  • the WC pointer corresponding to this state is incremented by 8 and, by virtue of this, in the case of a region that is easily attenuated by external influences and other commonly used regions, the signal with a center frequency of 3f 6) is intentionally removed. Transmissions can be formed. In other words, by selecting whether to send or receive, it is possible to prevent the influence of transmission.
  • this is realized by adding multiple digitizers (pointers) to the normal segment C, but this pointer is a DC signal in the next area.
  • a digital device for reducing the influence of nonlinearity is provided in parallel with the chip C used in the chip in the AZ of the chip bit, so that the characteristics of the chip bit C are reduced.
  • the non-linear noise that is introduced can be removed efficiently.
  • the following signal which is the state of implementation, does not include the DC component.
  • Fig. 6 is an AZ check diagram when using a tenderer (P) with each zero point.
  • Fig. 2 is a diagram showing the composition of WC used in the implementation of Ming. It is an image diagram.
  • FIG. 43 is a diagram for explaining the operation of the P image diagram shown in FIG. Fig. 5 is an image diagram showing (4) a P-clock as a W C pointer used in the implementation of Ming.
  • FIG. 7 is a diagram showing S for the spectrum (a) and OS when the number of P i is 4 in the clear state.
  • Fig. 8 is a diagram showing S for the spectrum (a) and OS, where P is the number in the clear state.
  • FIG. 9 is a diagram showing S for the spectrum (a) and OS when the number of P i is 2 in the clear state.
  • FIG. 10 is a diagram showing S spectrum with respect to the spectrum (a) and the OS when the number of P y is 3 in the 10th light state.
  • 1 is a diagram showing S for a spectrum (a) and OS when the number of Ps is 5 in the first state.
  • 12 is a diagram showing S spectrum with respect to the spectrum (a) and OS when the number of P y is 6 in the case of 12 Ming.
  • FIG. 13 is a diagram showing S spectrum with respect to the spectrum (a) and OS when the number of P y is 7 in the clear state.
  • FIG. 14 is a diagram showing S for the spectrum (a) and OS when the number of Ps is 8 in the clear state.
  • 16 is a P image diagram that constitutes a W C pointer in the state 2 of 16 Ming.
  • FIG. 17 is a diagram for explaining the operation of the P image diagram shown in FIG. 18 is an image diagram in which P is formed as a pointer of WC used in the state 2 of 18 Ming, and (4).
  • FIG. 8 is a diagram showing the spectrum (a) and S (b) with respect to OS when the number of P i is 4 in the state 2 of 20.
  • 21 is a diagram showing the spectrum (a and S (b) with respect to OS when the number of P i is 2 in the second state of 21 Ming.
  • 22 is a diagram showing the spectrum (a) and S (b) with respect to OS when the number of P y is 2 in the second state of Ming.
  • FIG. 23 is a diagram showing the spectrum (a) and S (b) with respect to OS when the number of P y is 3 in the second state of 23 Ming.
  • 24 is a diagram showing the spectrum (a) and S (b) with respect to the OS when the number of P y is 5 in the second state of 24 Ming.
  • 25 is a diagram showing the spectrum (a) and S (b) with respect to the OS when the number of Ps is 6 in the second state of 25 Ming.
  • 26 is a diagram showing the spectrum (a) and S (b) with respect to OS when the number of P y is 7 in the second state of Ming.
  • FIG. 27 is a diagram showing the spectrum (a) and S (b) with respect to OS when the number of P y is 8 in the second state of Ming 27.
  • Fig. 3 is a diagram showing the spectrum for (a) and S for OS when the wave number of the pulse in the state of 3 of 30 is set to fs 6 outside f5 ⁇ 4 and the HP pointer is set to 3.
  • FIG. 33 is a diagram showing S spectrum (a) OS for S (b) in the fourth state of Ming Ming.
  • the parentheses show the analog digitizer conversion using the WC when using the tender switch 2 that has zero points that do not contain the DC component in the next signal.
  • (b) is a diagram showing the relationship between the signal wave number and the noise base in the frequency band.
  • S is the output for the signal component, and is the noise component. That is, the value obtained by adding S and is, which indicates that the output value is the signal plus noise.
  • 003 (b) is a diagram showing how the noise affects the range centered around the signal frequency f.
  • This wave number f is f (2) f 2 (,,,, 2, ..., Where f is the sampling wave number,
  • W C4 is composed of a normal C5 that converts an analog signal to a digital signal and a pointer 6 that indicates the position of the segment element that constitutes C5.
  • 003 3 is an image diagram showing the composition of the pointer 6 and C5 in a simulated manner to explain the composition of the pointer 6 and C5, and W C4 is composed of a plurality of 3 of 3 as described later.
  • digital circuits are used in digital circuits.
  • 3 constitutes a pointer (2) of W C4, which is applied to an AS such as the one shown with a zero-pointer (P-I) that has DC points in the next signal.
  • P-I zero-pointer
  • This is the image of the PC to be used.
  • the digital distribution circuit 7 of C8 is provided, and the analog distribution circuit 9 is provided at the subsequent stage.
  • the data subtracted before is supplied to the other child via the delay circuit. Then, the calculation is performed with the newly input data.
  • the digital circuit 7 is formed by the delay circuit group. This amount Digit It is converted to an analog signal by the normal C8, and the converted analog signal is supplied to adder 3. Also, through this analog delay circuit 2,
  • 4 (a) to 4 (c) are diagrams for explaining this, and 4 (a is an infinite number of segment children that make up pointer 6, and Fig. 4 (b) has 8 segment children.
  • 4 (c) is a figure showing what the value of ⁇ in the image of 3 is, and as shown in 003 4 4a) ⁇ (c), the input 3 , 2, 3 and 2 are supplied in this order.
  • 3 is given as input A.
  • the delay circuit is, the subtraction remains 3. Therefore, C of C8 also becomes 3, and segments ,, and 2 become (this is shown in 4 (a)).
  • 004 shows the relationship between the values of c, c, 3, c, and c. From this figure, it can be seen that the digitizer is converted into the digitizer with the same value that is related to (C) in the middle.
  • 5 and 6 are several pointers 6 (P image of 3) in AS W C4 at the time of returning to the next area, which is the effect of ) It is a figure for explaining the image and the operation when it is obtained.
  • the pointer 6 of this W C4 is set according to the number of wavenumbers of the tender switch 2, and the number of pointers at this time is made to match that of the tender switch 2. Note that one P-clock image diagram that composes the pointer 6 is the same as that already explained in 3, so the explanation will be given, and the explanation will be given based on 6.
  • the input digital signals are sequentially supplied to the plurality of C) to (V) shown in 5 above. That is, the digitizer distribution circuits 7 to 7d arranged for the respective C to (V) are supplied with the digitizers through the switches 4.
  • the analog circuit ga ⁇ connected to the latter stage of C ⁇ (V) is taken out as an output via 5. For example, as shown in 6, when the input digital signals are supplied in the order of 4, 2, 6, 5, 5, ... As the digital power, 4 are supplied to C and 2 are supplied to C (). , C () is supplied with 6 and C (V) is supplied with 5. The next digital 5 will be supplied to C again.
  • the number of pointers 6 is set to the same as the number of I in W C4.
  • P Let's say that the number of data 2 is 4, and the number of p-clocks that is used as the pointer 6 of W C4 is 4 according to the number of i.
  • 004 7 (a) has four C (1) to V as W C4, with 4 (4) as the number (Z) of zero points that have no DC component in the next signal range.
  • the spectrum (d wavenumber is shown in Fig. 7 (b) for S (gna NoseRa o) against S (ve Samp ngRa o) at that time. It is the figure which showed the value.
  • Fig. 7 (b) shows the ideal S without nonlinear noise, and () shows the case where normal C with nonlinear noise is used.
  • (X) is an example of using W C4 in this embodiment.
  • 7 is the same as the number 4 in the index, but 4 is just an example, and the spectrum K when S is 8 and is 2, and 3 is 2. It shows.
  • ⁇ 4 shows that the value of is larger than 4, that is ,. Even if you look at these figures, you can see that the nonlinear noise is noisy when W C is used.
  • Fig. 5 (a) is a pendant AC that uses the WC to perform analog digit conversion when using the tender switch 2 that has zero points including the DC component in the next signal range.
  • b is a diagram showing the relationship between the signal wave number and the noise base in the frequency band.
  • the input analog X (Z) is supplied to the child of the subtraction 2 where the output digitizer () is converted into an analog signal. Is subtracted from the value.
  • the calculated analog signal is supplied to C22, C22, as a wind switch 2 (hereinafter referred to as P for convenience) that has zero points including the DC component in the next signal. It Although it is output as a digitizer (Z) of the chibit C22, it is supplied to WC and is docked to the child of the subtraction 2.
  • the reaching function of the finite shifter 2 with zero points including the DC component in the next range can be expressed as () Z (Z), where is the number of , By substituting this into Equation (), it can be expressed as Equation (8).
  • the input jitter is supplied to 27 of the digital distribution circuit 24.
  • the previously input data is supplied to the 27 through the delay circuit 28 and added to the newly input data.
  • the digitization circuit 24 is formed by the group via the delay circuit 28.
  • the divided digitizer is converted into an analog C by the normal digital converter 25, and the converted analog C is supplied to the child of the subtracter 3. This analog C is requested to the child of 3 through the delay circuit 29.
  • An analog circuit 26 is formed from the delay circuit 29. Therefore, these three analogs become the analog signal, which is the subtracted data that was input 1 before the input data, and the Mari () analog signal.
  • (a) is a diagram when there are an infinite number of C segment children, and is the case where there are eight 7b C segment children.
  • the P-ism which returns to the original state is executed.
  • the digital camera is supplied three times in a row.
  • the addition of 28 in the delay circuit 28 then remains 3 of addition 27. Therefore, C ,, and 2 become (see (a)).
  • the already added 3 is added via the delay circuit 28 of the adder 27 to become 6, and C 25 and the like are output as 6 analog C. In other words, the segments ⁇ 6 that make up C25 are.
  • This C25 is supplied to the child of subtraction 3 which constitutes the analog division circuit.
  • the previous value of the subtraction 3 is supplied to the child of subtraction 3 via the delay circuit 29. Be paid. Therefore, the analog obtained by subtraction 3 becomes 3 which is the value obtained by subtracting 3 from the input 6 already stored.
  • the digitizer (3) is supplied, the added 3 is added to the previous 6 of 27, resulting in 9 of 27.
  • the value 6 before 1 is subtracted from the analog 9 of this C2 5, so 3 is obtained as an analog. In this way, when 3 is added as input, 3 is always output as an analog force, but the segment of C becomes first, segment ⁇ 2, then segment 3 ⁇ 5, and then 6 ⁇ 8 becomes, and then 9 ⁇ plate becomes infinite.
  • 006 8 and 9 are the same as those in 2 of 5 as shown in A, using a tender with zero points including the DC component in the next area.
  • the digital signals to be input are sequentially supplied to the plurality of C to (V) indicated by 8. That is, the digitizer distribution circuits 24 "to 24d arranged for the respective C to (V) are supplied with the digitizers via the channel 3. An analog circuit connected after the C to (V) is provided.
  • the branch circuits 26 "to 26d are connected to a switch 32, through which the analog C from C to C () is taken out as an analog. For example, as shown in 9, when the input digitizers are supplied in the order of 4, 2, 6, 5, 5, ... As digitizers, 4 are supplied to C and 2 are supplied to C (). , C () is supplied with 6 and C (V) is supplied with 5. The next digital 5 will be supplied to C again. This is the same as explained in the case of 4 packs (5).
  • the pointer is determined in W C23.
  • the number of (corresponding to pointer 6 of 2) is set to the same of.
  • P of P2 is 4, and that the P image of W C 23, which is a pointer, is 4 according to the number of i.
  • FIG. 2 is a diagram showing a spectrum (d wave number) in the case of being configured with V)
  • FIG. 2 (b) is a diagram showing a value of S with respect to S (ve Samp ngRa o) at that time. 2 In (b), () shows the ideal S with non-linear noise, and () shows the case of using normal C with nonlinear noise.
  • (X) is an example of using W C in this implementation.
  • the example in which the factor of the factor in 5 was set as 4 was taken as an example, but 4 is just an example, and in 2 to 23, the spectrum spectrum S in the case of 2 and 3 is It shows. Also, for 24-27, if the value of is greater than 4, that is, o ,, Is shown. Looking at these figures, it can be seen that the AS having a z-tend with zero points including the DC component in the next signal area is the same as the AS () having a z-tend not containing the DC component. When using WC, it can be seen that non-linear noise is generated.
  • the reaching function () of the data 32 shown in 28 (a) is set as in the mathematical expression ().
  • the analog () is fed to the child of the subtraction 3 side, where it is fed to the child of the subtraction 3 side. Is subtracted from the force. It is supplied to the data 32 of 3 and is processed by this data 32 to be supplied to Chibi and C33. It is taken out as a digitizer (Z) of Chibi and C33, supplied to W Chibi and C34, and converted to an analog signal.
  • the wave number in the signal range can be set to f 6.
  • 007 29 is the work of W 4 when the tendosism is applied to the AS configured in 28 (a) such that f 6 (2 6) is the center wave number. It is a figure for explaining.
  • the pointers of W C34 are set to the columns according to the wave number of band 32, and the number of pointers is 3 for the center wave number f 6 (2 6).
  • W C can be explained by considering that C to C () as shown in 5 will switch to numbers according to the input signal. Even when using a command with a wave number in the signal range outside of fs 4, WC is changed as in the case of using the command shown in () and 5 (a). It is possible to reduce the non-linear noise.
  • fs 6 was explained as the wave number in the signal region, but this wave number is not limited to fs 6, but it is not limited to fs 4. Anything is possible.
  • the wave numbers above and below fs 2, such as 3fs 4 and 7fs 8 are used as the wave numbers in the signal range, it is possible to realize AD conversion at the sampling wave number. This law is sampled. In this sampling method as well, the linearity of the DAC can be reduced by using the DW DAC of the tendonism as in the case of avoiding the above-mentioned image.
  • fs 6 3fs 6 5fs 6 7fs 6 can have the wave number in the signal range.
  • the analog X () is fed to the child of the subtraction 35, where it is supplied to the child of the subtraction 35. Is subtracted. It is supplied to the item 36 of 35, which has the transfer function shown in the equation (2), and after being processed by this item 36, is supplied to the chip C37. It is taken out as a digitizer (Z) of Chibi and C37, and is also supplied to W Chibit C38 and converted into an analog signal.
  • the tendonism is applied to the tendons selected so that the center wave number is f 6 5f 6 7f 6.
  • W C38 C as shown in 5
  • 8 points from C to C (V) are required, and these eight pointers are switched to numbers according to the input signal.
  • the pointers that make up W C38 are set in rows according to the wave number of the tender 36. In this way, WC can be applied to the chonds selected for this wave number as well as the chonds shown in (a) and 5 (a). Therefore, it is possible to reduce nonlinear noise.
  • 008432 is a diagram for explaining the operation when eight pointers are used for W C38.
  • the digital power is supplied to W C38 in the order of 4 R 2.
  • C segment ⁇ 3 becomes.
  • the digitizer (3) is input, the segment of C () becomes.
  • the digitizer (6) is input, the segment (5) of C () becomes.
  • 008 33 is equivalent to f 6 5f 6 7f 6 (2 in the AS shown in 3.
  • the AS is explained when the wave number in the signal region is set to f 6 which is different from f 4.
  • the present invention is not limited to the embodiment described here, but includes the examples of the above as long as they do not depart from the spirit of the claims.

Abstract

　マルチビットＤＡＣを用いることに起因する非線形性ノイズを減らし、ハードウェア量、消費電力の少ない高精度のΔΣ変調器であり、アナログ信号が供給される減算回路に、デジタル信号をＤＡ変換してフィードバックする。このフィードバック回路に用いるＤＡＣは、そのＤＡＣを構成する複数のセグメント素子に順番に入力デジタル信号が供給されるように重み付けポインタを備えたＤＡＣ（ＤＷＡＤＡＣ）を用いる。このＤＷＡＤＡＣには、ＡＤＣの前段に置かれるフィルタの種類と次数に基づいてそのポインタの構成と数が設定される。                                    

Description

明 細 書
高精度マルチバンドパス Δ∑変調器
技術分野
[0001] 本発明は、 N個のゼロ点を持つマルチバンドパスフィルタを用いた Δ∑変調器に関 し、特に、変調器内のフィードバック回路系にマルチビットの DAC (Digital Analog Co nverter：デジタルアナログ変換器)を用いた高精度のマルチバンドパス Δ∑変調器 に関する。
背景技術
[0002] 近年、携帯電話や無線 LAN (Local Area Network)等の通信システムの RF受信回 路において、マルチバンドパスフィルタを用いた Δ∑変調器の適用が検討されている 。これは、マルチバンドパス Δ∑変調器を用いると、アナログデジタル変^^ (ADC : Analog Digital Converter)内部における量子化ノイズが信号帯域内で小さくなつて、 デジタル出力の精度を向上させることができるからである（この手法をノイズ 'シエープ という）。また、 Δ∑変調器は、アナログ回路規模が小さぐかつ精度の低いデバイス で高精度の AD変換を実現すると 、う利点もある。
[0003] このように、 Δ∑変調器は、従来から、高速のオーバーサンプリングとノイズ'シエー プ手法により高精度な AD変換器を実現できる方式として、特に音声用の AD変換方 式として広く使われて 、るものであるが、更なる高精度化を追求するためにマルチビ ットの Δ∑変調器を用いた場合には、変調器内の DACの非線形性がノイズ'シエー プされないという問題が生じる。このため、 ADC全体の精度を劣化させてしまうという 不都合があった。
[0004] 図 34は、マルチビット DACの非線形性によるノイズの発生を説明するためのブロッ ク図であり、図 34 (a)はブロック構成図、図 34 (b)はその等価回路を表している。
[0005] 図 34 (a)に示されるように、入力されるアナログ信号 X(Z)は、減算器 100の一方の 入力に供給される。減算器 100の出力は N次のマルチバンドフィルタ 101 (伝達関数 を H (Z)とする）に供給され、ここで帯域内の信号成分のみが取り出されてマルチビッ ト ADC102に供給される。このマルチビット ADC102は、入力されたアナログ信号を デジタル信号に変換するものである力 図 34 (b)に示すように、 AD変換に伴って量 子化ノイズ E (Z)が加えられる。この量子化ノイズは、ビット数が大きくなるほど小さい ものとなる。したがって、マルチビット ADCは 1ビット ADCに比べて量子化ノイズは小 さくなる。
[0006] AD変換されたデジタル出力 Y(Z)は、マルチビットの DAC103を介して減算器 10 0の他方の入力に供給される。このマルチビット DAC103には、 δノイズが重畳され ている（図 34 (b)を参照）。この δノイズは、マルチビット DAC103が本質的に持って いる非線形性ノイズであり、 DAC103を構成する素子、例えばコンデンサのばらつき に起因するノイズである。図 34 (b)に示される等価回路から Υ(Ζ)と Χ(Ζ)の関係は数 式（1)のようになる。
[0007] [数 1]
Figure imgf000004_0001
[0008] ここで、非線形性ノイズ δ (Ζ)について説明しておく。図 35は、 1ビット DACのデジ タルアナログ変換特性 (直線）とマルチビットのときのデジタルアナログ変換特性 (折 れ線）を比較して示したものである。図示の如ぐ 1ビット DACでは非線形ノイズは現 れないが、マルチビット DACを用いると非線形ノイズが出てくる。これはマルチビット DACを構成する素子の非線形性に起因する誤差によるものである。
[0009] マルチビット DAC103の構造の一例と動作説明を図 36に示す。図 36 (a)に示され るように、マルチビット DAC103は、 8つのキャパシタ C〜Cと、演算増幅器（ォペア
0 7
ンプ） 104と、帰還コンデンサ Cと、スィッチ S〜S力 構成される。これらのキャパシ s 0 7
タ c〜cはすべてが完全に等しく製造されるわけではなぐその容量値には多少の
0 7
バラツキが生じる。このバラツキに起因するミスマッチを e、 e · · 'eとし、 C〜Cの平 均値 Cとすると、 C =C + e、 C =C + e , - - -C =C + eと表現することができる。
O 0 1 1 7 7
[0010] そして、入力信号 0〜7までのいずれかの値が入力に供給されると、その数に相当 するコンデンサ（キャパシタ）が充電され、それらの充電されたキャパシタが演算増幅 器の反転端子と出力端子に接続される帰還コンデンサ（キャパシタ） Csを介して出力 される。ここで、入力信号が' m' (例えば m= 3)であれば、図のスィッチ S、 S、 S力 S
0 1 2 オンになってコンデンサ C、 C、 Cに基準電圧 V が充電される。このコンデンサに
0 1 2 ref
充電された電圧は帰還コンデンサ Cを通して出力電圧 V として取り出される。
s out
このときの出力 V は、数式（2)で示される。
out
[0011] [数 2]
Vout=- m -^- Vreff (5 (2)
,a . (e e …斗 e，） Vref
但し （5 = ~ 0 1 Cs 7 はスィッチ So〜S7に 供給される基準電圧である。
[0012] このマルチビット DAC103を用いることによる非線形ノイズ δは、 DAC103のキヤ パシタ C〜Cの値にバラツキに起因するものである力 これはマルチビット DACの
0 7
特性上、入力デジタル信号がどんな値であっても、 C、 C · · 'C , Cの順に充電され
0 1 6 7
ていく力らである。つまり、図 36 (b)に示されるように、入力として 4、 3、 2、 2· "という 値が順次供給される場合、スィッチは Sカゝら Sの順に入力された数に対応してオンさ
0 7
れるため、キャパシタ C、 C · · ·は常にオン状態になることが多ぐ C、 C · · ·はオン
0 1 7 6 状態になることが少な 、ことに起因して 、る。
[0013] このような問題を解決するため、図 37 (a)に示されるように、接続されるキャパシタ C 〜Cを、リング状に形成してマルチビット DACの動作を説明する手法がとられてい
0 7
る。この手法によれば、最初に' 4，が入力されたときは、キャパシタ C〜Cがオンに なり、次に、 ' 3 'が入力されると、キャパシタ C 〜Cがオンになるようにする。このよう
4 6
に 8つのキャパシタ C 〜Cを順次オンしていくことにより、上記の問題を解決すること
0 7
ができるのである。図 37 (b)はこのような DACの動作を説明するための図である。こ の手法自体は、設計上の効率の悪さの点で実用に供されているものではないが、電 流セルがリング状に配列するセグメント型 DACとして論文上では既に知られているも のである。（非特許文献 1を参照)。
[0014] 非特許文献 1 :傘コゥ、小林、川上、和田「複素バンドパス Δ∑AD変調器用マルチビ ット DAC非線形性のノイズ'シエープ 'アルゴリズム」（第 16回 回路とシステム 軽井 沢ワークショップ講演論文集 85頁〜 90頁）
非特干文献 2 : S.Bommalingaiahnapallya,R. Bommalingaiahnapallya, and R.Harjani E XTENDED NOISE-SHAPING IN CASCADED N— TONE∑ Δ CONVERTERS" , (Fift h International Conference on Advanced AD and DA Conversion, Techniques and T heir Applications, Limerick Ireland (July 2005).)
発明の開示
[0015] し力しながら、非特許文献 1に記載のものは、バンドパス Δ∑ AD変調器用マルチ ビット DACの非戦形成のノイズシエープに適用されるものであり、その有効性は単一 の信号帯域のみであった。また、非特許文献 2に記載されたマルチビット Δ∑変調器 では、高精度化するために必要なアナログの部品が増えて、その結果、ハードウェア 量及び消費電力が大きくなつてしまうという問題があった。
[0016] 本発明は、マルチバンドパス型の複数の信号帯域に対して有効であって、かつマ ルチビット DACを使用して低次のフィルタで全体のハードウェア量 ·消費電力を小さ くするとともに、マルチビット DACの非線形性ノイズをマルチビット DACと並列にデジ タル回路 (ポインタ）を設けることにより減少させることを目的とするものである。
[0017] 上記目的を達成するため、本発明の Δ∑変調器は、アナログ信号が供給される減 算回路と、この減算回路の出力が供給される N個のゼロ点を持つマルチバンドパスフ ィルタと、この N個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記 アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、このアナログ デジタル変換回路力 のデジタル出力をアナログ信号に変換して前記減算回路にフ イードバックするデジタルアナログ変換回路力もなる Δ∑変調器において、前記デジ タルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタル信号を 供給する重み付け（DWA: Data-Weighted Averaging)ポインタをマルチバンドパスフ ィルタの中心周波数に合わせて並列に設けることを特徴として 、る。
[0018] また、本発明の好ましい第 1の形態としては、 N個のゼロ点を持つマルチバンドパス フィルタが N次の信号帯域に直流成分を含まないマルチバンドパスフィルタであり、 本発明の好まし 、第 2の形態としては、 N個のゼロ点を持つマルチバンドパスフィルタ 力 次の信号帯域に直流成分を含むマルチバンドパスフィルタである。
[0019] また、本発明の好ましい第 3の形態として、アナログ信号が供給される減算回路と、 この減算回路の出力が供給されるバンドパスフィルタと、このバンドパスフィルタの出 力が供給され、前記アナログ信号をデジタル信号に変換するアナログデジタル変換 回路と、アナログデジタル変換回路力 のデジタル出力をアナログ信号に変換して前 記減算回路にフィードバックするデジタルアナログ変換回路力もなる Δ∑変調器に おいて、前記バンドパスフィルタは、サンプリング周波数を fsとして、そのフィルタ部分 の信号帯域の中心周波数が fsZ4以外の中心周波数 (例えば fsZ6)を持つように設 定されており、前記デジタルアナログ変換回路を構成する複数のセグメント素子に順 次入力デジタル信号を供給す重み付けポインタをバンドパスフィルタの中心周波数 にあわせて並列に備えたことを特徴としている。このように信号周波数を設定すると、 f sZ4を中心に折り返したところにイメージ信号が発生する t ヽぅ問題を解消すること ができ、かつ信号帯域部分での信号対雑音比（SNDR : Signal Noise Distortion Rati o)を向上させることができる。
[0020] 更に、本発明の好ましい第 4の形態としては、アナログ信号が供給される減算回路 と、
該減算回路の出力が供給されるマルチバンドパスフィルタと、このマルチバンドパス フィルタの出力が供給され、アナログ信号をデジタル信号に変換するアナログデジタ ル変換回路と、このアナログデジタル変換回路力 のデジタル出力をアナログ信号に 変換して減算回路にフィードバックするデジタルアナログ変換回路力もなる Δ∑変調 器において、マルチバンドパスフィルタは、サンプリング周波数を fとして、そのフィル タ部分の信号帯域の中心周波数が f Z4以外の中心周波数であって、かつ信号帯 s
域の中心周波数を（2n+l) fsZ2N、または nfsZNとしたとき、 nが特定の奇数となる 場合を除いた値 (例えば、 f Zl6、 5f Zl6、 7f Z16 (2N= 16)が中心周波数）とな s s s
るように構成されており、デジタルアナログ変換回路を構成する複数のセグメント素子 に順次入力デジタル信号を供給す重み付けポインタ（DWADAC)をマルチバンドパ スフィルタの中心周波数に合わせて並列に設けることを特徴としている。この実施形 態に対応する DWADACのポインタは 8個用意され、これにより、外部の影響で減衰 しゃすい帯域や他の通信で使われる帯域 (この場合では、中心周波数が 3f Z16と s なる信号帯域)を意識的に除外して伝送路を形成することができる。すなわち、送受 信のキャリアを選択することで伝送路の悪影響を防ぐことができるようになる。
[0021] 本発明の Δ∑変調器で用いられる DWADACによれば、通常のセグメント型 DAC に複数のデジタル回路 (ポインタ）を追加することによって実現されるものである力 こ のポインタとしては、 N次の信号帯域に直流成分を含まな ヽ N個のゼロ点を持つマル チバンドパスフィルタ（ノヽィパスアルゴリズム構成） 、あるいは N次の信号帯域に直 流成分を含む N個のゼロ点を持つマルチバンドパスフィルタ（ローパスアルゴリズム構 成）をフィルタの次数に合わせて並列に配置したもの力 使用されるフィルタに応じて 採用される。
[0022] 本発明の Δ∑変調器によれば、非線形性の影響を軽減するデジタル回路 (ポイン タ）を、マルチビットの Δ∑AD変調器内のフィードバックループ内に使用されるマル チビット DACと並列に設けて!/、るため、マルチビット DACの特性力らもたらされる非 線形ノイズを効率的に除去することができる。 図面の簡単な説明
圆 1]本発明の第 1の実施の形態である、 N次の信号帯域に直流成分を含まない N 個のゼロ点を持つマルチバンドパスフィルタ（HPフィルタ）を用いた場合の Δ∑AD 変調器のブロック図である。
[図 2]本発明の第 1の実施の形態に用いられる DWADACの概略構成を示す図であ る。 [図 3]本発明の第 1の実施の形態の DWADACのポインタを構成する HPブロック構 成イメージ図である。
[図 4]図 3に示す HPブロック構成イメージ図の動作を説明するための図である。
[図 5]本発明の第 1の実施の形態に用 、られる DWADACのポインタとして HPブロッ ク構成を複数 (4個）用いたイメージ図である。
[図 6]図 5に示す本発明の DWADACの動作を説明するための図である。
圆 7]本発明の第 1の実施形態において HPフィルタの次数を' 4'とした場合の、出力 スペクトラム（a)と OSRに対する SNRを示す図である。
圆 8]本発明の第 1の実施形態において HPフィルタの次数を' 1 'とした場合の、出力 スペクトラム（a)と OSRに対する SNRを示す図である。
圆 9]本発明の第 1の実施形態において HPフィルタの次数を' 2'とした場合の、出力 スペクトラム（a)と OSRに対する SNRを示す図である。
[図 10]本発明の第 1の実施形態にお 、て HPフィルタの次数を ' 3，とした場合の、出 力スペクトラム（a)と OSRに対する SNRを示す図である。
[図 11]本発明の第 1の実施形態にお 、て HPフィルタの次数を ' 5，とした場合の、出 力スペクトラム（a)と OSRに対する SNRを示す図である。
[図 12]本発明の第 1の実施形態にお 、て HPフィルタの次数を ' 6，とした場合の、出 力スペクトラム（a)と OSRに対する SNRを示す図である。
[図 13]本発明の第 1の実施形態にお 、て HPフィルタの次数を ' 7，とした場合の、出 力スペクトラム（a)と OSRに対する SNRを示す図である。
[図 14]本発明の第 1の実施形態において HPフィルタの次数を' 8'とした場合の、出 力スペクトラム（a)と OSRに対する SNRを示す図である。
圆 15]本発明の第 2の実施の形態である、 N次の信号帯域に直流成分を含む N個の ゼロ点を持つマルチバンドパスフィルタ（LPフィルタ）を用いた場合の Δ∑変調器の ブロック構成図である。
[図 16]本発明の第 2の実施の形態の DWADACのポインタを構成する LPブロック構 成イメージ図である。
[図 17]図 16に示す LPブロック構成イメージ図の動作を説明するための図である。 [図 18]本発明の第 2の実施の形態に用いられる DWADACのポインタとして LPブロ ック構成を複数 (4個）用いたイメージ図である。
[図 19]図 5に示す本発明の DWADACの動作を説明するための図である。
[図 20]本発明の第 2の実施形態において LPフィルタの次数を' 4'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 21]本発明の第 2の実施形態において LPフィルタの次数を' 1 'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 22]本発明の第 2の実施形態において LPフィルタの次数を' 2'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 23]本発明の第 2の実施形態において LPフィルタの次数を' 3'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 24]本発明の第 2の実施形態において LPフィルタの次数を' 5'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 25]本発明の第 2の実施形態において LPフィルタの次数を' 6'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 26]本発明の第 2の実施形態において LPフィルタの次数を' 7'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
[図 27]本発明の第 2の実施形態において LPフィルタの次数を' 8'とした場合の、出 力スペクトラム（a)と OSRに対する SNR (b)を示す図である。
圆 28]本発明の第 3の実施形態の例を示すブロック構成図である。
圆 29]本発明の第 3の実施形態 (HPポインタを 3個用いた場合)とした場合の動作を 説明するための図である。
[図 30]本発明の第 3の実施形態におけるバンドパスフィルタの中心周波数を fs'4以 外の fsZ6に設定し、 HPポインタを 3個用いた場合の出力スペクトラム (a)と OSRに対 する SNRを示す図である。
圆 31]信号帯域の選定を可能とした本発明の第 4の実施形態の例を示すブロック構 成図である。
[図 32]図 31における DWADAC38の動作を説明するための図である。 [図 33]本発明の第 4の実施形態における出力スペクトラムと (a) OSRに対する SNR( b)を示す図である。
[図 34]従来のマルチビット Δ∑AD変調器のブロック構成図（a)とその等価回路 (b) である。
[図 35]従来のマルチビット Δ∑AD変調器に用いるマルチビット DACの非線形のィ ズについて説明するための図である。
[図 36]従来の DACの概略構成と動作を説明するための図である。
[図 37]従来のリング型 DACイメージとその動作を説明するための図である。
発明を実施するための最良の形態
[0024] 以下、図面に基づ 、て本発明の一実施の形態であるマルチバンドパス Δ∑変調器 について説明する。
図 1 (a)は、 N次の信号帯域に直流成分を含まない N個のゼロ点を持つマルチバン ドパスフィルタ 2を用いたときの、 DWAD ACを用いてアナログデジタル変換を行うよ うにしてマルチバンドパス Δ∑変調器のブロック構成図であり、図 1 (b)は、周波数帯 域における信号周波数とノイズレベルの関係を示す図である。
[0025] 本発明の実施の形態例では、図 1 (a)に示すように、入力アナログ信号 X(Z)がー 方の端子に供給される減算器 1と、減算器 1の出力が供給される、 N次の信号帯域に 直流成分を含まな 、N個のゼロ点を持つマルチバンドパスフィルタ 2 (以下、便宜上「 HPフィルタ」と略記する。）と、この HPフィルタ 2の出力をデジタル信号 Y(Z)に変換 する通常のマルチビット ADC3と、マルチビット ADC3の出力をアナログ信号に変換 して減算器 1の他方の端子に供給する DWADAC4とから構成される。
[0026] ここで、入力アナログ信号 Χ(Ζ)と出力デジタル信号 Υ(Ζ)との関係は、 HPフィルタ の伝達関数は、フィルタの次数を Nとすると、 H (Z) = -Z"V(1 +Z"N)で表すこと ができるから、数式（1)にこれを代入することにより、数式（3)のように表現できる。
[0027] [数 3]
Y(Z) =-Ζ~Ν■ {X (Ζ) - (5 (Ζ) } +Ε (Ζ) ( 1 +Ζ-Ν) (3) (但し、 Ε (Ζ)は量子化ノイズ、 S (Z)は DACに関する非線形ノイズである) [0028] ここで、新たに 2つの物理量 STF (Signal Transfer Function)と NTF (Noise Transfer Function)を定義しておく。
この STFと NTFはそれぞれ (4)式と（5)式で表されるものである。この式から分かる ように、 STFは信号成分に対する出力の割合であり、 NTFはノイズ成分の出力割合 を示している。つまり、 STFと NTFをプラスした値は' 1 'となり、これは、出力値が信 号成分と雑音成分を足した値であることを示して 、る。
[0029] 画
STF= Y(Z) = Η (Ζ) ……
STF X(Z) 1+H(Z) W
[数 5]
Y(Z)
NTF=
(Z) 1+H(Z)
この数式 (4)と (5)に伝達関数 H (Z) = -Z~V(1 +Z"N)を代入すると、数式 (6) と数式（7)のようになる。
[数 6]
STF=-Z-N (6) [数 7]
NTF= 1 +; '一 N
Figure imgf000013_0001
[0031] 図 1 (b)は、信号周波数 fnを中心とした信号帯域に対して、量子化ノイズがどのよう な関係になって影響を及ぼしているかを示す図である。この信号帯域中心周波数 f は、 f = (2n+ l) f Z2N (但し、 n=0、 1、 2、 · · ·であり、 fはサンプリング周波数、 N n s s
はフィルタの次数）となる。この図から、信号帯域の中心周波数付近で量子化ノイズ が著しく減少して 、ることが分かる。
[0032] 次に、図 1 (a)で用いられる DWADAC4について、その概要を説明する。図 2は、 DWADAC4の概略的な構成を示したものである。この図 2に示されるように、 DWA DAC4は、入力アナログ信号をデジタル信号に変換する通常の DAC5と DAC5を構 成するセグメント素子の位置を示すポインタ 6とから構成されている。
[0033] 図 3は、ポインタ 6と DAC5の動作を説明するために、模擬的にその構成を示したィ メージブロック図であり、 DWADAC4は、後述するように、図 3の基本構成ブロックが 複数個切り替わりながら、デジタルアナログ変換処理を行う回路装置である。
[0034] 図 3の模擬的に示したイメージ図に基づいてハイパスアルゴリズム構成の動作を説 明する。図 3は、 N次の信号帯域に直流成分を含まない N個のゼロ点を持つマルチ バンドパスフィルタ (HPフィルタ）を用いた図 1に示されるような Δ∑変調器に適用さ れる、 DWADAC4のポインタ 6 (図 2)を構成する HPブロックのイメージ構成図である 。この HPブロックイメージ構成図では、 DAC8の前段にデジタル微分回路 7が設けら れ、後段にアナログ積分回路 9が設けられる。
[0035] 入力されるデジタル信号は減算器 10の一方の入力端子に供給される。この減算器 10には 1つ前に減算されたデータが遅延回路 11を介して他方の入力端子に供給さ れている。そして、新たに入力されたデータとの引き算が行われる。減算器 10と遅延 回路 11のフィードックループによってデジタル微分回路 7が構成される。この微分さ れたデジタル信号は通常の DAC8でアナログ信号に変換され、変換されたアナログ 信号が加算器 13に供給される。またこのアナログ信号は遅延回路 12を介して加算 器 12の他方の端子に要求される。加算器 13と遅延回路 12とからアナログ積分回路 9が構成されている。
[0036] まず、この図 3に示されるようなイメージブロック構成図に基づいて、図 2に示す DW ADAC4の動作を説明する。図 4 (a)〜図 4 (c)はその動作説明を行うための図であり 、図 4 (a)は、ポインタ 6を構成するセグメント素子が無限にある場合の動作説明図、 図 4 (b)はセグメント素子を 8個に限定したときの動作説明図である。図 4 (c)は図 3の イメージブロック構成図における A〜Dの値がどのように変化するかを示した図である
[0037] 図 4 (a)〜（c)に示されるように、入力 Aに「3、 2、 3、 2」の順にデジタル信号が供給 されるとする。まず、入力 Aとして' 3'が与えられる。そのとき遅延回路 11の出力は' 0 ，である力も減算器 10の出力 Bは' 3'のままとなる。したがって、 DAC8の出力 Cも' 3 ，となり、セグメント素子 0、 1、 2がオンになる（これを図 4 (a)の ' +，で示す)。
[0038] 次に、入力 Aに' 2'が供給されると、減算器 10の出力 Bは、入力データ' 2'から蓄 積されて!、る ' 3'が引かれるので ' 1 'になる。つまり DAC8の出力 Cは ' 1 'になる 。しかし、 DAC8の後段に設けられて加算器 12において、 ' 1 'に遅延回路 13の出 力である 1つ前の値' 3'が加算されるため、加算器 12の出力 Dは' 2'となり、デジタル 入力された (Α= ' 2' )がアナログ出力（D= ' 2' )として出力されることになる。このとき DAC8を構成するセグメント素子 1, 2がオンになっている。次に、デジタル入力 Aに' 3'が入力されると、減算器 10で 1つ前の値' 1，が減算されるため、減算器 10の出 力 Bは' 4'となる。このため DACのアナログ出力 Cは' 4'となる力 この' 4'と 1つ前の 値'— 1 'とが加算器 13で加算されるので、アナログ出力信号 D= ' 3'が出力される。 結果として、 DACのセグメント素子 1、 2、 3がオンになる。
[0039] 続いてデジタル信号 Α= ' 2'が加えられると、 ' 2'から一つ前の値' 4'が減算され、 減算器 Βの出力は ' 2 'となり、この ' 2 'が DAC8に供給されてアナログ信号 C ( = '— 2' )に変換される。この変換されたデジタル信号' 2'は加算器 12で遅延回路 1 3の出力である一つ前の値' 4，と加算されて、デジタル信号 D (= ' 2' )が出力される [0040] 図 4 (b)は、上記図 4 (a)説明を、矢印で説明したものであり、最初の入力 Α(= ' 3' )で、セグメント素子 0〜2がオンになり、次の入力 Α(= ' 2，）で、セグメント素子 2の位 置を始点として、セグメント素子 2、 1がオンになることを示している。同様にして、次の 入力 Α (= ' 3' )が供給されると、今度はセグメント素子 1を始点にして、セグメント素子 1、 2、 3がオンになる。以下、同様な手順で繰り返される。
[0041] 図 4 (c)は、図 3の A、 B、 C、 Dの値の関係を示したものである。この図から入力デジ タル信号 Aが途中の経過（B、 C)には関係なく同じ値の出力デジタル信号 Dに変換 されるかが分かる。
[0042] 次に、図 5、図 6は、図 1に示す本発明の実施の形態例である N次の信号帯域に直 流成分を含まな ヽ N個のゼロ点を持つマルチバンドパスフィルタ（HPフィルタ）を用 いたときの Δ∑変調器の DWADAC4において、ポインタ 6 (図 3の HPイメージブロッ ク構成図）を複数個 (例えば 4個)備えた場合のイメージ構成例とその動作を説明する ための図である。この DWADAC4のポインタ 6はマルチバンドパスフィルタ 2の中心 周波数の数に合わせて設定され、このときのポインタの数はマルチバンドパスフィル タ 2の次数 Nに一致するように N個設けられる。なお、ポインタ 6を構成する一つひと つの HPブロックイメージ構成図は既に図 3で説明したものと変わらな 、ので説明を省 き、その動作について、図 6に基づいて説明する。
[0043] この図 5に示される複数の DAC(I)〜(IV)には、入力されるデジタル信号が順番に 供給される。すなわち、それぞれの DAC(I)〜(IV)の前段部分に配置されるデジタル 微分回路 7a〜7dには、スィッチ 14を介してデジタル入力 Aが供給される。そして、 D AC(I)〜(IV)の後段に接続されるアナログ積分回路 9a〜9dはスィッチ 15を介して出 力 Dとして取り出される。例えば、図 6に示されるように、デジタル入力として「4、 2、 6 、 5、 5 · · ·」の順に入力デジタル信号が供給されると、 DAC(I)には、 '4'が供給され、 DAC(II)には' 2'が供給され、 DAC(III)には' 6'が供給され、 DAC(IV)には' 5'が供 給される。次のデジタル入力' 5'は再び DAC(I)に供給されることになる。
[0044] 図 1に示される HPフィルタ 2の次数が定まり、このフィルタの通過帯域が決まると、 D WADAC4ではポインタ 6の数がフィルタの次数と同じに設定される。ここでは、 HPフ ィルタ 2の次数を 4次として、 DWADAC4のポインタ 6として用いられる HPブロック構 成をフィルタの次数に合わせて 4個用いることとする。
[0045] 最初に、デジタル入力 Aに' 4'が入力されると、このデジタル入力 Aは、スィッチ 14 を介して DAC(I)に供給されるので、図 3及び図 4で説明したように、 DAC(I)のセグメ ント素子 0〜3がオンになる。次に、デジタル信号 Α (= ' 2' )が入力されると、 DAC(II) の HPブロック構成に信号が入力され、そのセグメント素子 0、 1がオンになる。続いて 、デジタル信号 Α(= '6' )が入力されると、 DAC(III)の HPブロック構成に信号が入 力され、そのセグメント素子 0〜5がオンになる。更に、次のデジタル信号 A (= ' 5' ) が入力されると、 DAC(IV)の HPブロック構成に信号が入力され、 DAC(IV)のセグメ ント素子 0〜4がオンになる。
[0046] これで DAC(I)から DAC(IV)のすべてにデジタル信号が蓄積されたことになるが、 次に入力されるデジタル信号 A (= ' 5' )は、最初の信号が入力された DAC(I)に入 力されることになる。このとき DAC(I)は、図 4 (a)〜（c)で説明したように動作するので 、 DAC(I)ではセグメント素子 3、 2、 1、 0、 7の順に 5つのセグメント素子がオンになる。 これはポインタで示された始点 3から 2、 1、 0と逆に進み、最後に 7で停止したことと等 価である。次に、 DAC(I)に入力信号が入った場合には、 7が始点になることになる。
[0047] 同様に、次にデジタル入力 Α(= ' 3' )が供給されると、スィッチ 14を介して DAC(II) に入力され、セグメント素子 1、 0、 7がオンになる。更に、デジタル入力' 7'が供給さ れると、 DAC(III)が作動して、 5番目のセグメント素子を始点として、 5、 4、 3、 2、 1、 0 、 7がオンとなる。そして、次にデジタル信号 A(= ' 1 ' )が入力されると、 DAC(IV)の セグメント素子 3だけがオンになる。次に、デジタル信号' 2'が入力されると、 DAC(I) に戻り、始点 7から進んで、セグメント素子 7、 1がオンになる。このようにして複数の H Pブロック構成である DAC(I)〜(IV)が順次作動してデジタルアナログ変換処理が行 われる。
[0048] 図 7 (a)は、 N次の信号帯域に直流成分を含まな 、N個のゼロ点を持つマルチバン ドパスフィルタ（HPフィルタ）の次数を' 4，（N=4)として、 DWADAC4を 4個の DAC (I)〜(IV)で構成した場合の出力スペクトラム (dB :出力 Z周波数)を示した図であり、 図 7 (b)はその時の OSR(Over sampling Ratio)に対する SNR( Signal Noise Ratio) の値を示した図である。図 7 (b)において、（〇）は非線形ノイズのない理想状態の S NRを示し、（V)は非線形ノイズがあってかつ通常の DACを用いた場合を示す。 ( X )は本実施の形態例における DWADAC4を用いた場合の例である。この図 7 (b)か ら分かるように、本例のように DWAD ACを用いた場合には、非線形ノイズがあっても 、非線形ノイズがない場合（〇）に極めて近い SNRを示している。すなわち、 N次の 信号帯域に直流成分を含まな 、N個のゼロ点を持つマルチバンドパスフィルタ (HP フィルタ）を有するマルチバンドパス Δ∑変調器において、フィードバック DACとして 、 DWA DACを用いることの有効性を確認することができる。
[0049] 上述したように、図 7はバンドパスフィルタの次数 Nを' 4，としてシュミレーシヨンした ものである力 n=4はあくまでも一例であって、図 8〜図 10には Nを' 1，、 ' 2，、 ' 3， にした場合の出力スペクトラムと SNRを示している。また、図 11〜図 14には、 nの値 力 4，より大きい場合、すなわち' 5，、 '6，、 ' 7，、 '8，の場合を示している。何れの図 を見ても、 DWAD ACを用いた場合には、非線形ノイズがノイズ'シエープされている ことが分力ゝる。
[0050] 次に、本発明の第 2の実施の形態例として、 N次の信号帯域に直流成分を含む N 個のゼロ点を持つマルチバンドパスフィルタ（以下、「LPフィルタ」と略記する。）を用 いた例について説明する。
図 15 (a)は、 N次の信号帯域に直流成分を含む N個のゼロ点を持つマルチバンド パスフィルタ 21を用いたときの、 DWAD ACを用いてアナログデジタル変換を行うよう にしたマルチバンドパス Δ∑変調器のブロック構成図であり、図 15 (b)は、周波数帯 域における信号周波数とノイズレベルの関係を示す図である。
[0051] この第 2の実施の形態例では、図 15 (a)に示されるように、入力されるアナログ信号 X(Z)は、減算器 20の一方の端子に供給され、ここで出力デジタル信号 Y(Z)をアナ ログ信号に変換した値と減算される。この減算された値のアナログ信号が、 Ν次の信 号帯域に直流成分を含む Ν個のゼロ点を持つマルチバンドパスフィルタ 21 (以下、 便宜上「LPフィルタ」と略記する。）通してマルチビット ADC22に供給される。マルチ ビット ADC22の出力はデジタル信号 Y(Z)として出力されるとともに、 DWADAC23 に供給され、減算器 20の他方の端子にフィードバックされる。 [0052] ここで、 N次の信号帯域に直流成分を含む N個のゼロ点を持つマルチバンドパスフ ィルタ 21の伝達関数は、フィルタの次数を Nとすると、 H(Z) =Z_NZ(1— Z_N)で表 すことができるから、数式（1)にこれを代入することにより、数式 (8)のように表現でき る。
[0053] [数 8]
Υ(Ζ)=Ζ— Ν·{Χ(Ζ)-<5(Ζ)}+Ε(Ζ)(1- Z— (8)
(但し、 Ε(Ζ)は量子化ノイズ、（5 (Ζ)は DACに関する非線形ノイズである)
した力つて、 S fF (signal Transfer Functionノと NTF(Noise Transfer Functionノは、 以下の数式（9)、（10)に示す通りとなる。
[数 9]
STF=Z~N (9)
[数 10]
STF= ―1 I _-7-N (10)
[0055] 数式（9)、 (10)においても、 STFと NTFの和は' 1，となることは言うまでもない。こ の式（9)、（10)において、 STF=1で、 NTF = 0となる複数の信号帯域の中心周波 数 f は、 f =nf ZN (但し、 n=0、 1、 2、 · · 'であり、 f はサンプリング周波数、 Nはフ n n s s
ィルタの次数）となる。
この図 15(b)から、図 1(b)と同様に、信号帯域の中心周波数付近で量子化ノイズ が著しく減少して 、ることが分かる。 [0056] 図 16は、図 15 (a)に示される N次の信号帯域に直流成分を含む N個のゼロ点を持 つマルチバンドパスフィルタを用いた Δ∑変調器に利用される、 DWADAC23のポ インタ（DWAD ACの構成は図 2に示すものと同じ、但しポインタ 6の構成が異なって いる）を構成する LPイメージブロック構成図を示すものである。この LPイメージブロッ ク構成図では、 DAC25の前段にデジタル積分回路 24が設けられ、後段にアナログ 微分回路 26が設けられる。
[0057] まず、入力デジタル信号 Aが、デジタル積分回路 24の加算器 27に供給される。こ の加算器 27には 1つ前に入力されたデータが遅延回路 28を介して供給されて新た に入力されたデータとの足し算が行われる。この加算器 27と遅延回路 28を介したフ イードックループによってデジタル積分回路 24が構成される。この積分されたデジタ ル信号 Bは通常のデジタルアナログ変 でアナログ信号 Cに変換され、変換さ れたアナログ信号 Cが減算器 30の一方の端子に供給される。またこのアナログ信号 Cは遅延回路 29を介して減算器 30の他方の端子に要求される。減算器 30と遅延回 路 29とからアナログ微分回路 26が構成されている。したがって、この減算器 30から のアナログ出力信号 Dは入力されたデータから 1つ前に入力されたデータが減算され たアナログ信号、つまり差分 (微分)アナログ信号となる。
[0058] この回路の動作を図 17 (a)〜図 17 (c)に基づいて説明する。図 17 (a)は DACの セグメント素子が無限に存在するときの図であり、図 17 (b)は DACのセグメント素子 力 個からなる場合である。この場合は、一巡すると元に戻る LPアルゴリズムが実行さ れる。ここでは、デジタル入力 Aとして、 ' 3'が連続して供給される場合を考えている。 最初に、デジタル入力 Aとして' 3'が与えられると、そのとき遅延回路 28の出力は' 0 ，である力も加算器 27の出力は' 3'のままとなる。したがって、 DAC素子 0、 1、 2がォ ンになる（図 17 (a)の ' + 'を参照)。次に、入力 Aに ' 3'が供給されると、加算器 27の 出力は遅延回路 28を介して既に蓄積されて ヽる' 3 'に加算されて ' 6，になり、 DAC 25からは' 6'がアナログ信号 Cとして出力される。すなわち、 DAC25を構成するセグ メント素子 0〜6がオンになる。
[0059] この DAC25の出力 Cは、アナログ微分回路を構成する減算器 30の一方の端子に 供給され、同様に減算器 30の他方の端子には一つ前の値が遅延回路 29を介して 供給される。このため、減算器 30から得られるアナログ出力 Dは、入力される' 6'から 既に蓄積されている' 3'を引いた値となり、 ' 3'になる。続いてデジタル入力 Α(= ' 3' )が供給されると、 1つ前の加算器 27の出力' 6 'にこの新たに入力された ' 3 'が加え られるので、加算器 27の出力は' 9'になる。し力し、減算器 30において、この DAC2 5のアナログ出力' 9，から 1つ前の値' 6，が引き算されるので、アナログ出力 Dとして は' 3'が得られる。このように、入力として順次' 3'が加えられると、アナログ出力とし ては常に' 3，が出力されるのである力 DAC25のセグメント素子は、まずセグメント 素子 0〜2がオンになり、次にセグメント素子 3〜5がオンになり、そして 6〜8がオンに なり、続、て 9〜： L 1がオンになってと 、う具合に無限に続 ヽて 、く。
[0060] し力し、 DAC25のセグメント素子を無限に備えることは不可能であるから、今仮に 8 個のセグメント素子を備えた DACを用いたとして、 3番目の 6〜8をオンにする際に、 セグメント素子をリセットして戻すようにする。つまり、 3番目の入力' 3'では、 6、 7、 0 のセグメントがオンになるようにする。これを示したのが図 17 (b)である。したがって、 4番目のデジタル入力 A ' 3'が加えられると、セグメント素子 1〜3がオンすることにな る。この方法で 8つのセグメントを入力デジタル信号の値の分だけ順次オンして 、くの である。この方法は、 DAC25を構成するセグメント素子をリング状に構成して順番に オンしていくことで実現することができる。図 17 (c)は、図 16に示す LPブロック構成 図の A、 B、 C、 Dの値の関係を示したものである。この図力 入力デジタル信号 Aは 、途中の経過（B、 C)には無関係に同じ値のデジタル信号出力 Dに変換されることが 分かる。
[0061] 図 18、図 19は、図 15に示す本発明の第 2の実施の形態例である N次の信号帯域 に直流成分を含む N個のゼロ点を持つマルチバンドパスフィルタを用いた Δ∑変調 器の DWADACにおいて、ポインタを複数個（例えば 4個）備えた場合のイメージブロ ック構成図とその動作説明図である。この DWADAC23でも、 DWADAC23を構成 するポインタは、マルチバンドパスフィルタ 21の中心周波数に合わせて並列に設定さ れ、そのときのポインタの数はマルチバンドパスフィルタ 21の次数 Nに合わせて N個 が用意される。ここの LPブロックイメージ構成図については、既に図 16と図 17に基 づいて説明しているので、説明を省き、複数個 (4個）用いた場合の動作について、 図 19に基づいて説明する。
[0062] この図 18に示される複数の DAC(I)〜(IV)には、入力されるデジタル信号が順番に 供給される。すなわち、それぞれの DAC(I)〜(IV)の前段部分に配置されるデジタル 積分回路 24a〜24dには、スィッチ 31を介してデジタル入力 Aが供給される。そして 、DAC(I)〜(IV)の後段に接続されるアナログ微分回路 26a〜26dはスィッチ 32と接 続され、このスィッチ 32を介して DAC(I)〜DAC(II)からのアナログ出力 Cがアナログ 出力 Dとして取り出される。例えば、図 19に示されるように、デジタル入力 Aとして「4 、 2、 6、 5、 5 · · ·」の順に入力デジタル信号が供給されると、 DAC(I)には、 '4'が供 給され、 DAC(II)には' 2'が供給され、 DAC(III)には' 6'が供給され、 DAC(IV)には' 5'が供給される。次のデジタル入力' 5'は再び DAC(I)に供給されることになる。これ は、 4個の HPブロック構成図で説明した場合（図 5)と同じである。
[0063] 図 15 (a)に示される N次の信号帯域に直流成分を含む N個のゼロ点を持つマルチ バンドパスフィルタ（LPフィルタ） 21の次数 Nが定まり、このフィルタの通過帯域が決 まると、 DWADAC23ではポインタ（図 2のポインタ 6に相当する）の数がフィルタの次 数 Nと同じに設定される。ここでは、 LPフィルタ 21の次数 Nを 4次として、 DWADAC 23のポインタとして用いられる LPブロックイメージ構成をフィルタの次数に合わせて 4 個用いることとする。
[0064] 最初に、デジタル入力 Aに' 4，が入力されると、このデジタル入力 Aは、スィッチ 31 を介して DAC(I)に供給されるので、図 16及び図 17で説明したのと同様に、図 19で 示すように、 DAC(I)のセグメント素子 0〜3がオンになる。次に、デジタル信号 A (= ' 2' )が入力されると、 DAC(II)の LPブロック構成に信号が入力され、そのセグメント素 子 0、 1がオンになる。続いて、デジタル信号 Α(= '6 ' )が入力されると、 DAC(III)の L Pブロック構成に信号が入力され、そのセグメント素子 0〜5がオンになる。更に、次の デジタル信号 A (= ' 5' )が入力されると、 DAC(IV)の LPブロック構成に信号が入力 され、 DAC(IV)のセグメント素子 0〜4がオンになる。
[0065] これで DAC(I)から DAC(IV)のすべてにデジタル信号が蓄積されたことになるが、 次に入力されるデジタル信号 A (= ' 5' )は、最初の信号が入力された DAC(I)に入 力されることになる。このとき DAC(I)の LPブロック構成は、図 17 (a)〜（c)で説明した ように動作するので、 DAC(I)ではセグメント素子 4、 5、 6、 7、 0の順に 5つのセグメント 素子がオンになる。これはポインタで示された始点 3から 4、 5、 6、 7、と順方向に進み 、最後に 0に戻ることになる。次に、 DAC(I)に入力信号が入った場合には、この一番 目のセグメント素子 0が始点になることになる。
[0066] 同様に、次にデジタル入力 Α(= ' 3' )が供給されると、スィッチ 31を介して DAC(II) に入力され、セグメント素子 2、 3、 4がオンになる。更に、デジタル入力' 7'が供給さ れると、 DAC(III)が作動して、 5番目のセグメント素子を始点として、 6、 7、 0、 1、 2、 3 、 4がオンとなる。そして、次にデジタル信号 A(= ' 1 ' )が入力されると、 DAC(IV)の セグメント素子 4が始点となってセグメント素子 3だけがオンになる。次に、デジタル信 号' 2'が入力されると、 DAC(I)に戻り、始点 0から進んで、セグメント素子 1、 2がオン になる。このようにして複数の LPブロック構成である DAC(I)〜(IV)が順次作動してデ ジタルアナログ変換処理が行われる。
[0067] 図 20 (a)は、図 15 (a)に示す、 N次の信号帯域に直流成分を含む N個のゼロ点を 持つマルチバンドパスフィルタ 21の次数を' 4，（n=4)として、 DWADAC23を 4個の DAC(I)〜(IV)で構成した場合の出力スペクトラム (dB：出力 Z周波数)を示した図で あり、図 20 (b)はその時の OSR(Over sampling Ratio)に対する SNRの値を示した図 である。図 20 (b)で、（〇）は非線形ノイズのない理想状態の SNRを示し、（V)は非 線形ノイズがあってかつ通常の DACを用いた場合を示す。 ( X )は本実施の形態例 における DWAD ACを用いた場合の例である。この図 20 (b)力も分力るように、本例 のように DWAD ACを用いた場合には、非線形ノイズがあっても、非線形ノイズがな い場合（〇）に近い値の SNRを示している。すなわち、 N次の信号帯域に直流成分 を含む N個のゼロ点を持つマルチバンドパスフィルタ 21を用いた Δ∑変調器におい ても、フィードバック DACとして、 DWA DACを用いることの有効性を確認することが できた。
[0068] 以上の説明では、図 15におけるマルチバンドパスフィルタの次数 Nを' 4'としてシュ ミレーシヨンした例を取り上げた力 N=4はあくまでも一例であって、図 21〜図 23で は 'N'を ' 1 '、 ' 2'、 ' 3'にした場合の出力スペクトラムと SNRを示している。また、図 24〜図 27には、 nの値が' 4，より大きい場合、すなわち' 5，、 '6，、 ' 7，、 '8，の場合 を示している。何れの図を見ても、 N次の信号帯域に直流成分を含む N個のゼロ点 を持つマルチバンドパスフィルタを有する Δ∑変調器においても、直流成分を含まな いマルチバンドパスフィルタを有する Δ∑変調器（図 1参照）と同様、 DWADACを用 いた場合には、非線形ノイズがノイズ'シエープされていることが分かる。
[0069] 本発明の Δ∑変調器は、図 28 (a)に示すような回路ブロック構成により実現するこ とも可能である。
図 28 (b)〜(c)は、 Δ∑変調器を構成する内部回路の非線形性によって信号周波 数 f が信号帯域の中心周波数である、例えば f Z4からずれた場合についての Δ∑ in s
変調器を説明するための図である。
[0070] 図 28 (b)に示すように、上記の原因で入力信号周波数 f = (f /4) - Δ fとなると、
in s
この信号帯域の中心周波数である f Z4を中心に折り返したところにイメージ信号が
s
発生する。そして、このイメージ信号が信号帯域内に入ってくるため、信号対雑音比（ SNDR: Signal Noise Distortion Ratio)を劣化させるという問題を生じてしまうのであ る。この問題を解決するために信号帯域の中心周波数を f Z4
s 以外のところ、例えば f
Z6とする。図 28 (c)は、信号帯域の中心周波数を f Z6とした場合の図を示したも s s
のである。このように、信号帯域の中心周波数を f Z4以外のところに設定することに
s
より、非線形性によるイメージ成分の折り返しは信号帯域の外に出るようになる。
このような Δ∑変調器を実現するため、図 28 (a)に示されるフィルタ 32の伝達関数 H (Z)を数式（11)のように設定して 、る。
[0071] 図 28 (a)に示される回路ブロック構成において、アナログ入力 X(Z)は、減算器 31 の一方の端子に供給され、ここで減算器 31の他方の端子に供給される DWAマルチ ビット DAC34のアナログ出力と減算される。減算器 31の出力はフィルタ 32に供給さ れ、このフィルタ 32の処理を受けてマルチビット ADC33に供給される。マルチビット ADC33の出力はデジタル出力 Y(Z)として取り出されるとともに、 DWAマルチビット DAC34に供給され、アナログ信号に変換される。
[0072] [数 11] この伝達関数 H (Z)を用いることにより、信号帯域の中心周波数を f Z6とすることが できる。
[0073] 図 29は、図 28 (a)に示した Δ∑変調器において、 f Z6 (2N = 6)が中心周波数と s
なるように構成したバンドパスフィルタにマルチバンドパスアルゴリズムを適用した場 合の DWADAC34の動作を説明するための図である。この例においては、 DWAD AC34のポインタはバンドパスフィルタ 32の中心周波数に合わせて並列に設定され 、ポインタの数は、中心周波数 f Z6 (2N = 6)の場合、 3個が必要とされる。のこの場 s
合の DWADACの動作は、図 5に示すような DAC(I)から DAC(III)が入力信号に応じ て順番に切り替わると考えて説明することができる。この fsZ4以外に信号帯域の中 心周波数があるバンドパスフィルタを用いた場合においても、図 1 (a)、図 15 (a)に示 されるマルチバンドパスフィルタを用いた場合のときと同様に、 DWADACを用いるこ とができ、それによつて非線形ノイズを減少させることが可能となる。
[0074] すなわち、入力信号が「4、 2、 6、 5、 5、 3、 7、 1、 2」の順に供給されると、最初、デ ジタル入力 Aに' 4，が DAC(I)に供給され、図 29に示すように、 DAC(I)のセグメント素 子 0〜3がオンになる。次に、デジタル信号 A (= ' 3' )が入力されると、 DAC(II)のセ グメント素子 0、 1がオンになる。続いて、デジタル信号 Α(= '6' )が入力されると、 D AC(III)のセグメント素子 0〜5がオンになる。
[0075] そして、次のデジタル信号 A (= ' 5' )が入力されると、再び DAC(I)のセグメント素 子がオンになる力 このとき、 DAC(I)ではセグメント素子 3を始点として「3、 2、 1、 0、 7Jの順番に 5つのセグメント素子がオンになる。
[0076] 更にデジタル信号' 5 'が入力されると、 DAC(II)がオンになるが、 DAC(II)では、セ グメント素子 1が始点となって、図示の如ぐ「1、 0、 7、 6、 5」の順番にオンになってい く。次に、 DAC(III)に' 3'が入力される。 DAC(III)では、「5、 4、 3」の順にオンになる 。続くデジタル信号入力 ' 7'は、 DAC(I)に、デジタル入力 ' 1，は DAC(II)に、デジタ ル入力' 2'は DAC(III)に供給され、同様に、図 29に示すような動作がなされる。 [0077] 図 30は、図 28 (a)に示されるような、信号帯域の中心周波数を f Z6にした場合の
s
Δ∑変調器の出力スペクトラム（dB :出力 Z周波数）と、その時の OSR(Over samplin g Ratio)に対する SNR (Signal Noise Ratio)の値を示した図である。図 30 (b)におい て、（〇）は非線形ノイズのない理想状態の SNRを示し、（V)は非線形ノイズがあつ てかつ通常の DACを用いた場合を示す。 ( X )は本実施の形態例における DWAD AC4を用いた場合の例である。この図 30 (b)から分力るように、本例のように DWAマ ルチビット DACを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場 合（〇）に極めて近い SNRを示している。すなわち、 HPポインタを 3個用いた場合、 数式（11)で示される伝達関数 H (Z)を用いたバンドパスフィルタ 32を用いたバンド パス Δ∑変調器においても、フィードバック DACとして、 DWA DACを用いることの有 効性を確認することができる。
[0078] ここで、この図 28 (a)に示される実施の形態では、信号帯域の中心周波数の例とし て、 fsZ6として説明した力 この中心周波数としては fsZ6に限るものではなぐ fsZ 4以外の周波数であれば任意のものでよい。また、 fsZ2以上、 fs以下の中心周波数 、例えば 3fsZ4、 7fsZ8などを信号帯域の中心周波数に用いると、低サンプリング 周波数での AD変換を実現できると 、う利点もある。この手法をサブサンプリングと!/、う 。このサブサンプリング手法においても、前記のイメージ信号を回避する場合と同様 にマルチバンドパスアルゴリズムの DWAD ACを用いることで DACの非線形性を低減 させることが可會である。
[0079] また、図 28 (a)に示されるバンドパスフィルタ 32の代わりに、例えば、数式（12)で 示される伝達関数のフィルタを用いると、キャリア選択可能な Δ∑変調器を実現する ことができる。これを実現したブロック構成図を図 31に示す。
[数 12]
一 7— 6
H (Z) = ( 1 - 2AZ—，+Z— 2) ( 1 -2BZ— 1+Z-2) ( 1 -2CZ-1+Z— 2) ( 1 2 ) (但し、 A=Cos22,5° B = Cos1 1 2.5° C = Cos1 57.5° とする。） なお、この数式（12)で示される伝達関数を有するフィルタはあくまでも一例であつ て、設定する帯域に応じて適宜設計できることは ヽうまでもな ヽ。
[0080] 図 31は、 Δ∑変調器のフィルタ部分の変更によりマルチバンドパスフィルタの信号 帯域の中心周波数を選択したものである。このマルチバンドパス Δ∑変調器では、 例えば HPフィルタとして 8次のフィルタを用いた場合、 fsZl6、 3fsZl6、 5fs/16, 7fsZl6を信号帯域の中心周波数を持つキャリアの選択が可能である。
[0081] まず、何故、信号帯域の中心周波数を特定の周波数だけに選択するキャリア選択 が必要であるかを説明する。一般に、通信に用いる Δ∑変調器では伝送路の影響に より使用することが難しい帯域が発生し、この使用しない帯域に対してノイズ'シエー プしてしまうという問題が起こりうる。このため、信号に対して量子化ノイズが一定に発 生する Δ∑変調器では、この使用しない帯域に対しての無駄なノイズ 'シエープが他 の帯域内での SNR (Signal Noise Ratio)の劣化に繋がってしまうという不都合が生じ る。この問題を解決するためフィルタ部分の信号帯域の中心周波数を例えば fsZl6 、 5fsZl6、 7fsZl6という形で選択することにより、使用しない帯域 (例えば、中心周 波数が 3fsZl6の帯域)を消すことができる。このように、帯域の選択により、無駄なノ ィズ'シエープの回避を行うことができ、選択した帯域内でのノイズ'シエープの効果を 大きくすることが可能となる。
[0082] 図 31に示される回路ブロック構成において、アナログ入力 X(Z)は、減算回路 35の 一方の端子に供給され、ここで減算回路 35の他方の端子に供給される DWAマルチ ビット DAC38のアナログ出力と減算される。減算回路 35の出力は、数式（12)で示さ れる伝達関数を有するフィルタ 36に供給され、このフィルタ 36の処理を受けてマル チビット ADC37に供給される。マルチビット ADC37の出力はデジタル出力 Y(Z)と して取り出されるとともに、 DWAマルチビット DAC38に供給され、アナログ信号に変 換される。
[0083] この第 4の実施形態に示した Δ∑変調器においては、 f Zl6、 5f Zl6、 7f /16 s s s が中心周波数となるように選択したマルチバンドパスフィルタにマルチバンドパスアル ゴリズムを適用している。この場合の DWADAC38としては、図 5に示すような DAC 1S DAC(I)から DAC(VIII)までの 8個必要とされ、この 8個のポインタが入力信号に 応じて順番に切り替わる。この実施形態の場合にも DWADAC38を構成するポイン タはマルチバンドパスフィルタ 36の中心周波数に合わせて並列に設定される。このよ うに、この中心周波数を選択したマルチバンドパスフィルタにおいても、図 1 (a)、図 1 5 (a)に示されるマルチバンドパスフィルタを用いた場合と同様に、 DWADACを用い ることができ、それによつて非線形ノイズを減少させることが可能となる。
なお、この実施形態では 2N= 16として、中心周波数力 ¾ Zl6、 5f Zl6、 7f /16 s s s が中心周波数となるように選択したマルチバンドパスフィルタを用いた場合にっ 、て 説明したが、一般的には（2n+l) fs/2Nにおいて、 n=0、 1、 2、 3、 · · ·とフィルタの 次数 Nとは任意に設定可能である。本例の場合のように、 N = 8とし、 n=0、 2、 3、と して、 n = 1となる中心周波数 3f sZ 16を中心周波数とする信号帯域を利用しな 、よう にしたのはあくまでも一つの例であって、それに限定されるものではない。
[0084] 図 32は、 DWADAC38に 8個のポインタを用いた場合の動作を説明するための図 である。まず、 DWADAC38にデジタノレ人カ力 4、 2、 6、 5、 5、 3、 7、 1、 2」の川頁に 供給されるものとする。最初、デジタル入力 Aに' 4'が DAC(I)に供給され、 DAC(I)の セグメント素子 0〜3がオンになる。次に、デジタル信号 A (= ' 3' )が入力されると、 D AC(II)のセグメント素子 0、 1がオンになる。続いて、デジタル信号 Α (= '6' )が入力さ れると、 DAC(III)のセグメント素子 0〜5がオンになる。
[0085] 同様に、「5、 5、 3、 7、 1」のデジタル信号力 DAC(IV)から DAC(VIII)に順次供給 される。これでデジタル入力が DAC(I)から DAC(VIII)まで一巡して入力したことにな るので、次のデジタル入力' 2'は、 DAC(I)に戻って供給される。図 32に示されるよう に、 DAC(I)には、すでに' 4，が入力され、 DAC(I)はそのセグメント素子 0〜3がオン になっていて、ポインタはセグメント素子 3をさしているので、デジタル入力' 2'に対し ては、セグメント素子 3を始点として、セグメント素子 2がオンになる。つまり、 DAC(I) は前回の入力の方向とは逆の方向にオンになる。続く入力に対しては、図示されて いないが、 DAC(II)が同様に動作し、順次 DAC(Vin)まで繰り返される。このように 8 個のポインタが順次作動することにより、 DWADAC38の動作が実行される。これに より、マルチビット DACの性質上避けられない非線形ノイズ（ δノイズ)が抑制される ことになる。
[0086] 図 33は、図 31に示した Δ∑変調器において、 f Zl6、 5f /16, 7f /16 (2N= 1 s s s
6)が中心周波数となるように構成したマルチバンドパスフィルタに HPアルゴリズムポ インタを 8個適用した場合の Δ∑変調器の出力スペクトラム (a) (dB :出力 Z周波数） と、その時の OSRに対する SNR (b)の値を示した図である。図 32 (b)において、（〇 )は非線形ノイズのない理想状態の SNRを示し、 (V)は非線形ノイズがあってかつ 通常の DACを用いた場合を示す。 ( X )は本実施の形態例における DWADAC38 を用いた場合の例である。この図 32 (b)から分力るように、本例のように DWAマルチ ビット DACを用いた場合には、非線形ノイズがあっても、非線形ノイズがない場合（〇 )に極めて近い SNRを示している。すなわち、信号帯域を選択したマルチバンドパス フィルタ 36を用いたマルチバンドパス Δ∑変調器においても、フィードバック DACと して、 DWA DACを用いることの有効性を確認することができる。
[0087] 以上、本発明の Δ∑変調器に対して、 N次の信号帯域に直流成分を含まない N個 のゼロ点を持つマルチバンドパスフィルタを有するフィルタ（HPフィルタ）を用いた場 合と、 N次の信号帯域に直流成分を含む N個のゼロ点を持つマルチバンドパスフィ ルタ (LPフィルタ）を用いた場合にっ 、て説明した。
また、信号帯域の中心周波数を f Z4とは異なる f Z6とした場合の Δ∑変調器に ついても説明した。しかしながら、本発明は、ここで説明した実施の形態に限定される ものではなぐ請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、種々 の変更事例を含むものであることは言うまでもな 、。 引用符号の説明
1、 10、 20, 30、 31、 35 · · '減算器、 2· · ·Ν次の信号帯域に直流成分を含まない N 個のゼロ点を持つマルチバンドパスフィルタ（HPフィルタ）、 3、 22、 33、 37· "アナ ログデジタル変換器 (ADC)、 4、 23、 34、 38 · · ·重み付けデジタルアナログ変換器 ( DWADAC)、 5、 8、 25 · · 'デジタルアナログ変換器（DAC)、 6 · · 'ポインタ、 7、 26 · • ·デジタル微分回路（フィルタ）、
9、 24· · ·デジタル積分回路（フィルタ）、 11、 13、 28、 29 · · ·遅延回路、 12、 27· · · 加算器、 21·· ·Ν次の信号帯域に直流成分を含む N個のゼロ点を持つマルチバンド パスフィルタ（LPフィルタ）、 32· · 'バンドパスフィルタ

Claims

請求の範囲
[1] アナログ信号が供給される減算回路と、
該減算回路の出力が供給される N個のゼロ点を持つマルチバンドパスフィルタと 該 N個のゼロ点を持つマルチバンドパスフィルタの出力が供給され、前記アナログ 信号をデジタル信号に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路力 のデジタル出力をアナログ信号に変換して前記 減算回路にフィードバックするデジタルアナログ変換回路力もなる Δ∑変調器におい て、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジ タル信号を供給す重み付けポインタを、前記マルチバンドパスフィルタの中心周波数 に合わせて並列に
設けることを特徴とする Δ∑変調器。
[2] 前記重み付けポインタは前記マルチバンドフィルタの次数 Nに対応して N個のポイン タカ なることを特徴とする請求の範囲 1に記載の Δ∑変調器。
[3] 前記 N個のゼロ点を持つマルチバンドパスフィルタは N次の信号帯域に直流成分を 含まな 、マルチバンドパスフィルタであることを特徴とする請求項 1又は 2に記載の Δ
∑変調器。
[4] 前記 N個のゼロ点を持つマルチバンドパスフィルタの伝達関数 H (Z)は、次式で表さ れることを特徴とする請求項 3に記載の Δ∑変調器。
Figure imgf000030_0001
[5] 前記 N個のゼロ点を持つマルチバンドパスフィルタは N次の信号帯域に直流成分を 含むマルチバンドパスフィルタであることを特徴とする請求項 1又は 2に記載の Δ∑ 変調器。
[6] 前記 N個のゼロ点を持つマルチバンドパスフィルタの伝達関数 H (Z)は、次式で表さ れることを特徴とする請求項 5に記載の Δ∑変調器。
Figure imgf000030_0002
[7] アナログ信号が供給される減算回路と、 該減算回路の出力が供給されるバンドパスフィルタと、
該バンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号に変換 するアナログデジタル変換回路と、
該アナログデジタル変換回路力 のデジタル出力をアナログ信号に変換して前記 減算回路にフィードバックするデジタルアナログ変換回路力もなる Δ∑変調器におい て、
前記バンドパスフィルタは、サンプリング周波数を fsとして、そのフィルタ部分の信号 帯域の中心周波数が f Z4以外の中心周波数を持つように設定され、
s
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジタ ル信号を供給す重み付けポインタを、前記バンドパスフィルタの中心周波数に合わ せて並列に
設けることを特徴とする Δ∑変調器。
[8] 前記バンドパスフィルタの信号帯域の周波数は f Z6であり、伝達関数 H (Z)は、次 s
式で表されることを特徴とする請求項 7に記載の Δ∑変調器。
Figure imgf000031_0001
[9] 前記重み付けポインタは 3個のポインタで形成される請求項 8に記載の Δ∑変調器。
[10] アナログ信号が供給される減算回路と、
該減算回路の出力が供給されるマルチバンドパスフィルタと、
該マルチバンドパスフィルタの出力が供給され、前記アナログ信号をデジタル信号 に変換するアナログデジタル変換回路と、
該アナログデジタル変換回路力 のデジタル出力をアナログ信号に変換して前記 減算回路にフィードバックするデジタルアナログ変換回路力もなる Δ∑変調器におい て、
前記マルチバンドパスフィルタの信号帯域の中心周波数は、サンプリング周波数を f として、そのフィルタ部分の信号帯域の中心周波数カ^ Z4以外の中心周波数であ s s
つて、かつ信号帯域の中心周波数を（2n+l) f Z2Nまたは nf ZNとしたとき、 nが特 s s
定値とならな 、中心周波数となるように構成され、
前記デジタルアナログ変換回路を構成する複数のセグメント素子に順次入力デジ タル信号を供給す重み付けポインタを、前記マルチバンドフィルタの信号帯域の中 心周波数に合わせて並列に
設けることを特徴とする Δ∑変調器。
[11] 前記マルチバンドパスフィルタの信号帯域の中心周波数は、 f
s Zl6、 5f
s Zl6、 7f s
Z16(2N=16)が中心周波数となるように構成され、該マルチバンドパスフィルタの 伝達関数 H(Z)は、次式で表されることを特徴とする請求項 10に記載の Δ∑変調器
H(Z)=-Z"V{(1-2AZ"1+Z"2)(1-2BZ"1+Z"2)(1-2CZ"1+Z"2)}
(但し、 A=cos22.5° 、B=cosll2.5° 、 C=cosl57.5° とする。）
[12] 前記重み付けポインタは 8個のポインタで形成されることを特徴とする請求項 11に記 載の ΔΣ変調器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095816A (ja) * 2013-11-13 2015-05-18 株式会社半導体理工学研究センター Δσｄａ変調器及びδσａｄ変調器

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101927228B1 (ko) 2012-04-10 2018-12-11 한국전자통신연구원 누산기 및 이를 포함하는 데이터 가중 평균화 장치
KR102440369B1 (ko) 2018-01-22 2022-09-05 삼성전자주식회사 3단 셀들을 사용하는 디지털-아날로그 변환을 위한 회로 및 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312555A (ja) * 1993-08-05 1995-11-28 Martin Marietta Corp 制御されたポール−ゼロ場所を有するろ過を持つシグマ−デルタ・アナログ・デジタル変換器とその装置
JP2002353815A (ja) * 2001-05-23 2002-12-06 Pioneer Electronic Corp デルタシグマ型ａｄ変換器
JP2004509500A (ja) * 2000-09-18 2004-03-25 クゥアルコム・インコーポレイテッド マルチサンプリングシグマデルタアナログ／デジタル変換器
JP2005535229A (ja) * 2002-08-02 2005-11-17 シーラス ロジック，インコーポレイテッド 共有フィルタおよび独立フィルタと複数の量子化器とデータ変換器とを有するノイズシェーパ
JP2006013705A (ja) * 2004-06-23 2006-01-12 Handotai Rikougaku Kenkyu Center:Kk 複素バンドパスδσａｄ変調器、ａｄ変換回路及びディジタル無線受信機
JP2006013704A (ja) * 2004-06-23 2006-01-12 Handotai Rikougaku Kenkyu Center:Kk Ｄａ変換回路及びそれを用いたδσａｄ変調器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312555A (ja) * 1993-08-05 1995-11-28 Martin Marietta Corp 制御されたポール−ゼロ場所を有するろ過を持つシグマ−デルタ・アナログ・デジタル変換器とその装置
JP2004509500A (ja) * 2000-09-18 2004-03-25 クゥアルコム・インコーポレイテッド マルチサンプリングシグマデルタアナログ／デジタル変換器
JP2002353815A (ja) * 2001-05-23 2002-12-06 Pioneer Electronic Corp デルタシグマ型ａｄ変換器
JP2005535229A (ja) * 2002-08-02 2005-11-17 シーラス ロジック，インコーポレイテッド 共有フィルタおよび独立フィルタと複数の量子化器とデータ変換器とを有するノイズシェーパ
JP2006013705A (ja) * 2004-06-23 2006-01-12 Handotai Rikougaku Kenkyu Center:Kk 複素バンドパスδσａｄ変調器、ａｄ変換回路及びディジタル無線受信機
JP2006013704A (ja) * 2004-06-23 2006-01-12 Handotai Rikougaku Kenkyu Center:Kk Ｄａ変換回路及びそれを用いたδσａｄ変調器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SAN H. ET AL.: "A Noise-Shaping Algorithm of Multi-bit DAC Nonlinearities in Complex Bandpass delta epsilon AD Modulators", IEICE TRANS. ON FUNDAMENTALS, vol. E87-A, no. 4, April 2004 (2004-04-01), pages 792 - 800, XP001193257 *
SAN H. ET AL.: "An Element Rotation Algorithm for Multi-bit DAC Nonlinearities in Complex Bandpass delta epsilon AD Modulators", PROCEEDINGS OF THE 17TH INTERNATIONAL CONFERENCE ON VLSI DESIGN (VLSID'04), 2004, pages 151 - 156, XP010678992 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095816A (ja) * 2013-11-13 2015-05-18 株式会社半導体理工学研究センター Δσｄａ変調器及びδσａｄ変調器

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