KR101927228B1 - 누산기 및 이를 포함하는 데이터 가중 평균화 장치 - Google Patents

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Abstract

데이터 변환기에서 발생하는 비선형성을 개선하기 위한 누산기 및 데이터 가중 평균화 장치가 개시된다. 클럭 신호에 따라 입력되는 데이터를 출력하는 레지스터, 임의의 비트 폭(bit width)을 가지는 디지털 입력 신호와 레지스터의 출력 신호를 입력받아 덧셈 동작을 수행하는 제1 가산기, 제1 가산기의 캐리(carry) 발생 여부에 따라 프리셋 값 혹은 0(zero) 값을 출력하는 프리셋부 및 제1 가산기의 출력 신호와 프리셋부의 출력 신호를 입력받아 덧셈 동작을 수행하고 레지스터에 입력시키는 제2 가산기를 포함하는 누산기 및 이를 포함하는 데이터 가중 평균화 장치에 의하면, 2n 개의 DAC 코드 이외에 다양한 개수의 DAC 코드를 발생시켜 데이터 변환기에서 발생하는 비선형성을 개선할 수 있다.

Description

누산기 및 이를 포함하는 데이터 가중 평균화 장치{ACCUMULATOR AND DATA WEIGHTED AVERAGE DEVICE INCLUDING THE ACCUMULATOR}
본 발명은 누산기 및 이를 포함하는 데이터 가중 평균화 장치에 관한 것으로서, 더욱 상세하게는 데이터 변환기의 비선형성을 감소시키기 위한 누산기 및 이를 포함하는 데이터 가중 평균화 장치에 관한 것이다.
데이터 변환기에 있어서 출력 신호의 비선형성(nonlinearity)은 중요한 설계 요소 중의 하나이다. 비선형성은 출력 신호의 SNDR(Signal-to-Noise and Distortion Ratio)를 크게 감소시키기 때문이다.
일반적으로 디지털 아날로그 데이터 변환기(Digital-to-Analog Converter, 이하 'DAC'라 함)는 여러 가지 요소가 출력 신호의 선형성에 영향을 미치게 된다. 이러한 요소 중에서 DAC의 각 유닛 구성요소의 각종 미스매치(mismatch)에 의한 영향이 심각하므로, 실제 구현에 있어서는 이러한 미스매치에 의한 비선형성을 개선시키고자 데이터 가중 평균화(DWA: Data Weighted Average) 기법을 적용하고 있다.
데이터 가중 평균화 기법의 목적은 DAC의 각 유닛 구성요소를 스위칭하는 경로(path)의 분포에 변화를 주어 미스매치 효과가 랜덤하게 나타나게 하는 것이다.
도 1은 DAC가 적용된 ADC의 블록도이다.
도 1을 참조하면, 아날로그 입력 신호(As_in)를 디지털 출력 신호(DS_out)로 변환하는 일반적인 멀티비트 델타-시그마 아날로그 디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)(10)가 도시되어 있다.
멀티비트 델타-시그마 ADC(10)는 적분 및 가산기(Integrator & Adder)(11), 멀티레벨 양자화기(Multi-level Quantizer)(12), DAC(13), 데이터 가중 평균화부(DWA)(14) 및 출력 디코더(DEC)(15)를 포함한다.
멀티비트 델타-시그마 ADC(10)는 주로 높은 비트 해상도를 요구하는 응용분야에 많이 사용되는 데이터 변환기이다. 이러한 멀티비트 델타-시그마 ADC(10)가 높은 해상도나 넓은 대역폭을 가져야 할 경우, 멀티비트 양자화기(12)를 사용하게 되며, 피드백(feedback)을 통해 출력 신호를 입력단으로 전달해야 하므로, 멀티비트 DAC(13)가 필요하게 된다. 이와 같이 멀티비트 DAC(13)가 사용되므로 데이터 가중 평균화 기법이 요구된다.
특히, 피드백 루프를 가지는 멀티비트 델타-시그마 ADC(10)는 입력 초단의 잡음이 출력에 그대로 나타나게 되므로, 피드백되는 DAC(13)의 선형성은 상당히 중요하다.
도 2는 DAC에서 사용하는 일반적인 데이터 가중 평균화부의 구성 및 동작원리를 설명하기 위한 도면이다.
도 2의 (a)를 참조하면, 데이터 가중 평균화부는 입력되는 m비트의 디지털 신호(D_in)가 출력으로 전달되는 경로를 k비트의 제어 신호에 의해 바꿔주는 로그 시프터(Log shifter)(21)와, k비트의 제어 신호를 생성해주는 카운터(Counter)(22)를 포함한다.
이러한 구성 블록을 통해 n비트의 출력 신호(D_out)는, 도 2의 (b)에 예시된 동작 샘플(operation sample)에 나타낸 것처럼 DAC 유닛들을 제어하게 된다. DAC 유닛이 2-1-1-2-3-2-3-2-…의 순서대로 켜져야 한다면, 데이터 가중 평균화부의 출력은 같은 셀(Cell)이 반복적으로 온(ON)되지 않고 순차적으로 온(ON) 되게 함으로써 DAC에서 발생하는 비선형성을 감소시키도록 한다.
여기서, DAC 유닛이 2n 개이면, 데이터 가중 평균화부의 카운터(22)는 2n을 카운팅하는 회로를 구현해야 하며, 이는 N비트 카운터(N-bit counter)나 N비트 누산기(N-bit accumulator)를 이용하여 쉽게 구현이 가능하다.
하지만, 2n을 카운팅할 경우 DAC의 비트 폭(bit width)이 2n에 맞게 구현되어야 하므로, 필요한 최적의(Optimal) DAC의 비트 폭을 구현하고자 할 경우에는 단순히 N비트 카운터나 N비트 누산기를 이용하여 구현할 수 없는 문제점이 있다.
관련 선행기술로는 대한민국 특허공개공보 제2008-0020096호(2008.03.05 공개, 발명의 명칭 : 데이터 가중 평균화 기법을 적용한 멀티비트 데이터 변환기)에 개시되어 있다.
본 발명은 전술한 문제점을 개선하기 위해 창안된 것으로서, 데이터 가중 평균화부를 구현함에 있어서 2n개의 DAC 코드 이외에 다양한 개수의 DAC 코드를 발생시켜 데이터 변환기에서 발생하는 비선형성을 개선하고 DAC의 비트 폭을 최적화할 수 있도록 하는 누산기 및 이를 포함하는 데이터 가중 평균화 장치를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따른 누산기는 클럭 신호에 따라 입력되는 데이터를 출력하는 레지스터; 임의의 비트 폭(bit width)을 가지는 디지털 입력 신호와 상기 레지스터의 출력 신호를 입력받아 덧셈 동작을 수행하는 제1 가산기; 상기 제1 가산기의 캐리(carry) 발생 여부에 따라 프리셋 값 혹은 0(zero) 값을 출력하는 프리셋부; 및 상기 제1 가산기의 출력 신호와 상기 프리셋부의 출력 신호를 입력받아 덧셈 동작을 수행하고 상기 레지스터에 입력시키는 제2 가산기를 포함한다.
본 발명에서 상기 프리셋부는 상기 제1 가산기의 캐리가 발생하는 경우 온(ON)되어 프리셋 값을 상기 제2 가산기로 출력하는 제1 스위치; 및 상기 제1 가산기의 캐리 신호가 발생하지 않는 경우 온(ON)되어 상기 0 값을 상기 제2 가산기로 출력하는 제2 스위치를 포함하는 것을 특징으로 한다.
본 발명에서 상기 프리셋 값은 상기 디지털 입력 신호에 대해서 상기 누산기가 임의의 자연수 M 값을 카운팅할 수 있도록 프로그램 가능한 것을 특징으로 한다 .
본 발명의 다른 측면에 따른 데이터 가중 평균화 장치는 디지털 입력 신호에 상응하는 포인터(pointer) 값을 제어 신호로 생성하는 누산기 기반의 데이터 가중 평균화 포인터 회로; 및 상기 누산기 기반의 데이터 가중 평균화 포인터 회로에서 출력되는 상기 제어 신호에 따라 상기 디지털 입력 신호를 출력 신호로의 경로 변환을 수행하는 로그 시프터(Log Shifter)를 포함한다.
본 발명에서 상기 누산기 기반의 데이터 가중 평균화 포인터 회로는, 임의의 비트 폭을 가지며, 온도계 코드(thermometer code)인 상기 디지털 입력 신호를 입력받아 이진 코드(binary code)로 변환시키는 온도계 이진 변환부; 및 프리셋 값을 이용하여 상기 이진 코드를 임의의 자연수 M 값으로 카운팅할 수 있는 모듈로 M 누산기를 포함하는 것을 특징으로 한다.
본 발명에서 상기 모듈로 M 누산기는, 클럭 신호에 따라 입력되는 데이터를 출력하는 레지스터; 상기 디지털 입력 신호와 상기 레지스터의 출력 신호를 입력받아 덧셈 동작을 수행하는 제1 가산기; 상기 제1 가산기의 캐리(carry) 발생 여부에 따라 상기 프리셋 값 혹은 0(zero) 값을 출력하는 프리셋부; 및 상기 제1 가산기의 출력 신호와 상기 프리셋부의 출력 신호를 입력받아 덧셈 동작을 수행하고 상기 레지스터에 입력시키는 제2 가산기를 포함하는 것을 특징으로 한다.
본 발명에서 상기 프리셋부는 상기 제1 가산기의 캐리가 발생하는 경우 온(ON)되어 프리셋 값을 상기 제2 가산기로 출력하는 제1 스위치; 및 상기 제1 가산기의 캐리 신호가 발생하지 않는 경우 온(ON)되어 상기 0 값을 상기 제2 가산기로 출력하는 제2 스위치를 포함하는 것을 특징으로 한다.
본 발명에서 상기 프리셋 값은 상기 디지털 입력 신호에 대해서 상기 누산기가 임의의 자연수 M 값을 카운팅할 수 있도록 프로그램 가능한 것을 특징으로 한다.
본 발명에 따르면, 데이터 가중 평균화부를 구현함에 있어서 2n개의 DAC 코드 이외에 다양한 개수의 DAC 코드를 발생시킬 수 있기 때문에 데이터 변환기에서 발생하는 비선형성을 개선할 수 있다.
또한, 본 발명에 따르면, 두 개의 누산기와 누산기의 캐리 발생 시에 프리셋 값을 사용함으로써 2n의 카운팅 이외에 다양한 카운팅 개수를 발생시킬 수 있으므로 DAC의 비트 폭을 최적화할 수 있다.
도 1은 DAC가 적용된 ADC의 블록도이다.
도 2는 DAC에서 사용하는 일반적인 데이터 가중 평균화부의 구성 및 동작원리를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 모듈로 M 누산기의 구성을 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 모듈로 M 누산기를 이용하여 구현된 데이터 가중 평균화 장치의 구성을 도시한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 데이터 가중 평균화 장치를 적용한 델타-시그마 ADC의 블록도이다.
도 6은 도 5에 도시된 델타-시그마 ADC의 칩 제작 측정 결과를 도시한 도면이다.
이하에서는 본 발명의 일 실시예에 따른 누산기 및 이를 포함하는 데이터 가중 평균화 장치를 이용한 인증방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이러한 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로써, 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야할 것이다.
도 3은 본 발명의 일 실시예에 따른 모듈로 M 누산기의 구성을 도시한 블록도이다.
본 발명의 일 실시예에 따른 모듈로 M 누산기(Modulo M accumulator)는 프리셋 값(preset value)를 이용하여 2N이 아닌 임의의 M 값을 카운팅할 수 있는 것을 특징으로 한다. 여기서, M은 자연수이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 모듈로 M 누산기(30)는 제1 가산기(31), 제2 가산기(32), 레지스터(33) 및 프리셋부(34)를 포함한다.
제1 가산기(31)는 N비트 가산기로서, 이진 가중형(binary weighted) N비트 디지털 신호(IN)와 레지스터(33)로부터 피드백된 신호를 입력받아 덧셈(add) 동작을 수행하고, 출력 값이 2N을 넘을 경우 캐리(carry)를 발생시키며, 그렇지 않을 경우 캐리를 발생시키지 않는다.
제1 가산기(31)의 출력은 제2 가산기(32)의 입력으로 전달된다.
프리셋부(34)는 제1 가산기(31)의 캐리 신호에 따라 프리셋 값 혹은 0 값을 제2 가산기(32)의 입력으로 전달하게 된다.
제1 가산기(31)에서 캐리가 발생할 경우, 캐리 신호는 프리셋부(34)로 전달되어 제1 스위치(Sp)를 온(ON)시켜 프리셋 값(Preset value)을 제2 가산기(32)의 다른 입력으로 전달되도록 한다. 프리셋 값은 디지털화된 값일 수 있다.
또는 제1 가산기(31)에서 캐리가 발생하지 않을 경우에는 프리셋부(34)는 제2 스위치(Sn)을 온(ON)시켜 0 값을 제2 가산기(32)의 다른 입력으로 전달되도록 한다.
제2 가산기(32)는 제1 가산기(31)의 출력과 프리셋부(34)의 출력을 입력받아 덧셈 동작을 수행한다. 이때 제2 가산기(32)가 0으로부터 다시 카운팅을 시작하게 될 경우마다 프리셋 값을 입력시킴으로써 원하는 M 값까지만을 카운팅할 수 있게 된다. 제2 가산기(32)의 출력은 레지스터(33)로 입력되는 클럭 신호(Clock)에 따라 출력 신호(OUT)로 출력되게 된다.
도 4는 본 발명의 일 실시예에 따른 모듈로 M 누산기를 이용하여 구현된 데이터 가중 평균화 장치의 구성을 도시한 블록도이다.
본 발명의 일 실시예에 따른 데이터 가중 평균화 장치는 누산기 기반의 데이터 가중 평균화 포인터 회로(40)와 로그 시프터(45)를 포함한다.
누산기 기반의 데이터 가중 평균화 포인터 회로(40)는, 온도계 코드(thermometer code)의 디지털 입력 신호(D_in)를 이진 코드(binary code)로 변환하는 온도계 이진 변환부(41)와, 도 3을 참조하여 설명한 모듈로 M 누산기(30)를 포함한다.
온도계 이진 변환부(41)의 출력 값, 즉 온도계 코드의 디지털 입력 신호가 이진 코드로 변환된 값이 모듈로 M 누산기(30)의 입력 신호가 된다.
로그 시프터(45)는 누산기 기반의 데이터 가중 평균화 포인터 회로(41)에서 출력되는 제어 신호에 따라 입력 신호(D_in)를 경로 변환하여 출력 신호(D_out)로 출력한다.
로그 시프터(45)는 입력되는 제어 신호에 따라 도 2의 (b)에 도시된 것과 같은 동작 샘플에서 DAC의 셀 유닛이 출력 코드 시퀀스(D_out code sequence)에 따라 온/오프(ON/OFF)가 되도록 경로를 변환시켜 주는 경로 스위치 어레이(path switch array)로 구현될 수 있다.
도 5는 본 발명의 일 실시예에 따른 데이터 가중 평균화 장치를 적용한 델타-시그마 ADC의 블록도이고, 도 6은 도 5에 도시된 델타-시그마 ADC의 칩 제작 측정 결과를 도시한 도면이다.
도 6을 참조하면, 측정된 결과에서 DAC의 비선형성으로 인한 스퍼 톤(spur tone)이 출력되지 않은 것을 확인할 수 있다.
본 발명의 일 실시예에 따른 데이터 가중 평균화 장치는 모듈로 M 누산기를 이용하여 셀의 개수가 2N개가 아닌 임의의 M개인 경우에도 로그 시프터의 포인터 값을 계산할 수 있도록 한다. 기존의 모듈로 2N 포인터에 비해 임의의 M을 카운팅할 수 있으므로 DAC의 비트 폭을 최적화할 수 있는 장점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며 당해 기술이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의하여 정해져야할 것이다.
10: 멀티비트 델타-시그마 ADC
11: 적분 및 가산기
12: 멀티레벨 양자화기
13: DAC
14: 데이터 가중 평균화부
15: DEC
21, 45: 로그 시프터
22: 카운터
30: 모듈로 M 누산기
31: 제1 가산기
32: 제2 가산기
33: 레지스터
34: 프리셋부
40: 누산기 기반의 데이터 가중 평균화 포인터 회로
41: 온도계 이진 변환부

Claims (8)

  1. 비트 폭(bit width)을 갖는 디지털 입력 신호와 제 1 출력 신호에 기반하여 제 1 덧셈 결과를 출력하는 제 1 가산기;
    상기 제 1 가산기의 캐리(carry)의 발생 여부에 따라, 제 1 입력 신호로써, 프리셋 값 혹은 0(zero) 값을 출력하는 프리셋부;
    상기 제 1 덧셈 결과와 상기 제 1 입력 신호에 기반하여 제 2 덧셈 결과를 출력하는 제 2 가산기; 및
    상기 제 2 덧셈 결과를 입력 받고, 클럭에 따라 상기 제 1 출력 신호를 출력하는 레지스터를 포함하는 누산기.
  2. 제 1 항에 있어서,
    상기 프리셋부는:
    상기 제 1 가산기의 상기 캐리가 발생하는 경우 온(ON)되어 상기 프리셋 값을 상기 제 2 가산기로 출력하는 제 1 스위치; 및
    상기 제 1 가산기의 상기 캐리가 발생하지 않는 경우 온(ON)되어 상기 0 값을 상기 제 2 가산기로 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 누산기.
  3. 제 1 항에 있어서,
    상기 프리셋 값은 상기 디지털 입력 신호에 대해서 상기 누산기가 자연수 M 값을 카운팅할 수 있도록 프로그램 가능한 것을 특징으로 하는 누산기.
  4. 디지털 입력 신호에 상응하는 포인터(pointer) 값을 제어 신호로 생성하는 누산기 기반의 데이터 가중 평균화 포인터 회로; 및
    상기 누산기 기반의 데이터 가중 평균화 포인터 회로에서 출력되는 상기 제어 신호에 따라 상기 디지털 입력 신호를 출력 신호로의 경로 변환을 수행하는 로그 시프터(Log Shifter)를 포함하는 데이터 가중 평균화 장치.
  5. 제 4 항에 있어서,
    상기 누산기 기반의 데이터 가중 평균화 포인터 회로는:
    비트 폭을 가지며, 온도계 코드(thermometer code)인 상기 디지털 입력 신호를 입력받아 이진 코드(binary code)로 변환시키는 온도계 이진 변환부; 및
    프리셋 값을 이용하여 상기 이진 코드를 임의의 자연수 M 값으로 카운팅할 수 있는 모듈로 M 누산기를 포함하는 것을 특징으로 하는 데이터 가중 평균화 장치.
  6. 제 5 항에 있어서,
    상기 모듈로 M 누산기는:
    클럭 신호에 따라 입력되는 데이터를 출력하는 레지스터;
    상기 디지털 입력 신호와 상기 레지스터의 출력 신호를 입력받아 덧셈 동작을 수행하는 제1 가산기;
    상기 제1 가산기의 캐리(carry) 발생 여부에 따라 상기 프리셋 값 혹은 0(zero) 값을 출력하는 프리셋부; 및
    상기 제1 가산기의 출력 신호와 상기 프리셋부의 출력 신호를 입력받아 덧셈 동작을 수행하고 상기 레지스터에 입력시키는 제2 가산기를 포함하는 것을 특징으로 하는 데이터 가중 평균화 장치.
  7. 제 6 항에 있어서,
    상기 프리셋부는:
    상기 제1 가산기의 캐리가 발생하는 경우 온(ON)되어 프리셋 값을 상기 제2 가산기로 출력하는 제1 스위치; 및
    상기 제1 가산기의 캐리 신호가 발생하지 않는 경우 온(ON)되어 상기 0 값을 상기 제2 가산기로 출력하는 제2 스위치를 포함하는 것을 특징으로 하는 데이터 가중 평균화 장치.
  8. 제 6 항에 있어서,
    상기 프리셋 값은 상기 디지털 입력 신호에 대해서 상기 누산기가 자연수 M 값을 카운팅할 수 있도록 프로그램 가능한 것을 특징으로 하는 데이터 가중 평균화 장치.
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