KR101909717B1 - 차동 vco를 포함하는 아날로그 디지털 변환 장치 - Google Patents

Abstract

아날로그 디지털 변환 장치가 개시된다. 아날로그 디지털 변환 장치는 아날로그 입력 신호와 피드백 신호를 결합하는 가감산부, 가감산부의 출력 신호를 필터링하는 루프 필터부, 루프 필터부의 출력 신호를 양자화하여 디지털 신호를 출력하는 양자화부 및 디지털 신호를 변환하여 피드백 신호를 출력하는 피드백부를 포함하고, 양자화부는 루프 필터부의 포지티브 출력 신호 및 네거티브 출력 신호를 각각 입력받고 VCO 신호를 출력하는 복수의 VCO, 복수의 VCO 각각으로부터 출력되는 VCO 신호를 입력받고 샘플링 신호를 출력하는 복수의 샘플러 및 복수의 샘플러 각각으로부터 출력되는 샘플링 신호의 위상 차이를 감지함으로써 복수의 VCO에서 각각 출력되는 두 개의 VCO 신호의 위상 차이를 감지하는 위상 검출기를 포함한다.

Description

차동 VCO를 포함하는 아날로그 디지털 변환 장치{Analog to digital converter including differential VCO}

본 개시는 차동 VCO를 포함하는 아날로그 디지털 변환 장치에 관한 것으로, 더욱 상세하게는, 위상 도메인을 이용하고 면적과 전력소모를 줄이는 차동 VCO를 포함하는 아날로그 디지털 변환 장치에 관한 것이다.

최근 무선 통신에서 멀티 모드 또는 멀티 밴드에 대한 요구가 증가하고 있다. 이를 위해서 디지털 RF Front-End에 대한 연구가 활발히 진행되고 있다. 특히, 멀티 모드 또는 멀티 밴드를 지원하기 위해서는 SAW 필터 같은 고정형 필터의 사용을 가능한 줄이고, 플렉서블 타입의 필터를 사용하거나 기기 내에 필터 기능을 내장시키기 위해 노력하고 있다.

디지털 RF Front-End를 구현하기 위해서는 RF 신호 자체를 샘플링하여 디지털화해야 하며 이렇게 디지털화된 신호는 대폭 향상된 유연성과 재구성성을 갖는다. 따라서, 많은 연구자들이 고속 샘플링이 가능한 데이터 변환 장치에 대해서 연구하고 있으며, 특히, 델타 시그마 아날로그 디지털 변환 장치에 대하여 활발한 연구를 진행하고 있다.

도 1a는 종래의 주파수 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치(frequency based VCO delta sigma modulator)의 개략적인 구성을 도시한 도면이다.

도 1a를 참조하면, 종래의 주파수 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치, 즉, 주파수 타입의 델타 시그마 아날로그 디지털 변환 장치는 VCO의 전압 정보를 입력하여, VCO의 출력 주파수 정보를 샘플링한다. 그리고, VCO를 양자화기의 기능으로 사용하여, 일반적인 비교기(comparator)를 대체한다.

하지만, VCO의 V-to-Frequency 전달 함수가 비선형적으로(non-linear) 동작하는바 출력 신호에서 고조파 왜곡(harmonic distortion)이 발생하는 단점이 있다.

이러한 문제를 해결하기 위해, 기준 신호와 VCO 출력 신호 간에 위상을 비교하여 사용하는 위상 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치(phase Frequency based VCO delta sigma modulator)가 제안되었다.

도 1b는 종래의 위상 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치의 개략적인 구성을 도시한 도면이다.

도 1b를 참조하면, 종래의 위상 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치, 즉 위상 타입 델타 시그마 아날로그 디지털 변환 장치는 VCO의 전압 정보를 입력하여, VCO의 출력 위상정보를 샘플링한다.

상기한 위상 타입 델타 시그마 아날로그 디지털 변환 장치는 V-to-Phase 전달 함수가 적분 관계를 갖고 있기 때문에, 비교기와 적분기(integrator)의 기능을 동시에 구현할 수 있는 장점이 있다. 그리고, 위상 타입 델타 시그마 아날로그 디지털 변환 장치는 종래의 주파수 타입 델타 시그마 아날로그 디지털 변환 장치보다 VCO 입/출력의 비선형 특성이 약화되어 출력 신호에서 나타나는 고조파 왜곡이 감소되는 장점이 있다.

한편, VCO는 일반적으로 디지털 로직(digital logic)으로 구성되어 있다. 디지털 로직은 프로세스나 온도 변화에 따라 그 특성이 크게 변할 수 있다. 이렇게 특성이 변하게 되면, VCO의 입력에 같은 DC 전압을 인가하여도, VCO의 출력에서 나타나는 주파수는 다르게 나타난다. 이 때, 기준 주파수와 VCO의 공통(common) 주파수가 서로 다를 때, 변환 장치의 출력 신호에 DC offset이 발생하는 문제점이 있다. 이러한 DC offset는 피드백 디지털 아날로그 변환 장치의 출력 범위를 제한하며, 다이내믹 레인지의 감소로 이어질 수 있으며, 이는 아날로그 디지털 변환 장치의 성능을 제한한다.

본 개시는 상술한 문제점을 해결하기 위한 것으로, 본 개시의 목적은 출력 신호의 범위 및 다이내믹 레인지를 증가시키고, 기준 주파수에 영향을 받지 않음으로써 부가 회로가 필요없으며, 면적, 전력소모 및 수율면에서 유리한 차동 VCO를 포함하는 아날로그 디지털 변환 장치를 제공하는 것이다.

이상과 같은 목적을 달성하기 위한 본 개시의 일 실시 예에 따르면, 아날로그 입력 신호와 피드백 신호를 결합하는 가감산부, 상기 가감산부의 출력 신호를 필터링하는 루프 필터부, 상기 루프 필터부의 출력 신호를 양자화하여 디지털 신호를 출력하는 양자화부 및 상기 디지털 신호를 변환하여 피드백 신호를 출력하는 피드백부를 포함하고, 상기 양자화부는 상기 루프 필터부의 포지티브 출력 신호 및 네거티브 출력 신호를 각각 입력받고 VCO 신호를 출력하는 복수의 VCO, 상기 복수의 VCO 각각으로부터 출력되는 상기 VCO 신호를 입력받고 샘플링 신호를 출력하는 복수의 샘플러 및 상기 복수의 샘플러 각각으로부터 출력되는 상기 샘플링 신호의 위상 차이를 감지함으로써 상기 복수의 VCO에서 각각 출력되는 두 개의 VCO 신호의 위상 차이를 감지하는 위상 검출기를 포함하는 아날로그 디지털 변환 장치가 제공된다.

그리고, 상기 양자화부는 기준 주파수 신호의 입력없이 상기 두 개의 VCO 신호의 위상 차이를 감지할 수 있다.

또한, 상기 양자화부는 상기 복수의 VCO의 프리 러닝 주파수(free running frequency)와 무관하게 상기 위상 차이를 감지할 수 있다.

그리고, 상기 복수의 VCO는 상기 포지티브 출력 신호에 기초하여 동작하는 N개의 제1 인버터를 포함하는 제1 링 오실레이터 및 상기 네거티브 출력 신호에 기초하여 동작하는 N개의 제2 인버터를 포함하는 제2 링 오실레이터 를 포함하고, 상기 제1 링 오실레이터는 상기 N개의 제1 인버터 중 i번째(i는 1 이상 N-1 이하의 정수) 제1 인버터의 네거티브 출력단이 상기 N개의 제1 인버터 중 i+1번째 제1 인버터의 포지티브 입력단과 연결되고, 상기 i번째 제1 인버터의 포지티브 출력단은 상기 i+1번째 제1 인버터의 네거티브 입력단과 연결되며, 상기 N이 짝수인 경우, 상기 N개의 제1 인버터 중 N번째 제1 인버터의 네거티브 출력단은 상기 N개의 제1 인버터 중 첫번째 제1 인버터의 네거티브 입력단과 연결되고, 상기 N번째 제1 인버터의 포지티브 출력단은 상기 첫번째 제1 인버터의 포지티브 입력단과 연결되고, 상기 N이 홀수인 경우, 상기 N번째 제1 인버터의 네거티브 출력단은 상기 첫번째 제1 인버터의 포지티브 입력단과 연결되고, 상기 N번째 제1 인버터의 포지티브 출력단은 상기 첫번째 제1 인버터의 네거티브 입력단과 연결될 수 있다.

그리고, 상기 복수의 샘플러는 상기 N개의 제1 인버터의 출력단 각각과 연결되는 N개의 제1 D 플립플롭을 포함하는 제1 샘플러 및 상기 N개의 제2 인버터의 출력단 각각과 연결되는 N개의 제2 D 플립플롭을 포함하는 제2 샘플러;를 포함하고, 상기 제1 샘플러는 i번째 제1 D 플립플롭의 비반전 입력단이 상기 i번째 제1 인버터의 포지티브 출력단과 연결되고, 상기 i번째 제1 D 플립플롭의 반전 입력단은 상기 i번째 제1 인버터의 네거티브 출력단과 연결될 수 있다.

또한, 상기 위상 검출기는 상기 제1 샘플러의 N개의 샘플링 신호와 상기 제2 샘플러의 N개의 샘플링 신호 각각에 대해 XOR 연산을 수행하는 N개의 XOR 게이트를 포함하고, 상기 N개의 XOR 게이트 중 i번째 XOR 게이트의 입력단은 상기 i번째 제1 D 플립플롭의 출력단 및 상기 i번째 제2 D 플립플롭의 출력단과 연결될 수 있다.

한편, 상기 피드백부는 상기 양자화부의 출력단과 연결되는 데이터 가중 평균화부(DWA) 및 상기 데이터 가중 평균화부의 출력단과 연결되고, 상기 피드백 신호를 출력하는 디지털 아날로그 변환기(DAC)를 포함하고, 상기 데이터 가중 평균화부는 상기 양자화부에서 출력된 감지된 위상 정보를 포함하는 양자화된 신호를 써머미터 코드(thermometer code)로 변환하고, 상기 변환된 써머미터 코드를 DWA 코드로 변환할 수 있다.

이상과 같은 목적을 달성하기 위해 본 개시의 일 실시 예에 따르면, 아날로그 입력 신호와 피드백 신호를 결합하는 가감산부, 상기 가감산부의 출력 신호를 필터링하는 루프 필터부, 상기 루프 필터부의 출력 신호를 양자화하여 디지털 신호를 출력하는 양자화부, 상기 양자화부의 출력단과 연결되는 데이터 가중 평균화부(DWA) 및 상기 데이터 가중 평균화부의 출력단과 연결되고, 피드백 신호를 출력하는 디지털 아날로그 변환기(DAC)를 포함하고, 상기 데이터 가중 평균화부는 상기 양자화부에서 출력된 감지된 위상 정보를 포함하는 디지털 신호를 써머미터 코드(thermometer code)로 변환하고, 상기 변환된 써머미터 코드를 DWA 코드로 변환하는 아날로그 디지털 변환 장치를 제공한다.

그리고, 상기 데이터 가중 평균화부는 일단이 상기 양자화부의 출력단과 연결되고, 타단이 상기 디지털 아날로그 변환기와 연결되는 배럴 쉬프터, 상기 양자화부에서 출력된 디지털 신호의 라이징 에지를 감지하는 라이징 에지 디텍터, 상기 라이징 에지 디텍터의 출력 신호를 이진 코드로 변환하는 제1 이진 코드 변환기, 상기 배럴 쉬프터의 출력 신호의 폴링 에지를 감지하는 폴링 에지 디텍터, 상기 폴링 에지 디텍터의 출력 신호를 이진 코드로 변환하는 제2 이진 코드 변환기 및 상기 제1 이진 코드 변환기의 출력 신호와 상기 제2 이진 코드 변환기의 출력 신호에 대한 감산 연산을 수행하는 비트 가감산부를 포함할 수 있다.

또한, 상기 배럴 쉬프터는 상기 비트 가감산부의 출력 신호에 기초하여 동작을 수행할 수 있다.

이상 설명한 바와 같이, 본 개시의 다양한 실시 예에 따르면, 차동 VCO를 포함하는 아날로그 디지털 변환 장치는 출력 신호의 범위 및 다이내믹 레인지를 증가시키고, 기준 주파수에 영향을 받지 않음으로써 부가 회로가 필요없으며, 면적, 전력소모 및 수율면에서 유리한 효과가 있다.

도 1a는 종래의 주파수 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치의 개략적인 구성을 도시한 도면이다.
도 1b는 종래의 위상 기반의 VCO 델타 시그마 아날로그 디지털 변환 장치의 개략적인 구성을 도시한 도면이다.
도 2 내지 도3은 본 개시의 일 실시 예에 따른 차동 VCO를 포함하는 아날로그 디지털 변환 장치의 개략적인 구성을 도시한 도면이다.
도 4는 본 개시의 일 실시 예에 따른 양자화부의 개략적인 구성을 도시한 도면이다.
도 5는 본 개시의 아날로그 디지털 변환 장치와 single VCO를 포함한 아날로그 디지털 변환 장치의 테스트 결과를 비교한 도면이다.
도 6은 본 개시의 일 실시 예에 따른 VCO의 디지털 출력 신호를 설명하는 도면이다.
도 7a는 본 개시의 일 실시 예에 따른 데이터 가중 평균화부를 포함하는 아날로그 디지털 변환 장치의 블록도이다.
도 7b는 본 개시의 일 실시 예에 따른 데이터 가중 평균화부의 세부적인 구성을 도시한 도면이다.
도 8은 본 개시의 일 실시 예에 따른 써머미터 코드(thermometer code)를 생성하는 과정을 설명하는 도면이다.
도 9는 본 개시의 일 실시 예에 따른 데이터 가중 평균화(Data Weighted Average) 코드를 생성하는 과정을 설명하는 도면이다.
도 10은 본 개시의 일 실시 예에 따른 데이터 가중 평균화 알고리즘의 동작 과정을 설명하는 도면이다.

이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 발명의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

한편, 본 명세서에서 사용되는 구성요소에 대한 "모듈" 또는 "부"는 적어도 하나의 기능 또는 동작을 수행한다. 그리고, "모듈" 또는 "부"는 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 조합에 의해 기능 또는 동작을 수행할 수 있다. 또한, 특정 하드웨어에서 수행되어야 하거나 적어도 하나의 프로세서에서 수행되는 "모듈" 또는 "부"를 제외한 복수의 "모듈들" 또는 복수의 "부들"은 적어도 하나의 모듈로 통합될 수도 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

그 밖에도, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다.

도 2 내지 도3은 본 개시의 일 실시 예에 따른 차동 VCO(Voltage Controlled Oscillator)를 포함하는 아날로그 디지털 변환 장치의 개략적인 구성을 도시한 도면이다.

도 2를 참조하면, 본 개시의 일 실시 예에 따른 아날로그 디지털 변환 장치(100)는 델타 시그마 아날로그 디지털 변환기일 수 있다. 아날로그 디지털 변환 장치(100)는 가감산부(110), 루프 필터부(120), 양자화부(130) 및 피드백부(140)를 포함한다. 이하, 각 구성 요소 별 기능을 상세하게 설명한다.

먼저, 가감산부(110)는 아날로그 입력 산호와 피드백 신호를 결합한다. 가감산부(110)는 입력 신호를 기초로 출력 신호의 오차를 감산함으로써 정확한 신호를 산출할 수 있다. 즉, 가감산부(110)는 아날로그 입력 신호와 피드백 신호에 대해 감산 연산을 수행한다.

일 실시 예로서, 가감산부(110)는 두 개의 가감산기(111, 112)를 포함할 수 있다. 아날로그 입력 신호는 포지티브 입력 신호(VINP) 및 네거티브 입력 신호(VINN)를 포함하고, 피드백 신호는 포지티브 피드백 신호(VFBP) 및 네거티브 피드백 신호(VFBN)를 포함한다. 두 개의 가감산기(111, 112) 중 제1 가감산기(111)은 포지티브 입력 신호(VINP)와 포지티브 피드백 신호(VFBP)를 결합할 수 있다. 그리고, 제2 가감산기(112)는 네거티브 입력 신호(VINN)와 네거티브 피드백 신호(VFBN)를 결합할 수 있다.

다음으로, 루프 필터부(120)는 가감산부(110)의 출력 신호를 필터링한다. 이 때, 루프 필터부(120)는 제3 가감산기(121), 제4 가감산기(122), 제1 루프 필터(123), 제2 루프 필터(124), 제5 가감산기(125), 제6 가감산기(126), 제1 버퍼(127) 및 제2 버퍼(128)를 포함할 수 있다.

제3 가감산기(121)는 제1 가감산기(111)의 출력 신호와, 제1 버퍼(127)를 통과한 제2 루프 필터(124)의 포지티브 출력단의 출력 신호에 대해 감산 연산을 수행한다. 그리고, 제4 가감산기(122)는 제2 가감산기(112)의 출력 신호와, 제2 버퍼(128)를 통과한 제2 루프 필터(124)의 네거티브 출력단의 출력 신호에 대해 감산 연산을 수행한다.

제1 루프 필터(123)는 아날로그 적분기이며, 포지티브 입력단으로 제3 가감산기(121)의 출력 신호가 입력되고, 네거티브 입력단으로 제4 가감산기(122)의 출력 신호가 입력된다. 그리고, 제2 루프 필터(124) 역시 아날로그 적분기이며, 포지티브 입력단으로 제1 루프 필터(123)의 포지티브 출력단의 출력 신호가 입력되고, 네거티브 입력단으로 제1 루프 필터(123)의 네거티브 출력단에서 출력되는 신호가 입력된다.

제5 가감산기(125)는 포지티브 입력 신호(VINP), 제1 루프 필터(123)의 포지티브 출력단의 출력 신호, 제2 루프 필터(124)의 포지티브 출력단의 출력 신호 및 하기에서 설명하는 제2 디지털 아날로그 변환부의 포티지브 출력단의 출력 신호를 결합한다. 제5 가감산기(125)에서 결합된 신호는 루프 필터부(120)의 포지티브 출력 신호(VCTRLP)를 구성한다. 그리고, 제6 가감산기(126)는 네거티브 입력 신호(VINN), 제1 루프 필터(123)의 네거티브 출력단의 출력 신호, 제2 루프 필터(124)의 네거티브 출력단의 출력 신호 및 하기에서 설명하는 제2 디지털 아날로그 변환부의 네거티브 출력단의 출력 신호를 결합한다. 제6 가감산기(126)에서 결합된 신호는 루프 필터부(120)의 네거티브 출력 신호(VCTRLN)를 구성한다.

양자화부(130)는 루프 필터부(120)의 출력 신호를 양자화하여 디지털 신호를 출력한다. 이 때, 양자화부(130)는 동일한 2개의 오실레이터(일례로, VCO)를 포함할 수 있다. 양자화부(130)는 동일한 2개의 VCO를 이용하여 외부 기준 클럭이 없이 2개의 VCO에서 출력되는 VCO 신호만으로 VCO의 위상을 샘플링할 수 있다.

아래에서는 양자화부(130)의 구성에 대해 설명한다.

도 3을 참조하면, 본 개시의 일 실시 예에 따른 아날로그 디지털 변환 장치(100)가 도시되어 있다. 상술한 바와 같이, 아날로그 디지털 변환 장치(100)는 가감산부(110), 루프 필터부(120), 양자화부(130) 및 디지털 아날로그 변환기(DAC)(141)를 포함할 수 있다. 아날로그 디지털 변환 장치(100)는 피드백부를 포함하고, 디지털 아날로그 변환기(DAC)는 피드백부에 포함될 수도 있다. 도 2에서 가감산부(110), 루프 필터부(120) 및 디지털 아날로그 변환기(141)를 설명하였으므로 도 3에서는 양자화부(130)를 설명한다.

양자화부(130)는 복수의 VCO(131-1, 131-2), 복수의 샘플러(132-1, 132-2) 및 위상 검출기(Phase detector)(133)를 포함한다.

복수의 VCO(131-1, 131-2)는 각각 루프 필터부(120)의 출력 신호를 입력받고 VCO 신호를 출력한다. 즉, 제1 VCO(131-1)는 루프 필터부(120)로부터 포지티브 출력 신호를 입력받고, 제2 VCO(131-2)는 루프 필터부(120)로부터 네거티브 출력 신호를 입력받는다. 제1 VCO(131-1)의 일단은 루프 필터부(120)의 포지티브 출력단에 연결되고, 타단은 제1 샘플러(132-1)의 입력단에 연결된다. 그리고, 제2 VCO(131-2)의 일단은 루프 필터부(120)의 네거티브 출력단에 연결되고, 타단은 제2 샘플러(132-2)의 입력단에 연결된다. 복수의 VCO(131-1, 132-2) 각각은 VCO 신호를 출력한다. VCO 신호는 위상 감지를 위한 대상 신호일 수 있다. 복수의 VCO(131-1, 132-2)로부터 출력된 VCO 신호는 각각 복수의 샘플러(132-1, 132-2)로 입력된다.

복수의 샘플러(132-1, 132-2)는 출력된 VCO 신호를 각각 입력받고 샘플링 신호를 출력한다. 즉, 제1 샘플러(132-1)는 제1 VCO(131-1)로부터 출력된 제1 VCO 신호로부터 기 설정된 주기로 샘플링 신호를 출력한다. 그리고, 제2 샘플러(132-2)는 제2 VCO(131-2)로부터 출력된 제2 VCO 신호로부터 기 설정된 주기로 샘플링 신호를 출력한다. 기 설정된 주기는 복수의 샘플러(132-1, 132-2)에 공통으로 인가되는 클럭 주기에 따라 결정된다. 제1 샘플러(132-1)의 일단은 제1 VCO(131-1)의 출력단에 연결되고, 타단은 위상 검출기(133)의 입력단에 연결된다. 그리고, 제2 샘플러(132-2)의 일단은 제2 VCO(131-2)의 출력단에 연결되고, 타단은 위상 검출기(133)의 입력단에 연결된다. 복수의 샘플러(132-1, 132-2)로부터 출력된 각 샘플링 신호는 위상 검출기(133)로 입력된다.

위상 검출기(133)는 복수의 샘플러(132-1, 132-2)로부터 입력된 샘플링 신호의 위상을 감지한다. 위상 검출기(133)는 감지된 위상 정보를 포함하는 디지털 신호를 출력한다. 출력된 디지털 신호는 디지털 아날로그 변환기(141)를 거쳐 가감산부(110)로 입력된다.

위상 검출기(133)에서 정확한 위상을 감지하기 위해서 위상 검출기(133)로 입력되는 차동 신호의 주기가 일치해야 한다. 그러나, 로직 회로 부품이 제작될 때, 프로세스나 온도 변화에 따라 로직 회로 부품의 특성이 크게 변할 수 있다. 복수의 샘플러(132-1, 132-2)는 일정 주기에 따라 신호를 샘플링하기 때문에 부품의 특성 차이에 영향을 덜 받을 수 있다. 그러나, VCO는 아날로그 신호를 출력하기 때문에, 출력되는 아날로그 신호의 주기가 각 부품마다 다를 수 있다. 기존의 아날로그 디지털 변환 장치는 하나의 VCO를 포함하기 때문에 기준 신호를 출력하는 별도의 회로가 필요하다. 또한, 상술한 바와 같이, VCO는 프로세스나 온도 변화에 따라 특성이 변할 수 있고, 특성의 변화가 아날로그 디지털 변환 장치의 성능에 영향을 준다. 따라서, 기존의 아날로그 디지털 변환 장치는 VCO와 기준 신호 출력 회로의 주파수(또는, 주기)를 일치시키는 별도의 회로가 요구된다.

그러나, 하나의 제품에 들어가는 부품은 동시에 동일한 조건에서 제작될 수 있다. 따라서, 하나의 아날로그 디지털 변환 장치에 포함되는 복수의 VCO는 동시에 동일한 조건에서 제작될 수 있다. 따라서, 타 장치에 포함되는 VCO와는 특성 차이가 발생할 수 있더라도, 하나의 아날로그 디지털 변환 장치에 포함되는 복수의 VCO 간에는 특성 차이가 없다.

복수의 VCO(131-1, 131-2)를 이용하고 복수의 VCO(131-1, 132-2) 간에는 특성 차이가 없으므로, 아날로그 디지털 변환 장치(100)는 기준 주파수 신호의 입력없이 위상 감지가 가능하고, 별도의 부가 회로가 필요없다.

또한, 복수의 VCO를 포함하는 아날로그 디지털 변환 장치(100)는 차동 신호(differential signal)을 이용하여 위상을 감지하고 피드백시켜 원신호와 감산함으로써 고조파 왜곡(harmonic distortion)을 줄일 수 있는 장점이 있다.

아래에서는 양자화부(130)의 회로를 설명한다.

도 4는 본 개시의 일 실시 예에 따른 양자화부의 개략적인 구성을 도시한 도면이다.

도 4를 참조하면, 양자화부(130)는 제1 링 오실레이터(131-1), 제2 오실레이터(131-2), N(3 이상의 정수)개의 제1 샘플러(132-1), N개의 제2 샘플러(132-2) 및 N개의 XOR 게이트(133a)를 포함할 수 있다.

상술한 바와 같이, 양자화부(130)는 복수의 VCO, 복수의 샘플러 및 위상 검출기를 포함한다. 복수의 VCO는 제1 링 오실레이터(131-1) 및 제2 링 오실레이터(131-2)로 구현될 수 있다. 복수의 샘플러는 복수의 D 플립플롭을 포함하는 제1 샘플러(132-1) 및 제2 샘플러(132-2)로 구현될 수 있다. 그리고, 위상 검출기는 복수의 XOR 게이트(133a)로 구현될 수 있다.

제1 링 오실레이터(131-1)는 루프 필터부(120)의 포지티브 출력 신호(VCTRLP)에 기초하여 동작하는 N개의 제1 인버터(131a)를 포함한다.

이 때, N개의 제1 인버터(131a) 중 i번째(i는 1 이상 N-1 이하의 정수) 제1 인버터의 네거티브 출력단은 N개의 제1 인버터(131a) 중 i+1번째 제1 인버터의 포지티브 입력단과 연결된다. 그리고, i번째 제1 인버터의 포지티브 출력단은 i+1번째 제1 인버터의 네거티브 입력단과 연결된다. 도 4에 도시된 바와 같이, N이 짝수인 경우, N개의 제1 인버터(131a) 중 N번째 제1 인버터의 네거티브 출력단은 N개의 제1 인버터(131a) 중 첫번째 제1 인버터의 네거티브 입력단과 연결된다. 그리고, N번째 제1 인버터의 포지티브 출력단은 첫번째 제1 인버터의 포지티브 입력단과 연결된다. 또한, 도면에 도시되지 않았지만, N이 홀수인 경우, N번째 제1 인버터의 네거티브 출력단은 첫번째 제1 인버터의 포지티브 입력단과 연결되고, N번째 제1 인버터의 포지티브 출력단은 첫번째 제1 인버터의 네거티브 입력단과 연결된다.

제2 링 오실레이터(132-2)는 루프 필터부(120)의 네거티브 출력 신호(VCTRLN)에 기초하여 동작하는 N개의 제2 인버터(132a)를 포함한다.

이 때, N개의 제2 인버터(132a) 중 i번째 제2 인버터의 네거티브 출력단은 N개의 제2 인버터(331B) 중 i+1번째 제2 인버터의 포지티브 입력단과 연결된다. 그리고, i번째 제2 인버터의 포지티브 출력단은 i+1번째 제2 인버터의 네거티브 입력단과 연결된다. 도 4에 도시된 바와 같이, N이 짝수인 경우, N개의 제2 인버터(132a) 중 N번째 제2 인버터의 네거티브 출력단은 N개의 제2 인버터(132a) 중 첫번째 제2 인버터의 네거티브 입력단과 연결된다. 그리고, N번째 제2 인버터의 포지티브 출력단은 첫번째 제2 인버터의 포지티브 입력단과 연결된다. 또한, 도면에 도시되지 않았지만, N이 홀수인 경우, N번째 제2 인버터의 네거티브 출력단은 첫번째 제2 인버터의 포지티브 입력단과 연결되고, N번째 제2 인버터의 포지티브 출력단은 첫번째 제2 인버터의 네거티브 입력단과 연결된다.

N개의 제1 샘플러(132-1) 각각은 N개의 제1 인버터(131a)의 출력단과 각각 연결되며, D 플립플롭을 포함할 수 있다. 이 때, N개의 제1 샘플러(132-1) 중 i번째 제1 샘플러의 D 플립플롭의 비반전 입력단은 i번째 제1 인버터의 포지티브 출력단과 연결되고, i번째 제1 샘플러의 D 플립플롭의 반전 입력단은 i번째 제1 인버터의 네거티브 출력단과 연결된다.

N개의 제2 샘플러(132-2) 각각은 N개의 제2 인버터(132a)의 출력단과 각각 연결되며, D 플립플롭을 포함할 수 있다. 이 때, N개의 제2 샘플러(132-2) 중 i번째 제2 샘플러의 D 플립플롭의 비반전 입력단은 i번째 제2 인버터의 포지티브 출력단과 연결되고, i번째 제2 샘플러의 D 플립플롭의 반전 입력단은 i번째 제2 인버터의 네거티브 출력단과 연결된다.

N개의 XOR 게이트(133a)는 N개의 제1 샘플러(132-1)의 출력 신호와 N개의 제2 샘플러(132-2)의 출력 신호에 대한 XOR 연산을 수행한다. 즉, N개의 XOR 게이트(133a) 중 i번째 XOR 게이트는 i번째 제1 샘플러의 D 플립플롭의 출력단의 출력신호와 i번째 제2 샘플러의 D 플립플롭의 출력단의 출력신호에 대해 XOR 연산을 수행할 수 있다. 그리고, N개의 XOR 게이트(133a) 중 N번째 XOR 게이트는 N번째 제1 샘플러의 D 플립플롭의 출력단의 출력신호와 N번째 제2 샘플러의 D 플립플롭의 출력단의 출력신호에 대해 XOR 연산을 수행할 수 있다.

아날로그 디지털 변환 장치(100)는 복수의 인버터를 포함하는 링 오실레이터와 복수의 D 플립플롭을 포함하는 샘플러를 포함함으로써 보다 높은 해상도(resolution)을 갖는 양자화부를 구현할 수 있다.

도 5는 본 개시의 아날로그 디지털 변환 장치와 single VCO를 포함한 아날로그 디지털 변환 장치의 테스트 결과를 비교한 도면이다.

도 5를 참조하면, 프리 러닝 주파수의 변화에 따른 복수의 VCO를 포함하는 아날로그 디지털 변환 장치와 single VCO를 포함하는 아날로그 디지털 변환 장치 간의 신호 대 잡음 왜곡비(Signal-to-Noise Distortion Ratio: SNDR)가 도시되어 있다. 프리러닝 주파수는 구동 신호가 없을 때 일반적으로 오실레이터를 구동하는 주파수를 의미한다. 도 5에 도시된 바와 같이, single VCO를 포함하는 아날로그 디지털 변환 장치는 프리러닝 주파수의 변화에 따라 SNDR이 심하게 변한다. 그러나, 복수의 VCO를 포함하는 아날로그 디지털 변환 장치는 프리러닝 주파수의 변화에 관계없이 일정한 SNDR을 유지한다. 따라서, 복수의 VCO를 포함하는 아날로그 디지털 변환 장치가 single VCO를 포함하는 아날로그 디지털 변환 장치보다 안정적으로 구동됨을 알 수 있다.

한편, 아날로그 디지털 변환 장치는 데이터 가중 평균화부(Data Weighted Averaging: DWA)를 더 포함할 수 있다. 데이터 가중 평균화부는 데이터 가중 평균화 알고리즘을 수행하여 미스매치에 의한 오류를 제거하는 기능을 수행할 수 있다.

아래에서는 데이터 가중 평균화부에 대해 설명한다.

도 6은 본 개시의 일 실시 예에 따른 VCO의 디지털 출력 신호를 설명하는 도면이다.

본 개시의 데이터 가중 평균화부는 양자화부에서 출력된 감지된 위상 정보를 포함하는 디지털 신호를 써머미터 코드(thermometer code)로 변환하고, 상기 변환된 써머미터 코드를 DWA 코드로 변환할 수 있다. 디지털 신호를 써머미터 코드로 변환하고, 변환된 써머미터 코드를 DWA 코드로 변환함으로써, 아날로그 디지털 변환 장치는 노이즈를 줄이고, 딜레이를 줄임으로써 샘플링 주파수를 높일 수 있는 장점이 있다.

먼저, 양자화부로부터 출력되는 디지털 신호부터 설명한다.

도 6을 참조하면 양자화부를 링 형태로 도시하였다. 바깥쪽 인버터(31a, 31b)로 구현된 링이 제1 링 오실레이터이고, 안쪽 인버터(32a, 32b)로 구현된 링이 제2 링 오실레이터일 수 있다. 제2 링 오실레이터 안쪽에는 제2 링 오실레이터의 출력값에 기초한 제2 샘플링 값이 링 형태로 도시되어 있고, 제2 샘플링 값 안쪽에는 제1 링 오실레이터의 출력값에 기초한 제1 샘플링 값이 링 형태로 도시되어 있다. 제1 샘플링 값 안쪽에는 XOR 게이트가 링 형태로 도시되어 있고, XOR 게이트 안쪽에는 제1 샘플링 값과 제2 샘플링 값을 XOR 연산한 값이 도시되어 있다.

즉, 도 6에 도시된 링 형태의 구성은 바깥쪽에서부터 안쪽으로 순차적으로 제1 링 오실레이터, 제2 링 오실레이터, 제2 샘플러, 제1 샘플러, 위상 검출기에 대응될 수 있다.

제1 링 오실레이터에 포함된 인버터의 출력값과 제2 링 오실레이터에 포함된 인버터의 출력값은 각각 0과 1 상태가 번갈아 출력될 수 있다. 그러나, 제1 링 오실레이터에 포함된 인버터의 출력값과 제2 링 오실레이터에 포함된 인버터의 출력값은 0 또는 1이 연속하여 출력될 수 있다. 제1 링 오실레이터에 포함된 인버터의 출력값이 같은 값으로 연속하여 출력되는 구간과 제2 링 오실레이터에 포함된 인버터의 출력값이 같은 값으로 연속하여 출력되는 구간은 서로 다를 수 있다.

예를 들어, 제1 링 오실레이터의 제1-1 인버터(31a)는 1이 출력되고, 제2 링 오실레이터의 제2-1 인버터(32a)는 1이 출력될 수 있다. 그리고, 제1 링 오실레이터의 제1-2 인버터(31b)는 0이 출력되고, 제2 링 오실레이터의 2-2 인버터(32b)는 1이 출력될 수 있다. 제1-1 인버터(31a)와 제2-1 인버터(32a)를 XOR하면 0이 출력되고, 제1-2 인버터(31b)와 제2-2 인버터(32b)를 XOR하면 1이 출력된다. 즉, 제2 링 오실레이터의 출력값이 동일 값으로 연속되는 구간에서 위상 검출기의 출력값이 변경된다. 동일한 방식으로 도 6에 도시된 바와 같이, 제1 링 오실레이터의 출력값이 동일 값으로 연속되는 구간에서 위상 검출기의 출력값이 변경된다. 그리고, 위상 검출기의 출력값이 변경되는 지점까지 위상 검출기의 출력값은 동일한 값으로 유지될 수 있다.

본 개시의 데이터 가중 평균화부는 일정 구간동안 양자화부의 출력값이 유지되는 특성을 이용한다.

도 7a는 본 개시의 일 실시 예에 따른 데이터 가중 평균화부를 포함하는 아날로그 디지털 변환 장치의 블록도이다.

도 7a를 참조하면 양자화부(130) 및 피드백부(140)가 도시되어 있다. 피드백부(140)는 양자화부(130)의 출력 신호인 디지털 신호를 변환하여 피드백 신호를 출력한다. 피드백부(140)는 데이터 가중 평균화부(150), 디지털 아날로그 변환부(141)를 포함할 수 있다. 그리고, 피드백부(140)는 추가적인 디지털 아날로그 변환부를 더 포함할 수도 있다. 데이터 가중 평균화부(150)의 입력단은 양자화부(130)의 출력단과 연결되고, 출력단은 디지털 아날로그 변환부(141)의 입력단과 연결될 수 있다.

도 7b는 본 개시의 일 실시 예에 따른 데이터 가중 평균화부의 세부적인 구성을 도시한 도면이다.

도 7b를 참조하면, 데이터 가중 평균화부(150)는 배럴 쉬프터(151), 라이징 에지 디텍터(152), 제1 이진 코드 변환기(153), 플립플롭(156), 폴링 에지 디텍터(157), 제2 이진 코드 변환기(158) 및 비트 가감산부(159)를 포함할 수 있다.

배럴 쉬프터(151)는 한 개의 연산으로 데이터 워드 내에 있는 다수의 비트를 이동하거나 회전시킬 수 있는 장치로서, 일단이 양자화부(130)의 출력단과 연결되고, 타단이 디지털 아날로그 변환기(141)와 연결되며, 비트 가감산부(159)의 출력 신호에 의해 동작이 제어된다.

라이징 에지 디텍터(152)는 양자화부(130)에서 출력된 디지털 신호의 라이징 에지를 감지하고, 제1 이진 코드 변환기(153)는 라이징 에지 디텍터(152)의 출력 신호를 이진 코드로 변환한다.

상술한 바와 같이, 본 개시의 데이터 가중 평균화부(150)는 양자화부(130)에서 출력된 감지된 위상 정보를 포함하는 디지털 신호를 써머미터 코드(thermometer code)로 변환하고, 상기 변환된 써머미터 코드를 DWA 코드로 변환할 수 있다.

데이터 가중 평균화부(150)의 라이징 에지 디텍터(152), 제1 이진 코드 변환기(153), 비트 가감산부(159) 및 배럴 쉬프터(151)는 양자화부(130)의 디지털 출력값을 써머미터 코드로 변환하는 기능을 수행할 수 있다. 그리고, 데이터 가중 평균화부(150)의 폴링 에시 디텍터(157), 제2 이진 코드 변환기(158), 비트 가감산수(159) 및 배럴 쉬프터(151)는 변환된 써머미터 코드를 DWA 코드로 변환하는 기능을 수행할 수 있다.

즉, 라이징 에지 디텍터(152)는 상술한 양자화부(130)의 출력 배열 중 0에서 1로 변경되는 지점을 감지하고, 배럴 쉬프터(151)는 감지된 값을 이용하여 양자화부(130) 출력값을 써머미터 코드로 변환할 수 있다. 그리고, 폴링 에지 디텍터(157)는 써머미터 배열 중 1에서 0으로 변경되는 지점을 감지하고, 배럴 쉬프터(151)는 감지된 값을 이용하여 써머미터 코드를 DWA 코드로 변환할 수 있다.

구체적인 변환 과정은 후술한다.

한편, 본 개시의 데이터 가중 평균화부(150)는 써머미터 코드의 변환과 DWA 코드의 변환을 동일한 비트 가감산부(159)와 배럴 쉬프터(151)를 이용한다. 즉, 데이터 가중 평균화부(150)는 두 가지의 변환 과정을 동일한 구성부를 이용하여 처리함으로써 부품의 소형화 및 빠른 DWA 변환을 수행할 수 있다.

도 8은 본 개시의 일 실시 예에 따른 써머미터 코드(thermometer code)를 생성하는 과정을 설명하는 도면이다.

일 실시 예로서, 양자화부(130)는 제1 주기에서 D[0]에서 D[3]까지 1, D[4]에서 D[7]까지 0을 출력할 수 있다. 제2 주기에서 D[2]에서 D[6]까지 1, D[7]에서 D[1]까지 0을 출력할 수 있다. 제3 주기에서 D[4]에서 D[7]까지 1, D[0]에서 D[3]까지 0을 출력할 수 있다. 제4 주기에서 D[6]에서 D[0]까지 1, D[1]에서 D[5]까지 0을 출력할 수 있다.

라이징 에지 디텍터(152)는 양자화부(130)의 출력값 중 0에서 1로 변경되는 지점을 감지할 수 있다. 따라서, 라이징 에지 디텍터(152)는 제1 주기에서 D[0], 제2 주기에서 D[2], 제3 주기에서 D[4], 제4 주기에서 D[6]을 감지할 수 있다.

제1 이진 코드 변환기(153)은 라이징 에지 디텍터(152)에서 감지된 값을 이진 코드로 변환할 수 있다. 예를 들어, 제1 주기는 000, 제2 주기는 010, 제3 주기는 100, 제4 주기는 110으로 변환할 수 있다. 배럴 쉬프터(151)는 변환된 이진 코드에 대응되는 크기만큼 양자화부(130)의 출력값을 쉬프트시킨다. 배럴 쉬프터(151)는 제1 주기의 출력값은 0칸, 제2 주기의 출력값은 2칸, 제3 주기의 출력값은 4칸, 제4 주기의 출력값은 6칸 쉬프트시킬 수 있다. 따라서, 데이터 가중 평균화부(150)는 도 8에 도시된 바와 같이 양자화부(130)의 출력값을 써머미터 배열로 변환할 수 있다.

도 9는 본 개시의 일 실시 예에 따른 데이터 가중 평균화(Data Weighted Average) 코드를 생성하는 과정을 설명하는 도면이다.

도 9를 함께 참조하면, 써머미터 배열로 변환된 제1 주기의 값이 배럴 쉬프터(151)로 입력된다. 배럴 쉬프터(151)는 이전 값이 없으므로 입력된 값을 쉬프트하지 않는다. 따라서, 제1 주기의 D[0]에서 D[3]까지 1의 값은 D 플립플롭(156) 및 폴링 에지 디텍터(157)로 입력될 수 있다. 폴링 에지 디텍터(157)는 제1 주기의 값 중 1에서 0으로 변경되는 지점을 감지할 수 있다. 즉, 폴링 에지 디텍터(157)은 제1 주기의 D[4] 지점을 감지할 수 있다. 제2 이진 코드 변환기(158)는 감지된 제1 주기의 D[4]를 이진 값으로 변환할 수 있다.

그리고, 배럴 쉬프터(151)는 이진 값으로 변환된 D[4]를 이용하여 써머미터 배열로 변환된 제2 주기의 값을 쉬프트한다. 따라서, 배럴 쉬프터(151)는 입력된 제2 주기의 1의 값을 D[4]로 쉬프트한다. 그리고, 배럴 쉬프터(151)는 쉬프트된 제2 주기 값(즉, D[4]에서 D[0]까지 1)을 출력한다. 폴링 에지 디텍터(157)는 배럴 쉬프터(151)에서 출력된 제2 주기 값을 기초로 1에서 0으로 변경되는 지점을 감지할 수 있다. 즉, 폴링 에지 디텍터(157)는 제2 주기의 D[1] 지점을 감지할 수 있다. 제2 이진 코드 변환기(158)는 감지된 제2 주기의 D[1]을 이진 값으로 변환할 수 있다.

그리고, 배럴 쉬프터(151)는 이진값으로 변환된 D[1]을 이용하여 써머미터 배열로 변환된 제3 주기의 값을 쉬프트한다. 따라서, 배럴 쉬프터(151)는 입력된 제3 주기의 1의 값을 D[1]로 쉬프트한다. 그리고, 배럴 쉬프터(151)는 쉬프트된 제3 주기 값(즉, D[1]에서 D[4]까지 1)을 출력한다. 폴링 에지 디텍터(157)는 배럴 쉬프터(151)에서 출력된 제3 주기 값을 기초로 1에서 0으로 변경되는 지점을 감지할 수 있다. 즉 폴링 에지 디텍터(157)는 제3 주기의 D[5] 지점을 감지할 수 있다. 제2 이진 코드 변환기(158)는 감지된 제3 주기의 D[5]를 이진 값으로 변환할 수 있다.

그리고, 배럴 쉬프터(151)는 이진값으로 변환된 D[5]를 이용하여 써머미터 배열로 변환된 제4 주기의 값을 쉬프트한다. 따라서, 배럴 쉬프터(151)는 입력된 제4 주기의 1의 값을 D[5]로 쉬프트한다. 그리고, 배럴 쉬프터(1510는 쉬프트된 제4 주기값(즉 D[5]에서 D[7]까지 1)을 출력한다. 상술한 과정을 통해 써머미터 코드는 DWA 코드로 변환될 수 있다.

도 10은 본 개시의 일 실시 예에 따른 데이터 가중 평균화 알고리즘의 동작 과정을 설명하는 도면이다.

도 10에 도시된 데이터 가중 평균화 알고리즘의 동작은 도 8 내지 9에서 설명한 것과 동일하다. 즉, 도 10(a)에 도시된 바와 같이, 양자화부는 위상 정보를 포함하는 양자화된 신호를 출력한다. 그리고, 도 10(b)에 도시된 바와 같이, 양자화부에서 출력된 신호는 라이징 에지 디텍터 및 주변 회로에 의해 써머미터 코드로 배열될 수 있다. 그리고, 도 10(c)에 도시된 바와 같이, 써머미터 코드로 배열된 신호는 폴링 에지 디텍터 및 주변 회로에 의해 DWA 코드로 최종적으로 배열될 수 있다.

다시 말하면, 제1 디지털 아날로그 변환부(142)는 데이터 가중 평균화부(150)의 출력단과 연결되며 피드백 신호를 출력한다. 이 때, 제1 디지털 아날로그 변환부(142)는 2개의 출력단을 가지는 제1 디지털 아날로그 변환기(142a) 및 이와 연결된 D 플립플롭(142b)을 포함하며, D 플립플롭(142b)은 클록 신호(CLK)에 의해 동작이 제어된다.

그리고, 제2 디지털 아날로그 변환부(143)는 데이터 가중 평균화부의 입력단과 연결된다. 이 때, 제2 디지털 아날로그 변환부(143)는 2개의 출력단을 가지는 제2 디지털 아날로그 변환기(143a) 및 이와 연결된 D 플립플롭(143b)을 포함하며, D 플립플롭은 클록 신호의 반전 신호(CLKB)에 의해 동작이 제어된다. 그리고, 제2 디지털 아날로그 변환기(143a)의 포지티브 출력단의 출력 신호는 제5 가감산기(125)로 입력되며, 제2 디지털 아날로그 변환기(143a)의 네거티브 출력단의 출력 신호는 제6 가감산기(126)로 입력된다.

상기에서 설명한 바에 기초하여 본 발명에 따른 아날로그 디지털 변환 장치(100)를 정리하면 다음과 같다.

본 발명에 따른 아날로그 디지털 변환 장치(100)는 전압 도메인의 구조를 위상 도메인의 구조로 변환하여, 양자화부(130)는 적분기의 기능과 비교기의 기능을 동시에 구현하며, 기준 주파수를 오실레이터(VCO)로 생성하여 공정 변화(process variation)에 주파수 차이가 발생하는 문제를 없앨 수 있다. 즉, 동일한 칩 안의 두 개의 오실레이터는 공정 변화에 따른 특성 차이가 발생하지 않아, 두 개의 오실레이터의 출력 주파수는 서로 같은 값을 가진다. 이러한 특징은 상대적인 주파수 차이로 인한 DC 오프셋을 발생하지 않아, 아날로그 디지털 변환의 성능이 저하되는 문제를 해결할 수 있다.

또한, 일반적인 오실레이터의 입력 전압과 출력 위상간의 관계는 아래의 수학식 1과 같다.

이 때, 두 개의 오실레이터에 입력되는 전압은 common DC 전압을 가진다. 그리고, 180도의 위상 차이를 갖는 AC 전압을 넣었을 때, 입력과 출력의 위상 사이의 전달 함수는 아래의 수학식 2와 같이 표현될 수 있다.

상기의 수학식 2를 통해, 본 발명에 따른 아날로그 디지털 변환 장치(100)는 오실레이터의 common 주파수에 영향을 받지 않는 것을 확인할 수 있다.

한편, 일반적인 CT-DSM(continuous-time delta-sigma modulator)은 피드백 DAC가 첫번째 적분기의 입력으로 들어가는 구조이다. 그런데, 상기 피드백 DAC는 하나의 비트로 구성된 구조 및 여러 비트들로 구성된 구조가 있다. 그러나, 여러 비트들로 구성된 DAC는 각 비트bit 당 CMOS 공정상에서 발생하는 미스매치 문제가 존재한다. 이러한 피드백 DAC의 미스매치로 인한 영향은 CT-DSM의 입력 부분에서 발생하기 때문에, 루프 필터부의 여과 기능을 이용해 제거할 수 없는 문제점이 있다.

따라서, 본 발명의 아날로그 디지털 변환 장치(100)는 피드백 DAC로 전달하는 비트 코드에 대해 DWA 알고리즘을 적용함으로써 미스매치로 인한 오류를 줄인다.

그런데, 일반적인 비교기를 구비한 델타 시그마 아날로그 디지털 변환기의 경우, 출력 코드가 써머미터 코드로 구성되어 DWA 동작을 구현하는데 어려움이 없지만, 본 발명의 경우, 양자화부(130)의 출력이 써머미터 코드가 아닌 단순히 1과 0의 연속 배열로 되어 있어 알려진 DWA 구조를 사용할 수 없는 문제점이 있다. 따라서, 본 발명에는 DWA 동작을 구현할 수 있는 논리 구조를 추가하였다.

즉, 양자화부(130)의 출력을 써머미터 코드로 변환하고, 써머미터 코드로 변환된 배열을 다시 DWA 동작으로 구현한다. 다시 말해, 출력 배열에서 "0 to 1 transition"이 발생하는 부분을 감지하고, 0에서 1로 바뀌는 배열 순서를 배럴 쉬프터(151)에 입력하여 써머미터 코드로 변환한다. 이와 유사한 방법으로 DWA 출력 배열에서 "1 to 0 transition"이 발생하는 부분을 감지하고, 배럴 쉬프터(151)에 입력하여 써머미터 코드에서 DWA된 배열로 변환시킨다. 또한, 이러한 계산과정은 서로 유사하기 때문에, 논리 연산 과정에서 소모하는 시간을 줄이기 위해 각각의 배럴 쉬프터를 하나로 통합하였다.

이에 따라, 본 발명은 기존의 전압 도메인에서 동작하는 적분기 및 비교기를 시간 도메인에서 구현하여, 전력 소모를 최소화할 수 있으며, 오실레이터의 비선형 동작에 의한 성능 저하를 방지할 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

100: 아날로그 디지털 변환 장치 110: 가감산부
120: 루프필터 130: 양자화부
140: 피드백부 150: 데이터 가중 평균화부

Claims (10)

1. 아날로그 입력 신호와 피드백 신호를 결합하는 가감산부;
   상기 가감산부의 출력 신호를 필터링하는 루프 필터부;
   상기 루프 필터부의 출력 신호를 양자화하여 디지털 신호를 출력하는 양자화부; 및
   상기 디지털 신호를 변환하여 피드백 신호를 출력하는 피드백부;를 포함하고,
   상기 양자화부는,
   상기 루프 필터부의 포지티브 출력 신호 및 네거티브 출력 신호를 각각 입력받고 VCO 신호를 출력하는 복수의 VCO;
   상기 복수의 VCO 각각으로부터 출력되는 상기 VCO 신호를 입력받고 샘플링 신호를 출력하는 복수의 샘플러; 및
   상기 복수의 샘플러 각각으로부터 출력되는 상기 샘플링 신호의 위상 차이를 감지함으로써 상기 복수의 VCO에서 각각 출력되는 두 개의 VCO 신호의 위상 차이를 감지하는 위상 검출기;를 포함하는, 아날로그 디지털 변환 장치.
2. 제1항에 있어서,
   상기 양자화부는,
   기준 주파수 신호의 입력없이 상기 두 개의 VCO 신호의 위상 차이를 감지하는, 아날로그 디지털 변환 장치.
3. 제1항에 있어서,
   상기 양자화부는,
   상기 복수의 VCO의 프리 러닝 주파수(free running frequency)와 무관하게 상기 위상 차이를 감지하는, 아날로그 디지털 변환 장치.
4. 제1항에 있어서,
   상기 복수의 VCO는,
   상기 포지티브 출력 신호에 기초하여 동작하는 N개의 제1 인버터를 포함하는 제1 링 오실레이터; 및
   상기 네거티브 출력 신호에 기초하여 동작하는 N개의 제2 인버터를 포함하는 제2 링 오실레이터 를 포함하고,
   상기 제1 링 오실레이터는,
   상기 N개의 제1 인버터 중 i번째(i는 1 이상 N-1 이하의 정수) 제1 인버터의 네거티브 출력단이 상기 N개의 제1 인버터 중 i+1번째 제1 인버터의 포지티브 입력단과 연결되고, 상기 i번째 제1 인버터의 포지티브 출력단은 상기 i+1번째 제1 인버터의 네거티브 입력단과 연결되며,
   상기 N이 짝수인 경우, 상기 N개의 제1 인버터 중 N번째 제1 인버터의 네거티브 출력단은 상기 N개의 제1 인버터 중 첫번째 제1 인버터의 네거티브 입력단과 연결되고, 상기 N번째 제1 인버터의 포지티브 출력단은 상기 첫번째 제1 인버터의 포지티브 입력단과 연결되고,
   상기 N이 홀수인 경우, 상기 N번째 제1 인버터의 네거티브 출력단은 상기 첫번째 제1 인버터의 포지티브 입력단과 연결되고, 상기 N번째 제1 인버터의 포지티브 출력단은 상기 첫번째 제1 인버터의 네거티브 입력단과 연결되는, 아날로그 디지털 변환 장치.
5. 제4항에 있어서,
   상기 복수의 샘플러는,
   상기 N개의 제1 인버터의 출력단 각각과 연결되는 N개의 제1 D 플립플롭을 포함하는 제1 샘플러; 및
   상기 N개의 제2 인버터의 출력단 각각과 연결되는 N개의 제2 D 플립플롭을 포함하는 제2 샘플러;를 포함하고,
   상기 제1 샘플러는,
   i번째 제1 D 플립플롭의 비반전 입력단이 상기 i번째 제1 인버터의 포지티브 출력단과 연결되고, 상기 i번째 제1 D 플립플롭의 반전 입력단은 상기 i번째 제1 인버터의 네거티브 출력단과 연결되는, 아날로그 디지털 변환 장치.
6. 제5항에 있어서,
   상기 위상 검출기는,
   상기 제1 샘플러의 N개의 샘플링 신호와 상기 제2 샘플러의 N개의 샘플링 신호 각각에 대해 XOR 연산을 수행하는 N개의 XOR 게이트;를 포함하고,
   상기 N개의 XOR 게이트 중 i번째 XOR 게이트의 입력단은 상기 N개의 제1 D 플립플롭 중 i번째 D 플립플롭의 출력단 및 상기 N개의 제2 D 플립플롭 중 i번째 D 플립플롭의 출력단과 연결되는, 아날로그 디지털 변환 장치.
7. 제1항에 있어서,
   상기 피드백부는,
   상기 양자화부의 출력단과 연결되는 데이터 가중 평균화부(DWA); 및
   상기 데이터 가중 평균화부의 출력단과 연결되고, 상기 피드백 신호를 출력하는 디지털 아날로그 변환기(DAC);를 포함하고,
   상기 데이터 가중 평균화부는,
   상기 양자화부에서 출력된 감지된 위상 정보를 포함하는 양자화된 신호를 써머미터 코드(thermometer code)로 변환하고, 상기 변환된 써머미터 코드를 DWA 코드로 변환하는, 아날로그 디지털 변환 장치.
8. 아날로그 입력 신호와 피드백 신호를 결합하는 가감산부;
   상기 가감산부의 출력 신호를 필터링하는 루프 필터부;
   상기 루프 필터부의 출력 신호를 양자화하여 디지털 신호를 출력하는 양자화부;
   상기 양자화부의 출력단과 연결되는 데이터 가중 평균화부(DWA); 및
   상기 데이터 가중 평균화부의 출력단과 연결되고, 피드백 신호를 출력하는 디지털 아날로그 변환기(DAC);를 포함하고,
   상기 양자화부는,
   상기 루프 필터부의 포지티브 출력 신호 및 네거티브 출력 신호를 각각 입력받고 VCO 신호를 출력하는 복수의 VCO;
   상기 복수의 VCO 각각으로부터 출력되는 상기 VCO 신호를 입력받고 샘플링 신호를 출력하는 복수의 샘플러; 및
   상기 복수의 샘플러 각각으로부터 출력되는 상기 샘플링 신호의 위상 차이를 감지함으로써 상기 복수의 VCO에서 각각 출력되는 두 개의 VCO 신호의 위상 차이를 감지하는 위상 검출기;를 포함하며,
   상기 데이터 가중 평균화부는,
   상기 양자화부에서 출력된 감지된 위상 정보를 포함하는 디지털 신호를 써머미터 코드(thermometer code)로 변환하고, 상기 변환된 써머미터 코드를 DWA 코드로 변환하는, 아날로그 디지털 변환 장치.
9. 제8항에 있어서,
   상기 데이터 가중 평균화부는,
   일단이 상기 양자화부의 출력단과 연결되고, 타단이 상기 디지털 아날로그 변환기와 연결되는 배럴 쉬프터;
   상기 양자화부에서 출력된 디지털 신호의 라이징 에지를 감지하는 라이징 에지 디텍터;
   상기 라이징 에지 디텍터의 출력 신호를 이진 코드로 변환하는 제1 이진 코드 변환기;
   상기 배럴 쉬프터의 출력 신호를 저장하는 플립플롭;
   상기 플립플롭의 출력 신호의 폴링 에지를 감지하는 폴링 에지 디텍터;
   상기 폴링 에지 디텍터의 출력 신호를 이진 코드로 변환하는 제2 이진 코드 변환기; 및
   상기 제1 이진 코드 변환기의 출력 신호와 상기 제2 이진 코드 변환기의 출력 신호에 대한 감산 연산을 수행하는 비트 가감산부;를 포함하는, 아날로그 디지털 변환 장치.
10. 제9항에 있어서,
    상기 배럴 쉬프터는,
    상기 비트 가감산부의 출력 신호에 기초하여 상기 양자화부로부터 입력되는 신호를 쉬프트시켜 출력하는, 아날로그 디지털 변환 장치.
    

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