CN113098519B - 一种用于拓展单比特相干积累算法的预加电路 - Google Patents

一种用于拓展单比特相干积累算法的预加电路 Download PDF

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Abstract

本发明公开了一种用于拓展单比特相干积累算法的预加电路，包括：输入信号经过N比特信号采样电路得到N比特采样值，加法器对N比特采样值以及最后一级累加和寄存器中的数据进行相加，得到K比特加法和与1比特的进位信号；K比特加法和保存到第一级累加和寄存器，1比特的进位信号被输出。该电路能够在信号输入单比特相干积累电路之前预先对信号进行一些处理，使得单比特相干积累电路能够对多比特的信号进行相干积累，并对累加和溢出的问题有显著的改善。

Description

一种用于拓展单比特相干积累算法的预加电路
技术领域
本发明涉及信号处理技术领域，尤其涉及一种用于拓展单比特相干积累算法的预加电路。
背景技术
对于信噪比(SNR，Signal-to-Noise Ratio)很低以至于信号波形被淹没在噪声中的周期性弱信号，需要用专门的方法进行检测。单比特相干积累电路是一个可行的选择，现已有该装置的相关专利(例如，发明名称为：低计算复杂度的周期性弱信号检测装置，公开号为：CN111697970A)。
然而，用单比特相干积累电路来检测周期性弱信号存在着一些局限：
(1)单比特相干积累电路用于对单比特信号进行相干积累，不能对多比特的信号进行相干积累。
(2)当相干积累的次数较多，单比特相干积累电路内部的累加和出现溢出时，单比特相干积累电路需要进行修改，否则无法满足需求，而单比特相干积累电路的修改会带来额外的设计成本。
发明内容
本发明的目的是提供一种用于拓展单比特相干积累算法的预加电路，在单比特相干积累电路前预先对输入信号进行一些处理，使得单比特相干积累电路能对多比特的信号进行相干积累，并对累加和溢出的问题有显著的改善。
本发明的目的是通过以下技术方案实现的：
一种用于拓展单比特相干积累算法的预加电路，包括：N比特信号采样电路、累加和移位寄存器以及加法器；所述累加和移位寄存器为环形移位寄存器，由多级累加和寄存器构成；
输入信号经过N比特信号采样电路得到N比特采样值，加法器对N比特采样值以及最后一级累加和寄存器中的K比特加法和进行相加，得到K比特加法和与1比特的进位信号；1比特的进位信号被输出到单比特相干积累电路，K比特加法和保存到第一级累加和寄存器，同时，前一级累加和寄存器的数据被保存至后一级累加和寄存器中；
其中，N为正整数，K为大于等于N的整数。
由上述本发明提供的技术方案可以看出，该电路可在信号输入单比特相干积累电路之前预先对信号进行一些处理，使得单比特相干积累电路能够对多比特的信号进行相干积累，并对累加和溢出的问题有显著的改善。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种用于拓展单比特相干积累算法的预加电路的示意图；
图2为本发明实施例提供的另一种用于拓展单比特相干积累算法的预加电路的示意图；
图3为本发明实施例提供的带有预加电路的多比特弱信号检测电路的框图；
图4为本发明实施例提供的信号量化方式的示意图；
图5为本发明实施例提供的带有预加电路的单比特弱信号检测电路的框图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种用于拓展单比特相干积累算法的预加电路，如图1所示，主要包括：N比特信号采样电路、累加和移位寄存器以及加法器；所述累加和移位寄存器为环形移位寄存器，由多级累加和寄存器构成；
输入信号经过N比特信号采样电路得到N比特采样值，加法器对N比特采样值以及最后一级累加和寄存器中的K比特加法和进行相加，得到K比特加法和与1比特的进位信号；K比特加法和保存到第一级累加和寄存器，1比特的进位信号被输出。
本发明实施例中，所述N比特信号采样电路能够采样N比特信号，N比特信号是无符号的二进制码，当成自然二进制码来解读时，码值越大，对应采样点的幅值也越大；其中，N为正整数。
本发明实施例中，为了提升预加电路的实用性，如图2所示，在图1的基础上还设置了超量程计数移位寄存器与超量程判断电路，可以输出超量程信号，根据超量程信号有效或无效来判断输入预加电路的信号是否超量程，从而让接收该超量程信号的电路做相应的处理。当信号过大或者整个电路系统对信号的幅度有要求时，可以通过预加电路来实现超量程判断的功能而不需要在电路的其他地方进行超量程判断。所述超量程计数移位寄存器为环形移位寄存器，由多级超量程计数寄存器构成；所述超量程判断电路以最后一级的超量程计数寄存器中的数据和N比特采样值作为输入，输出P比特超量程计数和1比特超量程信号，P比特超量程计数保存到第一级超量程计数寄存器中，同时，前一级超量程计数寄存器的数据被保存至后一级超量程计数寄存器中；其中，P为整数。
本发明实施例中，所述累加和移位寄存器与超量程计数移位寄存器的级数相同，均为M级，其中，M为单个周期采样点的个数。累加和移位寄存器起到暂存N比特数据累加和的作用，位宽为K，K为大于等于N的整数。超量程计数移位寄存器起到暂存超量程计数的作用，位宽为P，P为整数。
本发明实施例中，所述加法器能对一个N比特的数据和一个K比特的数据做加法，所述加法器以N比特采样值为加数，以最后一级累加和寄存器的输出的数据(K比特的数据)为被加数，将K比特加法和存入第一级累加和寄存器。
本发明实施例中，加法器每次做加法后都会得到并输出进位信号，进位信号也有0和1两种取值。
本发明实施例中，第一级累加和寄存器需要通过加法来改变数值，每进行一次加法，前一个累加和寄存器的数值都会保存到后一个累加和寄存器中，即在每个时钟周期内，当第M级累加和寄存器的数据与N比特采样值相加保存至第一级累加和寄存器中时，第i级累加和寄存器的数据被保存至第i+1级累加和寄存器中；同理，当超量程判断电路输出的P比特超量程计数保存至第一级超量程计数寄存器中时，第i级超量程计数寄存器的数据被保存至第i+1级超量程计数寄存器中，i＝1,2,3,…,M-1。
本发明实施例中，所述超量程判断电路包括：P比特旧计数输入端、N比特采样值输入端、P比特新计数输出端、1比特超量程信号输出端、N比特采样阈值输入端和P比特计数阈值输入端；其中，最后一级的超量程计数寄存器中的数据输入至P比特旧计数输入端，P比特新计数输出端输出P比特超量程计数；根据内部的比较结果，P比特超量程计数为0或者一个临时值，1比特超量程信号分为有效和无效两个取值，具体来说：当N比特采样值小于N比特采样阈值时，P比特新计数输出端输出0，超量程信号输出端输出无效信号；当N比特采样值不小于N比特采样阈值时，先由P比特旧计数输入端接收到的数据加1后得到一个临时值，若该临时值小于P比特计数阈值，则P比特新计数输出端输出该临时值，超量程信号输出端输出无效信号；若该临时值等于P比特计数阈值，则P比特新计数输出端输出0，超量程信号输出端输出有效信号。
下面结合具体的示例对预加电路的具体应用，以及相关参数进行介绍。
示例一
传统方案中，利用单比特相干积累电路来检测周期性弱信号，需先通过单比特ADC对信号进行相干采样，得到0/1码形式的采样数据。ADC的采样率为弱信号的重复频率M/Z倍，M、Z为互质的整数。单比特相干积累电路可以接收单比特、相干积累次数较低的数据，为了使单比特相干积累电路能对多比特的信号进行相干积累，并解决累加和溢出的问题，本发明提出了一种用于拓展单比特相干积累算法的预加电路，能够在信号输入单比特相干积累电路之前预先对信号进行一些处理。
如图3所示，为带有预加电路的多比特弱信号检测电路的框图。图3中，N值为4。同一个输入信号进入4个并列的CMP，CMP的输出信号与预加电路的4个输入端有序相连，预加电路输出的进位信号送入单比特相干积累电路，此外预加电路还输出了超量程信号。图3中CMP为比较器，DAC是数字—模拟转换芯片，单个通道上的DAC、CMP和移位寄存器构成一个单比特ADC。其中，DAC控制通道上的比较器阈值电压；CMP将模拟信号转化为数字电平的信号，完成信号的量化；N比特信号采样电路中的移位寄存器对量化后的电平进行采样。
图3中，输入信号经过4个比较器后被量化，图4为对应的信号量化图。每个通道都有一个比较器阈值电压，图中TH1-TH4表示的是各个比较器阈值电压。本示例中，信号的电压范围为0—4V，4个DAC提供的比较器阈值电压分别为0.25V、0.75V、1.75V、3.75V。N比特采样值输出的结果为温度计码，可能的码值为0000b、0001b、0011b、0111b、1111b。
本示例中，累加和移位寄存器级数M为40，位宽K为8；超量程计数移位寄存器级数同为40，位宽P为6，N比特采样阈值输入端输入的值(即N比特采样阈值)为1111b，P比特计数阈值输入端输入的值为100000b。输入信号经过N比特信号采样电路得到N比特采样值，N比特采样值与第M级累加和寄存器的数据相加得到K比特加法和与1比特的进位信号，K比特加法和保存到第一级累加和寄存器，1比特的进位信号被输出；同时，超量程判断电路在对信号进行超量程判断：当N比特采样值小于N比特采样阈值时，P比特新计数输出端输出0，超量程信号输出端输出无效信号；当N比特采样值不小于N比特采样阈值时，先由P比特旧计数输入端接收到的数据加1后得到一个临时值，若该临时值小于P比特计数阈值，则P比特新计数输出端输出该临时值，超量程信号输出端输出无效信号；若该临时值等于P比特计数阈值，则P比特新计数输出端输出0，超量程信号输出端输出有效信号。
示例二
本示例中，信号位宽N、级数M、累加和移位寄存器位宽K、超量程计数移位寄存器位宽P及P比特计数阈值和示例一中相同，N比特采样阈值变为了0001b。如图5所示，N比特信号采样电路经过选通，仅bit0通道有效，输入只有0000b和0001b两种取值。只有当周期上的某一位置累计出现24个0001b时，预加电路才会输出值为1的进位信号，其余情况输出值为0的进位信号，这相当于将单比特相干积累电路的累加上限扩展了4位。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (6)

1.一种用于拓展单比特相干积累算法的预加电路，其特征在于，包括：N比特信号采样电路、累加和移位寄存器以及加法器；所述累加和移位寄存器为环形移位寄存器，由多级累加和寄存器构成；
输入信号经过N比特信号采样电路得到N比特采样值，加法器对N比特采样值以及最后一级累加和寄存器中的K比特加法和进行相加，得到K比特加法和与1比特的进位信号；1比特的进位信号被输出到单比特相干积累电路，K比特加法和保存到第一级累加和寄存器，同时，前一级累加和寄存器的数据被保存至后一级累加和寄存器中；
其中，N为正整数，K为大于等于N的整数；所述N比特信号采样电路能够采样N比特信号，N比特信号是无符号的二进制码，当成自然二进制码来解读时，码值越大，对应采样点的幅值也越大；所述K为累加和移位寄存器的位宽。
2.根据权利要求1所述的一种用于拓展单比特相干积累算法的预加电路，其特征在于，所述累加和移位寄存器为M级，其中，M为单个周期采样点的个数。
3.根据权利要求1所述的一种用于拓展单比特相干积累算法的预加电路，其特征在于，该预加电路还包括：超量程计数移位寄存器与超量程判断电路；所述超量程计数移位寄存器为环形移位寄存器，由多级超量程计数寄存器构成；
所述超量程判断电路以最后一级的超量程计数寄存器中的数据和N比特采样值作为输入，输出P比特超量程计数和1比特超量程信号，P比特超量程计数保存到第一级超量程计数寄存器中，同时，前一级超量程计数寄存器的数据被保存至后一级超量程计数寄存器中；其中，P为整数。
4.根据权利要求3所述的一种用于拓展单比特相干积累算法的预加电路，其特征在于，所述超量程计数移位寄存器为M级，其中，M为单个周期采样点的个数。
5.根据权利要求3所述的一种用于拓展单比特相干积累算法的预加电路，其特征在于，所述P为超量程计数移位寄存器的位宽。
6.根据权利要求3-5任一项所述的一种用于拓展单比特相干积累算法的预加电路，其特征在于，所述超量程判断电路包括：P比特旧计数输入端、N比特采样值输入端、P比特新计数输出端、1比特超量程信号输出端、N比特采样阈值输入端和P比特计数阈值输入端；
其中，最后一级的超量程计数寄存器中的数据输入至P比特旧计数输入端，P比特新计数输出端输出P比特超量程计数；
当N比特采样值小于N比特采样阈值时，P比特新计数输出端输出0，超量程信号输出端输出无效信号；当N比特采样值不小于N比特采样阈值时，先由P比特旧计数输入端接收到的数据加1后得到一个临时值，若该临时值小于P比特计数阈值，则P比特新计数输出端输出该临时值，超量程信号输出端输出无效信号；若该临时值等于P比特计数阈值，则P比特新计数输出端输出0，超量程信号输出端输出有效信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116366065B (zh) * 2023-05-31 2023-08-29 中国科学技术大学 一种低信噪比周期性信号检测装置及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962653A (ja) * 1995-08-29 1997-03-07 Mitsubishi Electric Corp 積和演算装置、積和演算器集積回路装置及び累積加算器
CN109815520A (zh) * 2018-11-30 2019-05-28 上海芯钛信息科技有限公司 一种基于FPGA的应用于多比特sigma-delta DAC DWA改进算法
CN111650619A (zh) * 2020-07-17 2020-09-11 广东星舆科技有限公司 比特边沿位置的确定方法、装置、可读介质及位同步方法
CN111697970A (zh) * 2020-06-22 2020-09-22 中国科学技术大学 低计算复杂度的周期性弱信号检测装置
CN112511164A (zh) * 2020-11-25 2021-03-16 中国科学技术大学 基于单比特采样的高速实时弱信号检测方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001251286A (ja) * 2000-03-07 2001-09-14 Matsushita Electric Ind Co Ltd プリアンブル検出回路
JP2002076899A (ja) * 2000-08-29 2002-03-15 Nippon Precision Circuits Inc ゼロ値検出回路
US6781435B1 (en) * 2003-02-03 2004-08-24 Hypres, Inc. Apparatus and method for converting a multi-bit signal to a serial pulse stream
US7522100B2 (en) * 2005-07-01 2009-04-21 Sirf Technology Holdings, Inc. Method and device for acquiring weak global navigation satellite system (GNSS) signals
US7706470B2 (en) * 2006-01-06 2010-04-27 Mediatek Inc. Acquisition method for global positioning system
US9612339B2 (en) * 2012-03-05 2017-04-04 Texas Instruments Incorporated Detecting satellite signals by storing signal sets spanning code period
KR101927228B1 (ko) * 2012-04-10 2018-12-11 한국전자통신연구원 누산기 및 이를 포함하는 데이터 가중 평균화 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962653A (ja) * 1995-08-29 1997-03-07 Mitsubishi Electric Corp 積和演算装置、積和演算器集積回路装置及び累積加算器
CN109815520A (zh) * 2018-11-30 2019-05-28 上海芯钛信息科技有限公司 一种基于FPGA的应用于多比特sigma-delta DAC DWA改进算法
CN111697970A (zh) * 2020-06-22 2020-09-22 中国科学技术大学 低计算复杂度的周期性弱信号检测装置
CN111650619A (zh) * 2020-07-17 2020-09-11 广东星舆科技有限公司 比特边沿位置的确定方法、装置、可读介质及位同步方法
CN112511164A (zh) * 2020-11-25 2021-03-16 中国科学技术大学 基于单比特采样的高速实时弱信号检测方法及装置

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"Auto Calibration Method for the Front-end Electronics in Digital Hadron Calorimeter";Yu Wang等;《2020 IEEE International Instrumentation and Measurement Technology Conference (I2MTC)》;20200630;第1-5页 *
"Efficient Differential Coherent Accumulation Algorithm for Weak GPS Signal Bit Synchronization";Xinshan Li等;《IEEE Communications Letters》;20130325;第17卷(第5期);第936-939页 *
"全球卫星导航系统信号捕获方法研究综述";李灯熬等;《计算机工程与设计》;20160131;第37卷(第1期);第5-11页 *
"北斗弱信号捕获跟踪算法的研究";张瑜;《中国优秀硕士学位论文全文数据库•信息科技辑》;20200315;第2020年卷(第3期);第I136-848页 *

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