CN113835332B - 一种高分辨率的两级时间数字转换器及转换方法 - Google Patents

Abstract

本发明公开了一种高分辨率的两级时间数字转换器及转换方法，时间数字转换器包括抽头延迟链模块、粗精接口电路模块、游标卡尺型延迟链模块和编码电路模块。抽头延迟链模块和游标卡尺型延迟链模块用于对反馈信号和参考时钟信号的误差进行量化；粗精接口电路模块对抽头延迟链模块的量化结果作出选择，再传输给游标卡尺型延迟链模块，减小由第一级时间数字转换器传递至第二级时间数字转换器的延迟误差，使两级时间数字转换器的量化结果更精确；编码电路模块，通过全数字逻辑电路将延迟链输出转换成为二进制输出。本发明结构和设计简单，具有抽头延迟链较宽的动态范围和游标卡尺型延迟链较高的分辨率两种优点，且芯片面积较小、速率快。

Description

一种高分辨率的两级时间数字转换器及转换方法

技术领域

本发明涉及集成电路设计，尤其涉及一种高分辨率的两级时间数字转换器及转换方法。

背景技术

时间数字转换器(Time to Digital Converter，TDC)是一种将时间间隔转换为数字信号的器件，可以用来计量两个输入信号之间的相位差。

中国专利：CN111313902A，2020.06.19(参考文献1)公开了一种时间数字转换器及其转换方法，该时间数字转换器包括：y个快延迟单元和x个慢延迟单元，用于建立两条延时不一样的延时链路；y个快延时开关和x个慢延时开关，用于控制逐次比较时的接入的延迟单元；一个仲裁器，用于仲裁时间差；一个逐次逼近逻辑电路，用于查找权重映射逻辑表。此结构可以减小仲裁器的数量以减小面积，但是动态范围较小，从输入到输出需要多个周期，效率相对较低，分辨率高需要极长的延时链，面积会更大。

为了克服这些问题，需要设计出拥有高速率、高分辨率、宽动态范围和量化结果准确的时间数字转换器。

发明内容

发明目的：针对现有技术存在的问题，本发明提供一种高分辨率的两级时间数字转换器及转换方法，本发明结构和设计简单，高速率，可测动态范围大，高分辨率，实现时芯片面积更小。

技术方案：为了实现上述发明目的，本发明的一种高分辨率的两级时间数字转换器及转换方法，该两级时间数字转换器包括抽头延迟链模块、粗精接口电路模块、游标卡尺型延迟链模块、编码电路模块；反馈信号和参考时钟信号输入到抽头延迟链模块，抽头延迟链模块通过粗精接口电路模块与游标卡尺型延迟链模块相连，编码电路模块将抽头延迟链模块和游标卡尺型延迟链模块的输出转换成二进制码；

一种时间数字转换方法包括以下步骤：

步骤1、采用抽头延迟链模块对反馈信号和参考时钟信号的时间差进行粗略测量，输出位宽为N₁的测量数据Q[1],Q[2],…,Q[N₁]和延迟信号E[0],E[1],…,E[N₁-1]；

步骤2、采用粗精接口电路模块对抽头延迟链模块测量产生的剩余时间差进行处理，得到第一粗精接口输出信号和第二粗精接口输出信号，传递给游标卡尺型延迟链模块；

步骤3、采用游标卡尺型延迟链模块对第一粗精接口输出信号和第二粗精接口输出信号进行量化，得到位宽为N₂的测量数据P[1],P[2],…,P[N₂]；

步骤4、将步骤1抽头延迟链模块的测量数据Q[1],Q[2],…,Q[N₁]和步骤3的游标卡尺型延迟链模块的测量数据P[1],P[2],…,P[N₂]输入到编码电路模块，实现将测量数据转换为固定位宽、有权位的二进制输出，此二进制输出作为最终时间数字转换器的输出。

进一步的，所述抽头延迟链模块即粗量延迟链模块，包括N₁级依次连接的延迟单元和N₁+1级D触发器，具体结构为：反馈信号输入到第0级D触发器和第1级延迟单元的输入端，第1级延迟单元后面依次连接到第N₁级延迟单元；除第1级延迟单元外其他延迟单元的输入端连接上一级延迟单元的输出端，每个延迟单元的输出端连接到相应的D触发器输入端，所有N₁+1级D触发器时钟端输入参考时钟信号；N₁+1级D触发器的输出信号Q[0],Q[1],…,Q[N₁]，输出到粗精接口电路模块中第二粗精接口，其中Q[1],Q[2],…,Q[N₁]组成位宽为N₁的测量数据作为抽头延迟链模块的输出，并输出给编码电路模块；N₁级延迟单元的输出组成位宽为N₁的延迟信号E[0],E[1],…,E[N₁-1]，输出到粗精接口电路模块中第一粗精接口。

进一步的，所述粗精接口电路模块包括第一粗精接口和第二粗精接口，第一粗精接口包括第一延迟单元、第一32选1选择器、第一2选1选择器和第一D触发器；第一粗精接口的输入即第一延迟单元的输入是抽头延迟链模块中延迟单元的输出，第一延迟单元的输出连接到第一32选1选择器，第一32选1选择器的输出连接到第一2选1选择器，第一2选1选择器的另外一个输入端接地电平，第一2选1的选择器的输出连接到第一D触发器的采样端，第一D触发器的数据端连接高电平，第一D触发器输出第一粗精接口输出信号连接到游标卡尺型延迟链模块的慢延迟链输入端；

第二粗精接口包括第二延迟单元，第二32选1选择器，第二2选1选择器和第三延迟单元，第二粗精接口的输入即第二延迟单元的输入是抽头延迟链模块中N₁+1级D触发器的输出，第二延迟单元的输出连接到第二32选1选择器，第二32选1选择器的输出连接到第二2选1选择器，第二2选1选择器的另外一个输入端接地电平，第二2选1选择器的输出连接到第三延迟单元，第三延迟单元输出第二粗精接口输出信号连接到游标卡尺型延迟链模块的快延迟链输入端。

进一步的，所述游标卡尺型延迟链模块即精量延时链模块包括慢延迟链和快延迟链，具体结构为：慢延迟链中N₂级慢延迟单元相连，第1级慢延迟单元的输入端连接第一粗精接口的输出端，快延迟链中有N₂级快延迟单元相连，第1级快延迟单元的输入端连接第二粗精接口的输出端，每个慢延迟单元输出端和快延迟单元输出端分别连接到相应D触发器的输入端和时钟端；N₂级D触发器的输出P[1],P[2],…,P[N₂]组成位宽为N₂的数据作为游标卡尺型延迟链模块的输出，输出给编码电路模块。

进一步的，所述编码电路模块即温度码编码电路，其中包括M级依次连接的全加器电路模块。

进一步的，所述步骤2具体包括：

步骤2.1、第一粗精接口中的第一32选1选择器对经过第一延迟单元后的延迟信号进行选择，第一32选1选择器的选择使能信号来自编码电路模块的二进制输出；

步骤2.2、根据步骤2.1中第一32选1选择器输出结果，第一2选1选择器在Q[0]的使能下选择是否将第一32选1选择器的选择结果进行输出：在Q[0]为0时，输出结果为0；在Q[0]为1时，输出第一32选1选择器的输出结果；

步骤2.3、第一2选1选择器输出结果输出到第一D触发器的采样端，去采样高电平信号，第一D触发器输出即第一粗精接口输出信号作为游标卡尺型延迟链模块中慢延迟链的输入信号；

步骤2.4、第二粗精接口中的第二32选1选择器对经过第二延迟单元的信号进行选择，第二32选1选择器的选择使能信号来自编码电路模块的二进制输出；

步骤2.5、根据步骤2.4第二32选1选择器输出结果，第二2选1选择器在Q[0]的使能下选择是否将第二32选1选择器的选择结果进行输出：在Q[0]为0时，输出结果为0；在Q[0]为1时，输出第二32选1选择器的输出结果；

步骤2.6、第二2选1选择器的输出结果输出给第三延迟单元输入端，第三延迟单元的输出即第二粗精接口输出信号作为游标卡尺型延迟链模块中快延迟链的输入信号。

进一步的，所述步骤4具体包括：

步骤4.1、分别提取步骤1抽头延迟链模块的测量数据Q[1],Q[2],…,Q[N₁]和步骤3的游标卡尺型延迟链模块的测量数据P[1],P[2],…,P[N₂]，将测量数据作为第一级全加器电路模块的输入，然后将第一级全加器电路模块输出的求和结果和进位结果输入到第二级全加器电路模块；

步骤4.2、根据步骤4.1输出的求和结果和进位结果，第二级全加器电路模块再次对第一级结果进行压缩，输出第二级的求和结果和进位结果，第i级以此类推；

步骤4.3、将倒数第二级的求和结果和进位结果输入最后一级全加器模块，输出的结果作为的最终输出，即将反馈信号和参考时钟信号的差值转换为固定位宽、有权位的二进制码。

有益效果：与现有技术相比，本发明的显著优点是：使用路径匹配的粗精接口电路模块将两级延迟链连接起来，减小了由第一级时间数字转换器传递至第二级时间数字转换器的延迟误差，使本发明具有抽头延迟链较高的动态范围和游标卡尺型延迟链较宽的动态范围两种优点，结构简单，速率更快；本发明当中的编码电路由代码综合生成，所以针对不同的工艺有更优的移植性并更利于集成。

附图说明

图1为本发明的时间数字转换器结构图；

图2为时间数字转换器中第一粗精接口的结构图；

图3为时间数字转换器中第二粗精接口的结构图。

图中有：抽头延迟链模块100，游标卡尺型延迟链模块200，粗精接口电路模块300，编码电路模块101；第一延迟单元102，第一32选1选择器103，第一2选1选择器104，第一D触发器105，地电平GND1，高电平VDD；第二延迟单元106，第二32选1选择器107，第二2选1选择器108，第三延迟单元109；第一粗精接口输出信号clk1，第二粗精接口输出信号clk2。

具体实施方式

下面结合实施例对本发明技术方案进行详细说明。

本发明提供了一种高分辨率的两级时间数字转换器及转换方法，该两级时间数字转换器结构如图1所示，包括抽头延迟链模块100，游标卡尺型延迟链模块200，编码电路模块101和粗精接口电路模块300。抽头延迟链模块100通过粗精接口电路模块300与游标卡尺型延迟链模块200相连，抽头延迟链模块100与游标卡尺型延迟链模块200的输出经过编码电路模块101输出二进制码，此二进制码是时间数字转换器的最终输出。

抽头延迟链模块100和游标卡尺型延迟链模块200用于对反馈信号和参考时钟信号的误差进行粗量化；编码电路模块101通过编码电路将两个延迟链输出进行编码，转换成有权位的二进制码；粗精接口电路模块300，对抽头延迟链模块100的量化结果作出正确的选择，再传输给游标卡尺型延迟链模块200，减小由第一级时间数字转换器传递至第二级时间数字转换器的延迟误差，使两级时间数字转换器的量化结果更精确。

其中，抽头延迟链模块100和游标卡尺型延迟链模块200都是传统的延迟链模块，计算本发明中时间数字转换器的动态范围为抽头延迟链模块的动态范围和游标卡尺型延迟链模块的动态范围相加。

抽头延迟链模块100即粗量延迟链模块，包括N₁级依次连接的延迟单元和N₁+1级D触发器；具体结构为：反馈信号输入到第0级D触发器和第1级延迟单元的输入端，第1级延迟单元后面依次连接到第N₁级延迟单元；除第1级延迟单元外其他延迟单元的输入端连接上一级延迟单元的输出端，每个延迟单元的输出端连接到相应的D触发器输入端，所有N₁+1级D触发器时钟端输入参考时钟信号；N₁+1级D触发器的输出Q[0],Q[1],…,Q[N₁]，输出给粗精接口电路模块300中第二粗精接口电路，其中Q[1],Q[2],…,Q[N₁]组成位宽为N₁的数据作为抽头延迟链模块100的输出，并输出给编码电路模块101；N₁级延迟单元的输出组成位宽为N₁的延迟信号E[0],E[1],…,E[N₁-1]，输出给粗精接口电路模块300中第一粗精接口。

游标卡尺型延迟链模块200即精量延时链模块包括慢延迟链和快延迟链，具体结构为：慢延迟链中N₂级慢延迟单元相连，第一级慢延迟单元的输入端连接第一粗精接口的输出端，快延迟链中有N₂级快延迟单元相连，第一级快延迟单元的输入端连接第二粗精接口的输出端，每个慢延迟单元输出端和快延迟单元输出端分别连接到相应D触发器的输入端和时钟端；N₂级D触发器的输出P[1],P[2],…,P[N₂]组成位宽为N₂的数据作为游标卡尺型延迟链模块200的输出，输出给编码电路模块101。

抽头延时链模块的动态范围T₁采用下式计算：

T₁＝N₁·T_d (1)

式中，N₁为抽头延时链模块100中延迟单元的个数，T_d为抽头延时链的精度。

游标卡尺型延迟链的动态范围T₂采用下式计算：

T₂＝N₂·(t₁-t₂) (2)

式中，N₂为游标卡尺型延迟链模块200中延迟单元的个数，t₁为慢延迟单元的延迟时间，t₂快延迟单元的延迟时间。

数字时间转换器的动态范围T为T＝T₁+T₂。

编码电路模块101包括M级依次连接的全加器电路模块，其中，第一级和第二级包括1/4·(N₁+1)个全加器电路，第i级依次递减，最后一级包括M级全加器电路，第i级全加器的计算求和结果S和进位结果CO输入到第i+1级的输入端进行计算，第一级全加器电路连接抽头延迟链模块100中D触发器的输出，并从最后一级全加器模块输出抽头延迟链的编码结果。实现将参考信号和反馈信号的差值转换为固定位宽、有权位的二进制码。

粗精接口电路模块300包括第一粗精接口和第二粗精接口，第一粗精接口结构如图2所示，包括第一延迟单元102、第一32选1选择器103、第一2选1选择器104和第一D触发器105；第一粗精接口的输入即第一延迟单元102的输入是抽头延迟链模块100中延迟单元的输出，第一延迟单元102的输出连接到第一32选1选择器103，第一32选1选择器103根据选择信号进行合适的选择，选择信号来自编码电路模块101的二进制输出结果，第一32选1选择器103连接到第一2选1选择器104，第一2选1选择器104的另外一个输入端接地电平GND1，第一2选1选择器104的选择信号来自Q[0]；第一2选1的选择器104输出连接第一D触发器105的采样端，第一D触发器105的数据端接入高电平VDD，第一D触发器105的输出即第一粗精接口输出信号clk1连接到游标卡尺型延迟链模块200的慢延迟链输入端；

第二粗精接口结构如图3所示，包括第二延迟单元106，第二32选1选择器107，第二2选1选择器108和第三延迟单元109，第二粗精接口的输入即第二延迟单元106的输入是抽头延迟链模块100中N₁+1级D触发器的输出，第二延迟单元106的输出连接到第二32选1选择器107，第二32选1选择器107的输出连接到第二2选1选择器108，第二2选1选择器108的另外一个输入端接地电平GND1，第二选择器108的选择信号来自Q[0]；第二2选1选择器108的输出连接到第三延迟单元109，第三延迟单元109的输出即第二粗精接口输出信号clk2连接到游标卡尺型延迟链模块200的快延迟链输入端。

本实例还提供了一种时间数字转换方法，包括：

步骤1、采用抽头延迟链模块100对反馈信号和参考时钟信号的时间差进行粗略测量，利用抽头延迟链模块100的宽动态范围的特点，保证可以测量宽范围的误差，并且输出位宽为N₁的测量数据Q[1],Q[2],…,Q[N₁]和延迟信号E[0],E[1],…,E[N₁-1]。

步骤2、由于抽头延迟链模块100较低的分辨率，测量时会产生较大的剩余时间差，采用粗精接口电路模块300将剩余时间差传递到高分辨率的游标卡尺延迟链模块200，具体过程为：采用粗精接口电路模块300中的第二粗精接口将Q[0],Q[1],…,Q[N₁]传送到游标卡尺型延迟链模块200的快延迟链中，采用第一粗精接口将延迟信号E[0],E[1],…,E[N₁-1]传送到游标卡尺型延迟链模块200的慢延迟链中；具体包括以下步骤：

步骤2.1、抽头延迟链模块100的延迟信号E[0],E[1],…,E[N₁-1]经过第一粗精接口中第一延迟单元102后输入第一32选1选择器103，第一32选1选择器103的选择结果输入到一个使能信号为Q[0]的第一2选1选择器104，第一2选1选择器104的结果输入第一D触发器105，在第一2选1选择器104的输出结果为上升沿时，第一粗精接口输出信号clk1变为高电平，第一粗精接口输出信号clk1为游标卡尺型延迟链模块200中的慢延迟链的输入；

步骤2.2、抽头延迟链模块100输出的Q[0],Q[1],…,Q[N₁]经过第二粗精接口中第二延迟单元106输入到一个二进制输出信号为使能信号的第二32选1选择器107，第二32选1选择器107的选择结果输入到一个使能信号为Q[0]的第二2选1选择器108，第二2选1选择器108的选择结果经过第三延迟单元109输出第二粗精接口输出信号clk2，第二粗精接口输出信号clk2为游标卡尺型延迟链模块200中的快延迟链的输入。

步骤3、采用游标卡尺型延迟链模块200对第一粗精接口输出信号clk1和第二粗精接口输出信号clk2进行量化，得到测量数据P[1],P[2],…,P[N₂]；

步骤4、采用编码电路模块101对抽头延迟链模块100的测量数据Q[1],Q[2],…,Q[N₁]和游标卡尺型延迟链模块200的测量数据P[1],P[2],…,P[N₂]进行编码处理，将其转换成为固定位宽、有权位的二进制输出；Q[1],Q[2],…,Q[N₁]和P[1],P[2],…,P[N₂]输入到相同的编码模块进行编码处理，以下具体由输入数据Q[1],Q[2],…,Q[N₁]来进行说明：

步骤4.1、提取抽头延迟链模块100的测量数据Q[1],Q[2],…,Q[N₁]，第一级全加器电路模块对Q[1],Q[2],…,Q[N₁]进行累加，输出第一级全加器电路模块的求和结果和进位结果；

步骤4.2、根据步骤4.1输出的求和结果和进位结果，第二级全加器电路模块再次对第一级结果进行压缩，输出第二级的求和结果和进位结果，第i级以此类推；

步骤4.3、将倒数第二级的求和结果和进位结果输入最后一级全加器模块，输出的结果作为抽头延迟链模块的最终输出，即将参考信号和反馈信号的差值转换为固定位宽、有权位的二进制码。

本实施例通过改变时间数字转换器的结构，将电路结构设计为两级时间数字转换器，使时间数字转换器在具有较高的精度同时还有较宽的动态范围。并且还加入了路径匹配的粗精调接口电路，减小了由第一级时间数字转换器传递至第二级时间数字转换器的延迟误差，使两级时间数字转换器的量化结果更精确。本实施例当中的编码电路由代码综合生成，所以针对不同的工艺有更优的移植性并更利于集成。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (6)

1.一种高分辨率的两级时间数字转换器及转换方法，其特征在于，该两级时间数字转换器包括抽头延迟链模块（100）、粗精接口电路模块（300）、游标卡尺型延迟链模块（200）、编码电路模块（101）；反馈信号和参考时钟信号输入到抽头延迟链模块（100），抽头延迟链模块（100）通过粗精接口电路模块（300）与游标卡尺型延迟链模块（200）相连，编码电路模块（101）将抽头延迟链模块（100）和游标卡尺型延迟链模块（200）的输出转换成二进制码；

一种时间数字转换方法包括以下步骤：

步骤1、采用抽头延迟链模块（100）对反馈信号和参考时钟信号的时间差进行粗略测量，输出位宽为N₁的测量数据Q[1], Q[2],…,Q[N₁]和延迟信号E[0], E[1],…,E[N₁-1]；

步骤2、采用粗精接口电路模块（300）对抽头延迟链模块（100）测量产生的剩余时间差进行处理，得到第一粗精接口输出信号（clk1）和第二粗精接口输出信号（clk2），传递给游标卡尺型延迟链模块（200）；

步骤3、采用游标卡尺型延迟链模块（200）对第一粗精接口输出信号（clk1）和第二粗精接口输出信号（clk2）进行量化，得到位宽为N₂的测量数据P[1],P[2],…,P[N₂]；

步骤4、将步骤1抽头延迟链模块（100）的测量数据Q[1], Q[2],…,Q[N₁]和步骤3的游标卡尺型延迟链模块（200）的测量数据P[1],P[2],…,P[N₂]输入到编码电路模块（101），实现将测量数据转换为固定位宽、有权位的二进制输出，此二进制输出作为最终时间数字转换器的输出；

所述粗精接口电路模块（300）包括第一粗精接口和第二粗精接口，第一粗精接口包括第一延迟单元（102）、第一32选1选择器（103）、第一2选1选择器（104）和第一D触发器（105）；第一粗精接口的输入即第一延迟单元（102）的输入是抽头延迟链模块（100）中延迟单元的输出，第一延迟单元（102）的输出连接到第一32选1选择器（103），第一32选1选择器（103）的输出连接到第一2选1选择器（104），第一2选1选择器（104）的另外一个输入端接地电平（GND1），第一2选1的选择器（104）的输出连接到第一D触发器（105）的采样端，第一D触发器（105）的数据端连接高电平（VDD），第一D触发器（105）输出第一粗精接口输出信号（clk1）连接到游标卡尺型延迟链模块（200）的慢延迟链输入端；

第二粗精接口包括第二延迟单元（106），第二32选1选择器（107），第二2选1选择器（108）和第三延迟单元（109），第二粗精接口的输入即第二延迟单元（106）的输入是抽头延迟链模块（100）中N₁+1级D触发器的输出，第二延迟单元（106）的输出连接到第二32选1选择器（107），第二32选1选择器（107）的输出连接到第二2选1选择器（108），第二2选1选择器（108）的另外一个输入端接地电平（GND1），第二2选1选择器（108）的输出连接到第三延迟单元（109），第三延迟单元（109）输出第二粗精接口输出信号（clk2）连接到游标卡尺型延迟链模块（200）的快延迟链输入端。

2.根据权利要求1所述的一种高分辨率的两级时间数字转换器及转换方法，其特征在于，所述抽头延迟链模块（100）即粗量延迟链模块，包括N₁级依次连接的延迟单元和N₁+1级D触发器，具体结构为：反馈信号输入到第0级D触发器和第1级延迟单元的输入端，第1级延迟单元后面依次连接到第N₁级延迟单元；除第1级延迟单元外其他延迟单元的输入端连接上一级延迟单元的输出端，每个延迟单元的输出端连接到相应的D触发器输入端，所有N₁+1级D触发器时钟端输入参考时钟信号；N₁+1级D触发器的输出信号Q[0],Q[1],…,Q[N₁]，输出到粗精接口电路模块（300）中第二粗精接口，其中Q[1], Q[2],…,Q[N₁]组成位宽为N₁的测量数据作为抽头延迟链模块(100)的输出，并输出给编码电路模块（101）；N₁级延迟单元的输出组成位宽为N₁的延迟信号E[0],E[1],…,E[N₁-1]，输出到粗精接口电路模块（300）中第一粗精接口。

3.根据权利要求1所述的一种高分辨率的两级时间数字转换器及转换方法，其特征在于，所述游标卡尺型延迟链模块（200）即精量延时链模块包括慢延迟链和快延迟链，具体结构为：慢延迟链中N₂级慢延迟单元相连，第1级慢延迟单元的输入端连接第一粗精接口的输出端，快延迟链中有N₂级快延迟单元相连，第1级快延迟单元的输入端连接第二粗精接口的输出端，每个慢延迟单元输出端和快延迟单元输出端分别连接到相应D触发器的输入端和时钟端；N₂级D触发器的输出P[1],P[2],…,P[N₂]组成位宽为N₂的数据作为游标卡尺型延迟链模块（200）的输出，输出给编码电路模块（101）。

4.根据权利要求1所述的一种高分辨率的两级时间数字转换器及转换方法，其特征在于，所述编码电路模块（101）即温度码编码电路，其中包括M级依次连接的全加器电路模块。

5.根据权利要求1所述的一种高分辨率的两级时间数字转换器及转换方法，其特征在于，所述步骤2具体包括：

步骤2.1、第一粗精接口中的第一32选1选择器（103）对经过第一延迟单元（102）后的延迟信号进行选择，第一32选1选择器（103）的选择使能信号来自编码电路模块（101）的二进制输出；

步骤2.2、根据步骤2.1中第一32选1选择器（103）输出结果，第一2选1选择器（104）在Q[0]的使能下选择是否将第一32选1选择器（103）的选择结果进行输出：在Q[0]为0时，输出结果为0；在Q[0]为1时，输出第一32选1选择器（103）的输出结果；

步骤2.3、第一2选1选择器（104）输出结果输出到第一D触发器（105）的采样端，去采样高电平（VDD）信号，第一D触发器（105）输出即第一粗精接口输出信号（clk1）作为游标卡尺型延迟链模块（200）中慢延迟链的输入信号；

步骤2.4、第二粗精接口中的第二32选1选择器（107）对经过第二延迟单元（106）的信号进行选择，第二32选1选择器（107）的选择使能信号来自编码电路模块（101）的二进制输出；

步骤2.5、根据步骤2.4第二32选1选择器（107）输出结果，第二2选1选择器（108）在Q[0]的使能下选择是否将第二32选1选择器（107）的选择结果进行输出：在Q[0]为0时，输出结果为0；在Q[0]为1时，输出第二32选1选择器（107）的输出结果；

步骤2.6、第二2选1选择器（108）的输出结果输出给第三延迟单元（109）输入端，第三延迟单元（109）的输出即第二粗精接口输出信号（clk2）作为游标卡尺型延迟链模块（200）中快延迟链的输入信号。

6.根据权利要求1所述的一种高分辨率的两级时间数字转换器及转换方法，其特征在于，所述步骤4具体包括：

步骤4.1、分别提取步骤1抽头延迟链模块（100）的测量数据Q[1], Q[2],…,Q[N₁]和步骤3的游标卡尺型延迟链模块（200）的测量数据P[1],P[2],…,P[N₂]，将测量数据作为第一级全加器电路模块的输入，然后将第一级全加器电路模块输出的求和结果和进位结果输入到第二级全加器电路模块；

步骤4.2、根据步骤4.1输出的求和结果和进位结果，第二级全加器电路模块再次对第一级结果进行压缩，输出第二级的求和结果和进位结果，第i级以此类推；

步骤4.3、将倒数第二级的求和结果和进位结果输入最后一级全加器模块，输出的结果作为的最终输出，即将反馈信号和参考时钟信号的差值转换为固定位宽、有权位的二进制码。

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