CN113179100A - 一种测量全数字锁相环小数相位误差的时间数字转换器 - Google Patents
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Abstract
本发明公开了一种测量全数字锁相环小数相位误差的时间数字转换器，基于缓冲延时链和游标延时链的级联结构，采用时间窗技术，通过对频率较低的参考时钟信号进行延时，并提取单个时钟信号上升/下降沿进行信号检测；采用电路复用技术，对第一级量化单元的上升/下降沿检测延时链进行复用，同时对第二级量化单元的粗量化时间误差检测电路和两级分辨率比例因子检测电路进行复用；同时对参考时钟信号FREF上升沿与之后最近的数控振荡器反馈信号HCLK上升沿和下降沿之间的时间偏差进行粗量化和细量化，由此得到HCLK信号周期的高精度量化结果。测量范围大于1.6ns，分辨率高于2.8ps，微分非线性小于0.31LSB。
Description
技术领域
本发明涉及全数字锁相环技术，尤其涉及一种测量全数字锁相环小数相位误差的时间数字转换器，可用于全数字锁相环系统中鉴相器输出的相位误差信号的量化，属于数字集成电路领域。
背景技术
近年来，随着半导体工艺的不断进步，MOS管特征尺寸的不断缩小，时域和数字域电路的性能和功耗表现不断提高，全数字锁相环受益于数字集成电路设计方法，具有抗噪声能力强，开发周期短，生产成本低，易移植的优势，因而成为锁相环技术发展的重要方向。时间数字转换器能将参考时钟与数控振荡器反馈信号之间的相位差转换为数字信号，用来控制数控振荡器的振荡频率，这为全数字锁相环的实现提供了可能性。由于与数字工艺兼容型很好，时间数字转换器甚至可以通过FPGA或者数字流程综合得到，因此在未来先进工艺下，其性能也会随着工艺的进步而进步，同时它也会继承数字电路设计周期短，可移植性强的特点。然而，同任何用数字电路代替模拟电路的情况一样，时间数字转换器会产生量化噪声，量化噪声决定了锁相环路的带内相位噪声，提高时间数字转换器的分辨率可以显著降低锁相环路的带内相位噪声。除了分辨率，采样速率，测量范围，线性度等也是时间数字转换器的重要性能指标。
近些年来，为了实现高性能，各种结构的时间数字转换器层出不穷，主要分为奈奎斯特时间数字转换器和过采样时间数字转换器。奈奎斯特时间数字转换器主要有延时链型、游标型、两步式、流水线性和循环型。它们往往是为了获得低于特定工艺下最小反相器的延时，来获得较高的分辨率。奈奎斯特时间数字转换器往往有着较高的采样率，但是先进工艺下片内失配变得更加严重，这会恶化时间数字转换器的分辨率和线性度。虽然可以通过增大MOS管的尺寸来减小失配，但同时会增加功耗和模块面积，并且与工艺进化的趋势相违背。而基于环形振荡器的过采样时间数字转换器可以实现对失配的整形，而且有着较大的动态范围和较高的分辨率，但是，依然存在结构复杂、带宽有限和功耗较大这些缺点，并且受到漏电流和电荷分享引起的时间斜移误差的影响，会恶化其性能。
发明内容
本发明的目的是为解决基于CMOS工艺的时间数字转换器中高精度和宽测量范围难以兼顾的瓶颈问题，提供一种测量全数字锁相环小数相位误差的时间数字转换器，基于缓冲延时链和游标延时链级联结构，能够在保证高精度的同时扩大测量范围，并且结合时间窗技术和电路复用技术，进一步降低电路功耗和面积。
本发明采取的技术方案如下：一种测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：基于缓冲延时链和游标延时链的级联结构，包括核心量化单元和译码单元，核心量化单元包括第一级缓冲延时链量化单元、多路延时链、中间级时间偏差选择单元和第二级游标延时链量化单元；译码单元包括伪温度计码到二进制码的译码器、逻辑运算单元和周期归一化单元；
第一级缓冲延时链量化单元用于获得时间偏差的粗量化结果，设有两个输入端和三个输出端，两个输入端IN1和IN2分别连接数控振荡器反馈信号HCLK和参考时钟信号FREF，数控振荡器反馈信号HCLK的周期THCLK＜＜参考时钟信号FREF的周期TFREF；第一级缓冲延时链量化单元包括由依次连接的k级缓冲延时单元构成的缓冲延时链以及与每一级缓冲延时单元匹配对应的一个上D触发器和一个下D触发器，其中第一级缓冲延时单元对应的上D触发器和下D触发器分别为结构不同的上升沿D触发器和下降沿D触发器，其余级缓冲延时单元对应的上D触发器和下D触发器均为结构相同的上升沿D触发器；通过k级缓冲延时单元对参考时钟信号FREF进行延时，每一级缓冲延时单元输出的延时信号为D<i>(i＝1,2,3,…,k)，每一级缓冲延时单元的延时时间即为第一级缓冲延时链量化单元的分辨率tbuf，k*tbuf1>THCLK；通过第一级的上升沿D触发器和下降沿D触发器将紧随参考时钟信号FREF上升沿之后的数控振荡器反馈信号HCLK的上升沿DH_out和下降沿DL_out提取出来，利用DH_out和DL_out对延时信号D<i>(i＝1,2,3,…,k)通过第二级～第k级的上、下两个D触发器进行采样，分别得到采样结果即量化结果{Q1r<k:2>}和{Q1f<k:2>}；第一级缓冲延时链量化单元的输出端OUT1为第二级到第k-1级延时器每一级的输出信号D<i>(i＝2,3,…,k-1)和提取出的HCLK的上升沿DH_out和下降沿信号DL_out共k路信号{D<k-1:2>,DH_out，DL_out}，第一级缓冲延时链量化单元的输出端OUT2、OUT3分别输出量化结果{Q1r<k:2>}和{Q1f<k:2>}；
多路延时链用于将第一级缓冲延时链量化单元输出端OUT1输出的k路信号在后级中间级时间偏差选择单元的选通信号有效后到达中间级时间偏差选择单元的多路选择器，实现正确的选通功能；多路延时链的输入端IN1连接第一级缓冲延时链量化单元的输出端OUT1，接受k路信号{D<k-1:2>,DH_out，DL_out}，多路延时链的输出端OUT4输出延时后的k路信号{D<k-1:2>,DH_out，DL_out}_delay；
中间级时间偏差选择单元用于在固定选通信号Fixed_SELr<k:1>和Fixed_SELf<k:1>以及选通信号SELr<k:1>和SELf<k:1>的作用下，分别把DHout和DL out信号以及上升沿紧随其后的延时信号D<i>(i＝2,3,…,k-1)提取出来得到FCLK2r和FCLK2f以及FCLK1r和FCLK1f送入第二级游标延时链量化单元，中间级时间偏差选择单元包括Dummy多路选择器和多路选择器两个部分，两者结构相同，Dummy多路选择器的作用是保证任一路D<i>(i＝2,3,…,k-1)信号经过选通信号SELr<k:1>和SELf<k:1>选通之后，DH_out和DL_out通过固定选通信号Fixed_SELr<k:1>和Fixed_SELf<k:1>的Dummy多路选择器能够经历相同的延时输出；Dummy多路选择器包括Dummy多路选择器-R和Dummy多路选择器-F，多路选择器包括多路选择器-R、多路选择器-F，Dummy多路选择器-R的输入端R3、多路选择器-R的输入端R1、Dummy多路选择器-F的输入端F3和多路选择器-F的输入端F1同时连接多路延时链的输出端口OUT4，Dummy多路选择器-R的控制端C2连接固定选通信号Fixed_SELr<k:1>，Dummy多路选择器-F的控制端C4连接固定选通信号Fixed_SELf<k:1>，选通信号SELr<k:1>连接多路选择器-R的控制端C1，选通信号SELr<k:1>连接多路选择器-F的控制端C3，Dummy多路选择器-R的输出端R4、多路选择器-R的输出端R2、Dummy多路选择器-F的输出端F4和多路选择器-F的输出端F2分别输出信号FCLK2r、FCLK2f、FCLK1r和FCLK1f给第二级游标延时链量化单元；
第二级游标延时链量化单元包括结构相似的第二级游标延时链量化单元-R和第二级游标延时链量化单元-F分别用于FREF和DH_out、DL_out信号之间时间偏差粗量化产生的时间误差的细量化，第二级游标延时链量化单元-R和第二级游标延时链量化单元-F，每个单元中均包含A、B两路缓冲延时链，其中缓冲延时链A包含h级缓冲延时单元A，缓冲延时链B包含h级缓冲延时单元B，每级缓冲延时单元A、B的延时时间分别为tbuf2、tbuf3，第二级游标延时链量化单元的分辨率为A、B两路缓冲延时链的单位延时差，即tbuf3-tbuf2，测量范围为h*(tbuf3-tbuf2)，满足条件h*(tbuf3-tbuf2)>tbuf1，时间数字转换器的分辨率即为tbuf3-tbuf2，测量范围为k*tbuf1，Kres是第一级缓冲延时链量化单元和第二级游标延时链量化单元的分辨率比例因子，通过复用第二级游标延时链量化单元-R实现，
第二级游标延时链量化单元-R的两个输入端IN5和IN6分别连接中间级时间偏差选择单元的输出信号FCLK1r和FCLK2r，第二级游标延时链量化单元-F的两个输入端IN8和IN9分别连接中间级时间偏差选择单元的输出信号FCLK1f和FCLK2f，第二级游标延时链量化单元-R的输入端IN7和第二级游标延时链量化单元-F的输入端IN10均连接参考时钟信号FREF，第二级游标延时链量化单元-R的输出端OUT5和第二级游标延时链量化单元-F的输出端OUT6输出细量化结果给伪温度计码到二进制码的译码器；
伪温度计码到二进制码的译码器的输入端DIN1和DIN2分别连接第一级缓冲延时链量化单元的输出端OUT2和OUT3，输入端DIN3和DIN4分别连接第二级游标延时链量化单元-R输出端OUT5和第二级游标延时链量化单元-F输出端OUT6，伪温度计码到二进制码的译码器的输出端DOUT1、DOUT2和DOUT3分别输出通过伪温度计码到二进制码的译码器译码得到FREF上升沿与紧随其后的HCLK上升沿、下降沿之间的时间偏差粗量化译码结果DTr、DTf和比例因子Kres，输出端DOUT6、DOUT7分别输出选通信号SELr<k:1>和SELf<k:1>分别连接多路选择器-R的控制端C1和多路选择器-F的控制端C3；输出端DOUT4和DOUT5分别输出时间误差细量化译码结果dtr和dtf；
逻辑运算单元包括三个乘法器和两个加法器，其中二个乘法器和两个加法器分别对伪温度计码到二进制码的译码器输出端DOUT1、DOUT2、DOUT3、DOUT4和DOUT5输出的信号进行逻辑运算并经周期归一化单元处理后再经过一个乘法器得到最终的小数相位误差的量化结果ε。
所述第一级缓冲延时单元的输入端以及与该级缓冲延时单元对应的上D触发器即上升沿D触发器和下D触发器即下降沿D触发器的D输入端共同作为第一级缓冲延时链量化单元的输入端IN2连接参考时钟信号FREF，上D触发器即上升沿D触发器和下D触发器即下降沿D触发器的时钟端CK共同作为第一级缓冲延时链量化单元的输入端IN1连接数控振荡器反馈信号HCLK，第一级缓冲延时单元的输出信号D<1>连接第二级缓冲延时单元的输入端和第二级缓冲延时单元对应的上、下两个D触发器的D输入端…，以此类推，每一级缓冲延时单元的输出信号D<i>连接下一级缓冲延时单元的输入端和对应的上、下两个D触发器的D输入端，第k级缓冲延时单元的输出信号为D<k>；第一级缓冲延时单元对应的上升沿D触发器和下降沿D触发器的输出端Q分别输出DH_out和DL_out信号，第一级上升沿D触发器的输出端Q与第二级～第k级的各级上D触发器的CK时钟端连接在一起，后续第二级～第k级的各级上D触发器的输出端Q连接在一起作为第一级缓冲延时链量化单元的输出端OUT2；第一级下降沿D触发器的输出端Q与第二级～第k级的各级下D触发器的CK时钟端连接在一起，第二级～第k级的各级下D触发器的输出端Q连接在一起作为第一级缓冲延时链量化单元的输出端OUT3；第一级缓冲延时单元对应的上升沿D触发器输出端Q的输出信号DH_out和下降沿D触发器输出端Q的输出信号DL_out互连并与第二级～第k-1级缓冲延时单元的输出D<i>(i＝2,3,…,k-1)连接在一起作为第一级缓冲延时链量化单元的输出端OUT1。
所述中间级时间偏差选择单元中的选通信号SELr(f)<k:1>由第一级缓冲延时链量化单元量化结果{Q1r(f)<k:2>}经伪温度计码到二进制码的译码器译码得到，即采样结果第一次从1变换到0的时候所对应的信号选通值为1，其余信号选通值为0，从而将第一个信号上升沿超过DH(L)_out上升沿的延时信号D<i>(i＝2,3,…,k-1)选通出来。
所述第二级游标延时链量化单元-R包括结构相同的2:1选通单元A和2:1选通单元B以及h级缓冲延时单元A构成的缓冲延时链A、h级缓冲延时单元B构成的缓冲延时链B以及与h级缓冲延时单元A、B对应的h个上D触发器以及用于获取两级分辨率比例因子Kres，从第一级缓冲延时链量化单元k级缓冲延时单元中复制的任意四级缓冲延时单元和匹配的四级上、下D触发器，该复制四级缓冲延时单元中的第一级复制缓冲延时单元的输入端作为第二级游标延时链量化单元-R的输入端IN7连接参考时钟信号FREF以及选通单元A的控制端C1和选通单元B的控制端C1，第一级～第四级每一级复制缓冲延时单元的输出端连接下一级级复制缓冲延时单元的输入端和复制的上、下D触发器的D输入端，第二级复制缓冲延时单元的输出端连接2:1选通单元A的输入端I2，第三级复制缓冲延时单元的输出端连接2:1选通单元B的输入端I2，2:1选通单元A的输入端I1作为第二级游标延时链量化单元-R的输入端IN6连接中间级时间偏差选择单元中Dummy多路选择器-R的输出端R4，2:1选通单元B的输入端I1作为第二级游标延时链量化单元-R的输入端IN5连接中间级时间偏差选择单元中多路选择器-R的输出端R5，2:1选通单元A、B输出信号MUXOUT1、MUXOUT2分别通过缓冲延时链A、B得到延时信号A<j>、B<j>(j＝1,2,…,h)，利用延时信号B<j>通过h个上D触发器对延时信号A<j>进行采样，得到采样结果{Q2r/res<h:1>}通过第二级游标延时链量化单元-R的输出端OUT5输出给伪温度计码到二进制码的译码器；
所述第二级游标延时链量化单元-F的结构与第二级游标延时链量化单元-R相比，不设置从第一级缓冲延时链量化单元k级缓冲延时单元中复制的任意四级缓冲延时单元以及匹配的四级上、下D触发器且设置的2:1选通单元A和2:1选通单元B的输入端I1、I2以及控制端C1的输入信号不同，其余均相同，2:1选通单元A的输入端I1作为第二级游标延时链量化单元-F的输入端IN9连接中间级时间偏差选择单元中Dummy多路选择器-F的输出端F4，2:1选通单元B的输入端I1作为第二级游标延时链量化单元-F的输入端IN8连接中间级时间偏差选择单元中多路选择器-F的输出端F2，2:1选通单元A和2:1选通单元B的输入端I2均接地，2:1选通单元A、B输出信号MUXOUT1、MUXOUT2分别通过缓冲延时链A、B得到延时信号A<j>、B<j>(j＝1,2,…,h)，利用延时信号B<j>通过h个上D触发器对延时信号A<j>进行采样，得到采样结果{Q2f<h:1>}通过第二级游标延时链量化单元-F的输出端OUT6输出给伪温度计码到二进制码的译码器。
所述第二级游标延时链量化单元-R中，2:1选通单元A输出信号MUXOUT1连接缓冲延时链A中第一级缓冲延时单元A的输入端，每一级缓冲延时单元A的输出端连接下一级缓冲延时单元A的输入端和D触发器的输入端D，2:1选通单元B输出信号MUXOUT2连接缓冲延时链B中第一级缓冲延时单元B的输入端,每一级缓冲延时单元B的输出端连接下一级缓冲延时单元B的输入端和D触发器的时钟端CK，D触发器的Q输出端为采样结果{Q2r/res<h:1>}；第二级游标延时链量化单元-F中，2:1选通单元A输出信号MUXOUT1连接缓冲延时链A中第一级缓冲延时单元A的输入端，每一级缓冲延时单元A的输出端连接下一级缓冲延时单元A的输入端和D触发器的输入端D，2:1选通单元B输出信号MUXOUT2连接缓冲延时链B中第一级缓冲延时单元B的输入端,每一级缓冲延时单元B的输出端连接下一级缓冲延时单元B的输入端和D触发器的时钟端CK，D触发器的Q输出端为采样结果{Q2f<h:1>}。
所述逻辑运算单元中第一乘法器的两个输入端分别连接伪温度计码到二进制码的译码器输出端DOUT3输出的第一级缓冲延时链量化单元和第二级游标延时链量化单元的分辨率比例因子Kres和输出端DOUT1输出的时间偏差粗量化译码结果DTr，第二乘法器的两个输入端分别连接伪温度计码到二进制码的译码器输出端DOUT3输出的比例因子Kres和输出端DOUT2输出的时间偏差粗量化译码结果DTf，第一加法器的两个输入端分别连接第一乘法器的输出和伪温度计码到二进制码的译码器输出端DOUT4输出的时间误差细量化译码结果dtr，第二加法器的两个输入端分别连接第二乘法器的输出和伪温度计码到二进制码的译码器输出端DOUT5输出的时间误差细量化译码结果dtf，第一加法器的输出分别连接第三乘法器的一个输入端和周期归一化单元的输入端DIN5，第二加法器的输出连接周期归一化单元的输入端DIN6，周期归一化单元的输出端DOUT8连接第三乘法器的另一个输入端，第三乘法器输出小数相位误差的量化结果ε＝Dtr/THCLK＝(DTr*Kres-dtr)/2|(DTr*Kres-dtr)-(DTf*Kres-dtf)|。
本发明的优点及显著效果：
(1)高精度、宽测量范围。采用缓冲延时链和游标延时链级联结构，在保证高精度的同时扩大测量范围，从而为宽带全数字锁相环中的应用奠定基础。
(2)低功耗、面积小。采用时间窗技术，通过对频率较低的参考时钟信号FREF进行延时，并提取单个数控振荡器反馈信号HCLK上升/下降沿进行信号检测，降低电路工作频率，节省功耗。
(3)采用电路复用技术。对第一级缓冲延时链量化单元的缓冲延时链进行复用来同时实现FREF上升沿与紧随其后的HCLK上升/下降沿之间的时间偏差粗量化，并对第二级游标延时链量化单元的粗量化时间误差检测电路和两级量化单元分辨率比例因子检测电路进行复用，进一步降低电路功耗，节省芯片面积。
(4)精确测量小数相位误差。本发明可同时对参考时钟信号FREF上升沿与之后最近的数控振荡器反馈信号HCLK上升沿和下降沿之间的时间偏差进行粗量化和细量化，得到精度较高的量化结果，由此可得HCLK信号周期的高精度量化结果，并进一步得到精确的小数相位误差。
附图说明
图1是本发明基于缓冲延时链和游标延时链级联结构的时间数字转换器系统框图；
图2是本发明两级结构的时间数字转换器时序图；
图3是本发明第一级缓冲延时链量化单元电路原理图；
图4是本发明中间级时间偏差选择单元时序图；
图5是本发明第二级游标延时链量化单元-R电路原理图；
图6是本发明第二级游标延时链量化单元-F电路原理图；
图7是本发明采用现有技术多路选择器电路原理图；
图8是本发明第一级缓冲延时链量化单元在TT 27℃、FF-45℃、SS 125℃后仿条件下每级缓冲延时单元的延时时间；
图9是本发明第二级游标延时链量化单元在TT 27℃、FF-45℃、SS 125℃后仿条件下两路缓冲延时链的单位延时差；
图10是本发明基于缓冲延时链和游标延时链级联结构的时间数字转换器的微分非线性(DNL)和积分非线性(INL)。
具体实施方式
参看图1，本发明基于缓冲延时链和游标延时链的级联结构，包括核心量化单元和译码单元，核心量化单元包括第一级缓冲延时链量化单元、多路延时链、中间级时间偏差选择单元和第二级游标延时链量化单元；译码单元包括伪温度计码到二进制码的译码器、逻辑运算单元和周期归一化单元。第一级缓冲延时链量化单元的输入端IN1、IN2分别连接数控振荡器反馈信号HCLK和参考时钟信号FREF，输出端OUT1为第二级到第k-1级缓冲延时单元每一级的输出信号D<i>(i＝2,3,…,k-1)和提取出的HCLK上升沿/下降沿信号DH(L)_out，共组成k路信号{D<k-1:2>,DH(L)_out}，连接多路延时链的输入端IN3，第一级缓冲延时链量化单元的输出端OUT2、OUT3分别为量化结果{Q1r<k:2>}和{Q1f<k:2>}，分别连接伪温度计码到二进制码的译码器的输入端DIN1和DIN2；多路延时链的输出端OUT4为k路信号{D<k-1:2>,DH(L)_out}_delay，同时连接多路选择器-R的输入端R1、Dummy多路选择器-R的输入端R3、多路选择器-F的输入端F1以及Dummy多路选择器-F的输入端F3，多路选择器-R的输出端R2为选择出的单路信号FCLK1r，连接第二级游标延时链量化单元-R的输入端IN5，Dummy多路选择器-R的输出端R4为选择出的单路信号FCLK2r，连接第二级游标延时链量化单元-R的输入端IN6，多路选择器-F的输出端F2为选择出的单路信号FCLK1f，连接第二级游标延时链量化单元-F的输入端IN8，Dummy多路选择器-F的输出端F4为选择出的单路信号FCLK2f，连接第二级游标延时链量化单元-F的输入端IN9；Dummy多路选择器-R的控制端C2连接固定选通信号Fixed_SELr<k:1>，Dummy多路选择器-F的控制端C4连接固定选通信号Fixed_SELf<k:1>；第二级游标延时链量化单元-R的输入端IN7连接参考时钟信号FREF，输出端OUT5为量化结果{Q2r/res<h:1>}，连接伪温度计码到二进制码的译码器的输入端DIN3；第二级游标延时链量化单元-F的输入端IN7连接参考时钟信号FREF，输出端OUT6为量化结果{Q2f<h:1>}，连接伪温度计码到二进制码的译码器的输入端DIN4；伪温度计码到二进制码的译码器的输出端DOUT1、DOUT2分别为时间偏差粗量化译码结果DTr和DTf，分别连接乘法器1和乘法器2的一个输入端，伪温度计码到二进制码的译码器的输出端DOUT3为比例因子Kres，连接乘法器1和乘法器2的另一个输入端，乘法器1和乘法器2的输出端分别连接加法器1和加法器2的正输入端；伪温度计码到二进制码的译码器的输出端DOUT4、DOUT5分别为时间误差细量化译码结果dtr和dtf，分别连接加法器1和加法器2的负输入端；伪温度计码到二进制码的译码器的输出端DOUT6、DOUT7分别为选通信号SELr<k:1>和SELf<k:1>，分别连接多路选择器-R的控制端C1和多路选择器-F的控制端C3；加法器1的输出端为FREF上升沿与紧随其后的HCLK上升沿之间准确的时间偏差量化结果Dtr，连接乘法器3的一个输入端和周期归一化单元的输入端DIN5；加法器2的输出端为FREF上升沿与紧随其后的HCLK下降沿之间准确的时间偏差量化结果Dtf，连接周期归一化单元的输入端DIN6；周期归一化单元的输出端DOUT8为HCLK信号周期归一化量化结果的倒数1/THCLK，连接乘法器3的另一个输入端；乘法器3的输出端为小数相位误差的量化结果ε。
FREF是参考时钟信号，HCLK是数控振荡器反馈信号，HCLK信号周期THCLK小于FREF信号周期TFREF。DTr是FREF上升沿与紧随其后的HCLK上升沿之间的时间偏差粗量化译码结果，由第一级缓冲延时链量化单元粗量化经伪温度计码到二进制码的译码器译码生成，dtr是上述粗量化产生的时间误差细量化译码结果，由中间级时间偏差选择单元-R提取并由第二级游标延时链量化单元-R细量化经伪温度计码到二进制码的译码器译码生成；将两者按规则Dtr＝DTr*Kres-dtr作差，可得FREF上升沿与紧随其后的HCLK上升沿之间准确的时间偏差量化结果Dtr。类似的，DTf是FREF上升沿与紧随其后的HCLK下降沿之间的时间偏差粗量化译码结果，由第一级缓冲延时链量化单元粗量化经伪温度计码到二进制码的译码器译码生成，dtf是上述粗量化产生的时间误差细量化译码结果，由中间级时间偏差选择单元-F提取并由第二级游标延时链量化单元-F细量化经伪温度计码到二进制码的译码器译码生成；将两者按规则Dtf＝DTf*Kres-dtf作差，可得FREF上升沿与紧随其后的HCLK下降沿之间准确的时间偏差量化结果Dtf。第一级缓冲延时链量化单元的缓冲延时链包含k级缓冲延时单元，每级缓冲延时单元的延时时间为tbuf1，第一级缓冲延时链量化单元的分辨率即为tbuf1，测量范围为k*tbuf1，满足条件k*tbuf1>THCLK；第二级游标延时链量化单元包含A、B两路缓冲延时链，其中缓冲延时链A包含h级缓冲延时单元A，缓冲延时链B包含h级缓冲延时单元B，每级缓冲延时单元A、B的延时时间分别为tbuf2、tbuf3，第二级游标延时链量化单元的分辨率为A、B两路缓冲延时链的单位延时差，即tbuf3-tbuf2，测量范围为h*(tbuf3-tbuf2)，满足条件h*(tbuf3-tbuf2)>tbuf1；所述时间数字转换器的分辨率即为tbuf3-tbuf2，测量范围为k*tbuf1。Kres是第一级缓冲延时链量化单元和第二级游标延时链量化单元的分辨率比例因子，通过复用第二级游标延时链量化单元-R实现，可表示为
由此可得HCLK信号周期的归一化量化结果THCLK＝2|Dtr-Dtf|＝2|(DTr*Kres-dtr)-(DTf*Kres-dtf)|及小数相位误差的量化结果ε＝Dtr/THCLK＝(DTr*Kres-dtr)/2|(DTr*Kres-dtr)-(DTf*Kres-dtf)|。
图2是本发明两级结构时间数字转换器的时序图，分别对FREF上升沿和紧随其后的HCLK上升沿、下降沿之间的时间偏差进行粗量化译码、细量化译码和逻辑运算后得到准确的时间偏差量化结果DTr、DTf。
图3是本发明第一级缓冲延时链量化单元电路原理图。第一级缓冲延时链量化单元包含k级缓冲延时单元和与之对应的上、下两个D触发器，其中第一级缓冲延时单元对应的两个D触发器分别为上升沿D触发器和下降沿D触发器，其余均为上升沿D触发器，通过缓冲延时链对参考时钟信号FREF进行延时，每一级缓冲延时单元的输出信号为D<i>(i＝1,2,3,…,k)，同时通过第一级的上升沿D触发器和下降沿D触发器将紧随FREF上升沿之后的HCLK上升沿DH_out和下降沿DL_out提取出来，利用DH_out和DL_out对延时信号D<i>(i＝1,2,3,…,k)通过上、下两个D触发器进行采样，分别得到采样结果{Q1r<k:2>}和{Q1f<k:2>}，再通过伪温度计码到二进制码的译码器译码得到FREF上升沿与紧随其后的HCLK上升沿之间的时间偏差粗量化译码结果DTr和DTf。和传统的将HCLK作为延时对象的结构相比，这种结构的优点是不需要大功耗的高速延时链，能降低功耗，同时复用了上升沿和下降沿检测的延时链，进一步降低了电路功耗和面积。参考时钟信号FREF连接缓冲延时链的输入端以及第一级上升沿D触发器和下降沿D触发器的D输入端，第一级上升沿D触发器和下降沿D触发器的CK时钟端连接数控振荡器反馈信号HCLK，Q输出端分别为DH_out和DL_out；缓冲延时链包含k级缓冲延时单元，每一级缓冲延时单元的输出端连接下一级缓冲延时单元的输入端和上、下两个D触发器的D输入端，上D触发器的CK时钟端连接第一级上升沿D触发器的Q输出端DH_out，上D触发器的Q输出端为采样结果{Q1r<k:2>}，下D触发器的CK时钟端连接第一级下降沿D触发器的Q输出端DL_out，下D触发器的Q输出端为采样结果{Q1f<k:2>}。在本例中第一级缓冲延时链量化单元的分辨率设定为48ps，共设48个缓冲延时单元，保证缓冲延时链的总延时时间(2.3ns)覆盖一整个频率在0.67-2.5GHz之间的HCLK信号周期(0.4-1.5ns)，并为工艺角电压温度(PVT)变化留出一些额外的余量。
图4是本发明中间级时间偏差选择单元的时序图。中间级时间偏差选择单元-R(F)包括Dummy多路选择器-R(F)和多路选择器-R(F)，在固定选通信号Fixed_SELr(f)<k:1>和选通信号SELr(f)<k:1>的作用下，分别把DH(L)_out信号和上升沿紧随其后的延时信号D<i>提取出来，得到FCLK2r(f)、FCLK1r(f)，再送入第二级游标延时链量化单元-R(F)。选通信号SELr(f)<k:1>由第一级缓冲延时链量化单元量化结果{Q1r(f)<k:2>}经伪温度计码到二进制码的译码器译码得到，即采样结果第一次从1变换到0的时候所对应的信号选通值为1，其余信号选通值为0，从而将第一个信号上升沿超过DH(L)_out上升沿的延时信号D<i>选通出来。多路延时链的作用是让{D<k-1:2>,DH(L)_out}信号在选通信号有效后到达多路选择器，从而实现正确的选通功能。Dummy多路选择器的作用是保证任一路D<i>信号经过选通信号SELr(f)<k:1>选通之后，DH(L)_out通过固定选通信号Fixed_SELr(f)<k:1>的dummy电路能够经历相同的延时输出。Dummy多路选择器和多路选择器电路结构相同。
图5、图6是本发明第二级游标延时链量化单元-R和第二级游标延时链量化单元-F的电路原理图，分别用于FREF和DH_out、DL_out信号之间时间偏差粗量化产生的时间误差的细量化，两者结构相似，基本特征是利用两个分辨率比较接近的缓冲延时链进行两路信号的时序比较和量化，其分辨率为两路缓冲延时链的单位延时差，这样得到的最小分辨率能够克服工艺限制，从而得到更高的分辨率，区别在于第二级游标延时链量化单元-R同时被复用来获取两级量化单元分辨率比例因子Kres，具体电路结构的不同体现在第二级游标延时链量化单元-R中的2:1选通单元A、B的输入端I2分别连接第一级复制缓冲延时链的第二和第三级复制缓冲延时单元的输出端，而第二级游标延时链量化单元-F中的2:1选通单元A、B的输入端I2接地。在本例中第二级游标延时链量化单元的分辨率设定为2ps，共设32个延时单元，保证第二级游标延时链量化单元的测量范围(64ps)覆盖第一级缓冲延时链量化单元的分辨率(48ps)，并为工艺角电压温度(PVT)变化留出一些额外的余量。
第二级游标延时链量化单元-R同时被复用来获取两级量化单元分辨率比例因子Kres，具体方法是将第一级缓冲延时链量化单元中的任意四个缓冲延时单元复制出来构成第一级复制缓冲延时链，对第二和第三级复制缓冲延时单元的输出信号REF1、REF2上升沿之间的时间偏差进行量化得到。因而还需要两个2:1选通单元来选择时间误差测量信号FCLK2r、FCLK1r或比例因子测量信号REF1、REF2，选通信号为参考时钟信号FREF，FREF高电平时，时间误差测量信号FCLK2r、FCLK1r进入A、B两路缓冲延时链；FREF低电平时，比例因子测量信号REF1、REF2进入A、B两路缓冲延时链。也就是说，第一级粗量化产生的时间误差的细量化在参考时钟信号的高状态里进行，比值因子的测量在参考时钟信号的低状态里进行，既避免了信号的冲突，又有效的复用了第二级游标延时链量化单元电路。2:1选通单元A、B输出信号MUXOUT1、MUXOUT2分别连接缓冲延时链A、B，得到延时信号A<j>、B<j>(j＝1,2,…,h)，利用延时信号B<j>对延时信号A<j>进行采样，得到采样结果{Q2r/res<h:1>}，再通过伪温度计码到二进制码的译码器译码，在FREF高电平时得到FREF和DH(L)_out信号之间时间偏差粗量化产生的时间误差的细量化译码结果dtr(f)，在FREF低电平时得到两级量化单元分辨率比例因子Kres。第一级复制缓冲延时链的输入端连接参考时钟信号FREF，包含四级复制缓冲延时单元，每一级复制缓冲延时单元的输出端连接下一级复制缓冲延时单元的输入端和复制上、下D触发器的D输入端；第二和第三级复制缓冲延时单元的输出端分别连接2:1选通单元A、B的输入端I2，2:1选通单元A、B的输入端I1分别连接信号FCLK2r、FCLK1r，2:1选通单元A、B的输出端OUT分别连接缓冲延时链A、B的输入端，2:1选通单元A、B的控制端C1连接参考时钟信号FREF；缓冲延时链A、B分别包含h级缓冲延时单元A、B，每一级缓冲延时单元A、B对应一个上升沿D触发器，每一级缓冲延时单元A的输出端OUTA连接下一级缓冲延时单元A的输入端INA和上升沿D触发器的D端，每一级缓冲延时单元B的输出端OUTB连接下一级缓冲延时单元B的输入端INB和上升沿D触发器的CK时钟端，上升沿D触发器的Q输出端为采样结果{Q2r/res<h:1>}。
图7是本发明采用现有技术的一种多路选择器的电路原理图，k路输入信号{D<k-1:2>,DH(L)_out}_delay分别连接k个输入管的栅极，k路选通信号SELr(f)<k:1>/Fixed_SELr(f)<k:1>分别连接k个选通管的栅极，输出端为提取出的单路信号FCLK1(2)r(f)。
图8是本例中本发明第一级缓冲延时链量化单元在不同工艺角、温度条件下每级缓冲延时单元的延时时间，可以看出第一级缓冲延时链量化单元在TT 27℃、FF-45℃、SS125℃条件下分辨率分别为48ps、35.5ps、66.3ps。
图9是本例中本发明第二级游标延时链量化单元在不同工艺角、温度条件下两路缓冲延时链的单位延时差，可以看出第二级游标延时链量化单元在TT 27℃、FF-45℃、SS125℃条件下分辨率分别为2ps、1.5ps、2.8ps。因此，在TT、FF、SS三种工艺角，-45～125℃全温范围内，本例中本发明的时间数字转换器的最小测量范围为1.6ns，最低分辨率为2.8ps，分辨率随工艺角和温度的变化在±0.65ps范围内。
图10是本例中本发明时间数字转换器的微分非线性(DNL)和积分非线性(INL)，DNL小于0.31LSB，INL小于0.62LSB。
Claims (6)
1.一种测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：基于缓冲延时链和游标延时链的级联结构，包括核心量化单元和译码单元，核心量化单元包括第一级缓冲延时链量化单元、多路延时链、中间级时间偏差选择单元和第二级游标延时链量化单元；译码单元包括伪温度计码到二进制码的译码器、逻辑运算单元和周期归一化单元；
第一级缓冲延时链量化单元用于获得时间偏差的粗量化结果，设有两个输入端和三个输出端，两个输入端IN1和IN2分别连接数控振荡器反馈信号HCLK和参考时钟信号FREF，
第一级缓冲延时链量化单元包括由依次连接的k级缓冲延时单元构成的缓冲延时链以及与每一级缓冲延时单元匹配对应的一个上D触发器和一个下D触发器，其中第一级缓冲延时单元对应的上D触发器和下D触发器分别为结构不同的上升沿D触发器和下降沿D触发器，其余级缓冲延时单元对应的上D触发器和下D触发器均为结构相同的上升沿D触发器；通过k级缓冲延时单元对参考时钟信号FREF进行延时，每一级缓冲延时单元输出的延时信号为D<i>(i＝1,2,3,…,k)，每一级缓冲延时单元的延时时间即为第一级缓冲延时链量化单元的分辨率tbuf，k*tbuf1>THCLK；通过第一级的上升沿D触发器和下降沿D触发器将紧随参考时钟信号FREF上升沿之后的数控振荡器反馈信号HCLK的上升沿DH_out和下降沿DL_out提取出来，利用DH_out和DL_out对延时信号D<i>(i＝1,2,3,…,k)通过第二级～第k级的上、下两个D触发器进行采样，分别得到采样结果即量化结果{Q1r<k:2>}和{Q1f<k:2>}；第一级缓冲延时链量化单元的输出端OUT1为第二级到第k-1级延时器每一级的输出信号D<i>(i＝2,3,…,k-1)和提取出的HCLK的上升沿DH_out和下降沿信号DL_out共k路信号{D<k-1:2>,DH_out，DL_out}，第一级缓冲延时链量化单元的输出端OUT2、OUT3分别输出量化结果{Q1r<k:2>}和{Q1f<k:2>}；
多路延时链用于将第一级缓冲延时链量化单元输出端OUT1输出的k路信号在后级中间级时间偏差选择单元的选通信号有效后到达中间级时间偏差选择单元的多路选择器，实现正确的选通功能；多路延时链的输入端IN1连接第一级缓冲延时链量化单元的输出端OUT1，接受k路信号{D<k-1:2>,DH_out，DL_out}，多路延时链的输出端OUT4输出延时后的k路信号{D<k-1:2>,DH_out，DL_out}_delay；
中间级时间偏差选择单元用于在固定选通信号Fixed_SELr<k:1>和Fixed_SELf<k:1>以及选通信号SELr<k:1>和SELf<k:1>的作用下，分别把DHout和DL out信号以及上升沿紧随其后的延时信号D<i>(i＝2,3,…,k-1)提取出来得到FCLK2r和FCLK2f以及FCLK1r和FCLK1f送入第二级游标延时链量化单元，中间级时间偏差选择单元包括Dummy多路选择器和多路选择器两个部分，两者结构相同，Dummy多路选择器的作用是保证任一路D<i>(i＝2,3,…,k-1)信号经过选通信号SELr<k:1>和SELf<k:1>选通之后，DH_out和DL_out通过固定选通信号Fixed_SELr<k:1>和Fixed_SELf<k:1>的Dummy多路选择器能够经历相同的延时输出；Dummy多路选择器包括Dummy多路选择器-R和Dummy多路选择器-F，多路选择器包括多路选择器-R、多路选择器-F，Dummy多路选择器-R的输入端R3、多路选择器-R的输入端R1、Dummy多路选择器-F的输入端F3和多路选择器-F的输入端F1同时连接多路延时链的输出端口OUT4，Dummy多路选择器-R的控制端C2连接固定选通信号Fixed_SELr<k:1>，Dummy多路选择器-F的控制端C4连接固定选通信号Fixed_SELf<k:1>，选通信号SELr<k:1>连接多路选择器-R的控制端C1，选通信号SELr<k:1>连接多路选择器-F的控制端C3，Dummy多路选择器-R的输出端R4、多路选择器-R的输出端R2、Dummy多路选择器-F的输出端F4和多路选择器-F的输出端F2分别输出信号FCLK2r、FCLK2f、FCLK1r和FCLK1f给第二级游标延时链量化单元；
第二级游标延时链量化单元包括结构相似的第二级游标延时链量化单元-R和第二级游标延时链量化单元-F分别用于FREF和DH_out、DL_out信号之间时间偏差粗量化产生的时间误差的细量化，第二级游标延时链量化单元-R和第二级游标延时链量化单元-F，每个单元中均包含A、B两路缓冲延时链，其中缓冲延时链A包含h级缓冲延时单元A，缓冲延时链B包含h级缓冲延时单元B，每级缓冲延时单元A、B的延时时间分别为tbuf2、tbuf3，第二级游标延时链量化单元的分辨率为A、B两路缓冲延时链的单位延时差，即tbuf3-tbuf2，测量范围为h*(tbuf3-tbuf2)，满足条件h*(tbuf3-tbuf2)>tbuf1，时间数字转换器的分辨率即为tbuf3-tbuf2，测量范围为k*tbuf1，Kres是第一级缓冲延时链量化单元和第二级游标延时链量化单元的分辨率比例因子，通过复用第二级游标延时链量化单元-R实现，
第二级游标延时链量化单元-R的两个输入端IN5和IN6分别连接中间级时间偏差选择单元的输出信号FCLK1r和FCLK2r，第二级游标延时链量化单元-F的两个输入端IN8和IN9分别连接中间级时间偏差选择单元的输出信号FCLK1f和FCLK2f，第二级游标延时链量化单元-R的输入端IN7和第二级游标延时链量化单元-F的输入端IN10均连接参考时钟信号FREF，第二级游标延时链量化单元-R的输出端OUT5和第二级游标延时链量化单元-F的输出端OUT6输出细量化结果给伪温度计码到二进制码的译码器；
伪温度计码到二进制码的译码器的输入端DIN1和DIN2分别连接第一级缓冲延时链量化单元的输出端OUT2和OUT3，输入端DIN3和DIN4分别连接第二级游标延时链量化单元-R输出端OUT5和第二级游标延时链量化单元-F输出端OUT6，伪温度计码到二进制码的译码器的输出端DOUT1、DOUT2和DOUT3分别输出通过伪温度计码到二进制码的译码器译码得到FREF上升沿与紧随其后的HCLK上升沿、下降沿之间的时间偏差粗量化译码结果DTr、DTf和比例因子Kres，输出端DOUT6、DOUT7分别输出选通信号SELr<k:1>和SELf<k:1>分别连接多路选择器-R的控制端C1和多路选择器-F的控制端C3；输出端DOUT4和DOUT5分别输出时间误差细量化译码结果dtr和dtf；
逻辑运算单元包括三个乘法器和两个加法器，其中二个乘法器和两个加法器分别对伪温度计码到二进制码的译码器输出端DOUT1、DOUT2、DOUT3、DOUT4和DOUT5输出的信号进行逻辑运算并经周期归一化单元处理后再经过一个乘法器得到最终的小数相位误差的量化结果ε。
2.根据权利要求1所述的测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：所述第一级缓冲延时单元的输入端以及与该级缓冲延时单元对应的上D触发器即上升沿D触发器和下D触发器即下降沿D触发器的D输入端共同作为第一级缓冲延时链量化单元的输入端IN2连接参考时钟信号FREF，上D触发器即上升沿D触发器和下D触发器即下降沿D触发器的时钟端CK共同作为第一级缓冲延时链量化单元的输入端IN1连接数控振荡器反馈信号HCLK，第一级缓冲延时单元的输出信号D<1>连接第二级缓冲延时单元的输入端和第二级缓冲延时单元对应的上、下两个D触发器的D输入端…，以此类推，每一级缓冲延时单元的输出信号D<i>连接下一级缓冲延时单元的输入端和对应的上、下两个D触发器的D输入端，第k级缓冲延时单元的输出信号为D<k>；第一级缓冲延时单元对应的上升沿D触发器和下降沿D触发器的输出端Q分别输出DH_out和DL_out信号，第一级上升沿D触发器的输出端Q与第二级～第k级的各级上D触发器的CK时钟端连接在一起，后续第二级～第k级的各级上D触发器的输出端Q连接在一起作为第一级缓冲延时链量化单元的输出端OUT2；第一级下降沿D触发器的输出端Q与第二级～第k级的各级下D触发器的CK时钟端连接在一起，第二级～第k级的各级下D触发器的输出端Q连接在一起作为第一级缓冲延时链量化单元的输出端OUT3；第一级缓冲延时单元对应的上升沿D触发器输出端Q的输出信号DH_out和下降沿D触发器输出端Q的输出信号DL_out互连并与第二级～第k-1级缓冲延时单元的输出D<i>(i＝2,3,…,k-1)连接在一起作为第一级缓冲延时链量化单元的输出端OUT1。
3.根据权利要求1所述的测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：所述中间级时间偏差选择单元中的选通信号SELr(f)<k:1>由第一级缓冲延时链量化单元量化结果{Q1r(f)<k:2>}经伪温度计码到二进制码的译码器译码得到，即采样结果第一次从1变换到0的时候所对应的信号选通值为1，其余信号选通值为0，从而将第一个信号上升沿超过DH(L)_out上升沿的延时信号D<i>(i＝2,3,…,k-1)选通出来。
4.根据权利要求1所述的测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：
所述第二级游标延时链量化单元-R包括结构相同的2:1选通单元A和2:1选通单元B以及h级缓冲延时单元A构成的缓冲延时链A、h级缓冲延时单元B构成的缓冲延时链B以及与h级缓冲延时单元A、B对应的h个上D触发器以及用于获取两级分辨率比例因子Kres，从第一级缓冲延时链量化单元k级缓冲延时单元中复制的任意四级缓冲延时单元和匹配的四级上、下D触发器，该复制四级缓冲延时单元中的第一级复制缓冲延时单元的输入端作为第二级游标延时链量化单元-R的输入端IN7连接参考时钟信号FREF以及选通单元A的控制端C1和选通单元B的控制端C1，第一级～第四级每一级复制缓冲延时单元的输出端连接下一级级复制缓冲延时单元的输入端和复制的上、下D触发器的D输入端，第二级复制缓冲延时单元的输出端连接2:1选通单元A的输入端I2，第三级复制缓冲延时单元的输出端连接2:1选通单元B的输入端I2，2:1选通单元A的输入端I1作为第二级游标延时链量化单元-R的输入端IN6连接中间级时间偏差选择单元中Dummy多路选择器-R的输出端R4，2:1选通单元B的输入端I1作为第二级游标延时链量化单元-R的输入端IN5连接中间级时间偏差选择单元中多路选择器-R的输出端R5，2:1选通单元A、B输出信号MUXOUT1、MUXOUT2分别通过缓冲延时链A、B得到延时信号A<j>、B<j>(j＝1,2,…,h)，利用延时信号B<j>通过h个上D触发器对延时信号A<j>进行采样，得到采样结果{Q2r/res<h:1>}通过第二级游标延时链量化单元-R的输出端OUT5输出给伪温度计码到二进制码的译码器；
所述第二级游标延时链量化单元-F的结构与第二级游标延时链量化单元-R相比，不设置从第一级缓冲延时链量化单元k级缓冲延时单元中复制的任意四级缓冲延时单元以及匹配的四级上、下D触发器且设置的2:1选通单元A和2:1选通单元B的输入端I1、I2以及控制端C1的输入信号不同，其余均相同，2:1选通单元A的输入端I1作为第二级游标延时链量化单元-F的输入端IN9连接中间级时间偏差选择单元中Dummy多路选择器-F的输出端F4，2:1选通单元B的输入端I1作为第二级游标延时链量化单元-F的输入端IN8连接中间级时间偏差选择单元中多路选择器-F的输出端F2，2:1选通单元A和2:1选通单元B的输入端I2均接地，2:1选通单元A、B输出信号MUXOUT1、MUXOUT2分别通过缓冲延时链A、B得到延时信号A<j>、B<j>(j＝1,2,…,h)，利用延时信号B<j>通过h个上D触发器对延时信号A<j>进行采样，得到采样结果{Q2f<h:1>}通过第二级游标延时链量化单元-F的输出端OUT6输出给伪温度计码到二进制码的译码器。
5.根据权利要求4所述的测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：所述第二级游标延时链量化单元-R中，2:1选通单元A输出信号MUXOUT1连接缓冲延时链A中第一级缓冲延时单元A的输入端，每一级缓冲延时单元A的输出端连接下一级缓冲延时单元A的输入端和D触发器的输入端D，2:1选通单元B输出信号MUXOUT2连接缓冲延时链B中第一级缓冲延时单元B的输入端,每一级缓冲延时单元B的输出端连接下一级缓冲延时单元B的输入端和D触发器的时钟端CK，D触发器的Q输出端为采样结果{Q2r/res<h:1>}；第二级游标延时链量化单元-F中，2:1选通单元A输出信号MUXOUT1连接缓冲延时链A中第一级缓冲延时单元A的输入端，每一级缓冲延时单元A的输出端连接下一级缓冲延时单元A的输入端和D触发器的输入端D，2:1选通单元B输出信号MUXOUT2连接缓冲延时链B中第一级缓冲延时单元B的输入端,每一级缓冲延时单元B的输出端连接下一级缓冲延时单元B的输入端和D触发器的时钟端CK，D触发器的Q输出端为采样结果{Q2f<h:1>}。
6.根据权利要求1所述的测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：所述逻辑运算单元中第一乘法器的两个输入端分别连接伪温度计码到二进制码的译码器输出端DOUT3输出的第一级缓冲延时链量化单元和第二级游标延时链量化单元的分辨率比例因子Kres和输出端DOUT1输出的时间偏差粗量化译码结果DTr，第二乘法器的两个输入端分别连接伪温度计码到二进制码的译码器输出端DOUT3输出的比例因子Kres和输出端DOUT2输出的时间偏差粗量化译码结果DTf，第一加法器的两个输入端分别连接第一乘法器的输出和伪温度计码到二进制码的译码器输出端DOUT4输出的时间误差细量化译码结果dtr，第二加法器的两个输入端分别连接第二乘法器的输出和伪温度计码到二进制码的译码器输出端DOUT5输出的时间误差细量化译码结果dtf，第一加法器的输出分别连接第三乘法器的一个输入端和周期归一化单元的输入端DIN5，第二加法器的输出连接周期归一化单元的输入端DIN6，周期归一化单元的输出端DOUT8连接第三乘法器的另一个输入端，第三乘法器输出小数相位误差的量化结果ε＝Dtr/THCLK＝(DTr*Kres-dtr)/2|(DTr*Kres-dtr)-(DTf*Kres-dtf)|。
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