CN101621294B - 一种控制逻辑电路以及一种逐次逼近型模数转换器 - Google Patents
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Abstract
本发明提供了一种控制逻辑电路，位于模数转换器中，包括：启动电路，用于依据转换请求信号和时钟信号启动模数转换；N个依次相连的基本细胞电路，用于在相应的时钟周期完成相应数字位的二进制数值转换，以及接收比较器反馈信号，对相应数字位数值的调整；其中，每个基本细胞电路还包括一触发器Q8，用于存储各个时钟周期下，相应逐次逼近码的相应位数值，并进行输出；N个基本细胞电路包括依次相连的cell(N-1)电路至cell(0)电路的N个电路；所述cell(0)电路还包括ACK输出端口；初始赋值电路，与cell(N-2)电路，...，cell(1)电路，cell(0)电路相连，用于产生针对各基本细胞电路的初始赋值信号。
Description
技术领域
本发明涉及模拟信号和数字信号的相互转换技术领域，特别是涉及一种模数转换装置的控制逻辑电路以及一种逐次逼近型模数转换器。
背景技术
模数转换是将模拟输入信号转换为N位二进制数字输出信号的技术。采用数字信号处理能够方便实现各种先进的自适应算法，完成模拟电路无法实现的功能，因此，越来越多的模拟信号处理正在被数字技术所取代。与之相应的是，作为模拟系统和数字系统之间桥梁的模数转换的应用日趋广泛。
通常的，模数转换包括采样、保持、量化和编程四个过程：
A、采样就是将一个连续变化的信号x(t)转换成时间上离散的采样信号x(n)；
B、由于通常采样脉冲的宽度tw是很短的，故采样输出是断续的窄脉冲，要把一个采样输出信号数字化，需要将采样输出所得的瞬时模拟信号保持一段时间，这就是保持过程；
C、量化是将连续幅度的抽样信号转换成离散时间、离散幅度的数字信号，量化的主要问题就是量化误差；假设噪声信号在量化电平中是均匀分布的，则量化噪声均方值与量化间隔和模数转换器的输入阻抗值有关；
D、编码是将量化后的信号编码成二进制代码输出。
实际中采用的模数转换方式主要有积分式转换、逐次逼近转换和并行比较转换三种。具体的：
积分式转换器：由积分器、比较器、计数器、时钟发生器和控制电路构成，在几种积分方法中通常采用双斜率法。积分式转换器具有高的分辨率和低的噪声灵敏度，但转换速度低，主要用于数字电压表一类测量仪器。
逐次逼近转换器：其核心原理在于对输入量与数-模转换器的输出量进行比较，后者按时钟节拍从高位到低位逐次逼近，直至二者的差别小于最低位量值。具体过程为：启动转换后，控制逻辑电路首先把逐次逼近寄存器的最 高位置1，其它位置0，逐次逼近寄存器的存储数值经数模转换后得到一个模拟电压值。这个电压值在比较器中与输入信号进行比较。比较器进行输出反馈，并在下一次比较前对寄存器中的存储数值进行修正。在逻辑控制电路的时钟驱动下，逐次逼近寄存器不断进行比较和移位操作，直到完成最低有效位的转换。这时逐次逼近寄存器的各位值均已确定，逐次逼近转换完成。
并行转换器：由比较器阵列组成。1位数码需要用2个比较器。输入信号同时送至所有的比较器输入端；比较器阵列的输出经过编码电路转换为标准二进制代码输出。它具有极高的转换速度，，但是会占用较大的芯片面积，主要用于雷达、电视图像和波形存储等高速信息处理系统。例如，一个双极型10位转换器，它有1024个比较器，包含几万个元件，占用芯片面积约1厘米。
在上述的三种类型的模数转换器中，逐次逼近转换器是最常用的一种，对于其核心的控制逻辑电路通常可以采用异步型电路实现，也可以采用同步型电路实现。
但是对于异步型电路，由于存在多个时钟域，各个节点信号的相对每个时钟域的延迟都有可能需要考虑，因此每个节点信号的建立和保持时间的检查相应就变得复杂，不同的时钟域越多，要检查的相关路径也会同比例增长；同时，因为时序关联复杂，不同时钟域间也会存在更大的不确定时间，这导致留给建立和保持时间的余度变小，使得异步型电路相对与同步型电路的速度变慢。
而对于同步型电路，则由于已知的同步型电路都是通过RTL(RegisterTransfer Level，寄存器传输级别)综合来实现，存在冗余的标准单元，也没有考虑根据相临周期间的相关性操作进行优化，导致运算单元不能重复利用，浪费了面积，增加了额外的功耗。
总之，需要本领域技术人员迫切解决的一个技术问题就是：如何能够降低逐次逼近型模数转换器中控制逻辑电路的复杂度，降低其面积和功耗消耗。
发明内容
本发明所要解决的技术问题是提供一种逐次逼近型模数转换器的控制逻辑电路，其具有非常精简的同步时序电路结构，电路门数较少，以节约面积和功耗。
相应的，本发明还提供了应用上述控制逻辑电路的逐次逼近型模数转换器，以实现精简高速的模数转换，满足目前越来越小的片上系统需求。
为了解决上述问题，本发明公开了一种控制逻辑电路，位于模数转换器中，包括：
启动电路，用于依据转换请求信号和时钟信号启动模数转换的控制逻辑；
N个依次相连的基本细胞电路，用于在相应的时钟周期完成相应数字位的二进制数值转换，以及接收比较器反馈信号，对相应数字位数值的调整；所述N为模数转换所需的数字位数；其中，每个基本细胞电路还包括一个触发器Q8，用于存储各个时钟周期下，相应逐次逼近码的相应位数值，并进行输出；
N个基本细胞电路包括依次相连的cell(N-1)电路至cell(0)电路的N个电路；所述cell(0)电路还包括ACK输出端口；
初始赋值电路，与cell(N-2)电路，......，cell(1)电路，cell(0)电路相连，用于产生针对上述各基本细胞电路的初始赋值信号；
所述启动电路与初始赋值电路、cell(N-1)电路相连；
所述时钟信号接入到所述启动电路和N个基本细胞电路。
优选的，所述启动电路包括一个D触发器Q0，一个反相器I0和一个与非门I1；转换请求信号一路接入反相器I0的输入端，另一路接入D触发器Q0的输入端；反相器I0的输出端和D触发器Q0的输出端接入与非门I1的输入端，与非门I1的输出端分为两路，一路接入初始赋值电路，另一路接入cell(N-1)电路。
优选的，所述初始赋值电路包括一个反相器I2，其输入端和启动电路与非门I1的输出相连，输出端分别接入cell(N-2)电路，......cell(1)电路，cell(0)电路。
优选的，所述cell(N-1)电路包括两个输入接口，第一输入接口用于接收比较器的反馈信号，第二输入接口用于接收启动电路与非门I1的输出信号；所述cell(N-1)电路包括两个输出接口，第一输出接口用于输出触发器Q8所存储的数字位数值，第二输出接口用于输出移位脉冲信号至下一级的cell电路。
优选的，所述cell(N-1)电路包括：移位脉冲支路，用于通过第二输入接口接收启动电路的启动脉冲信号，并移位后通过第二输出接口输出至下一级的cell电路；反馈调整支路，用于通过第一输入接口接收比较器的反馈信号，并依据该反馈信号给出调整输出信号；赋值支路，用于接收启动电路的启动脉冲信号和反馈调整支路的调整输出信号，通过逻辑与，对触发器Q8所存储的数字位进行赋值。
优选的，所述cell(N-1)之后的基本细胞电路包括三个输入接口，第一输入接口用于接收比较器的反馈信号，第二输入接口用于接收上一级cell电路输出的移位脉冲信号，第三输入接口用于接收初始赋值电路的输出信号；所述cell(N-1)之后的基本细胞电路包括两个输出接口，第一输出接口用于输出触发器Q8所存储的数字位数值，第二输出接口用于输出移位脉冲信号至下一级的cell电路。
优选的，所述cell(N-1)之后的基本细胞电路包括：移位脉冲支路，用于通过第二输入接口接收上一级cell电路的移位脉冲信号，并移位后通过第二输出接口输出至下一级的cell电路；反馈调整支路，用于通过第一输入接口接收比较器的反馈信号，并依据该反馈信号给出调整输出信号；赋值支路，用于接收上一级cell电路的移位脉冲信号、反馈调整支路的调整输出信号以及初始赋值电路的输出信号，通过逻辑与，对触发器Q8所存储的数字位进行赋值。
优选的，所述cell(N-1)电路包括两个触发器Q8和Q9，四个与非门(I3/I6/I7/I8)和三个反相器(I4/I5/I9)；其中，触发器Q9的输入端接入时钟信号和启动电路的移位脉冲输出；触发器Q9的输出端一方面输出至下一级cell电路，另一方面输出至与非门I7和I8，并且在输出至与非门I8之前还经过了反相器I9；触发器Q8的输出端一方面输出当前数字位的数值，另一方面输出至与非门I8；比较器的反馈信号连接到与非门I7的另一个输入；与非门I7和I8的输出共同接入到与非门I6；与非门I6的输出接入到反相器I5的输入端，而反相器I5的输出端则作为与非门I3的一个输入；反相器I4和启动电路的输出端相连，其输出作为与非门I3的另一个输入；与非门I3的输出作为触发器Q8的输入。
优选的，所述cell(N-1)之后的基本细胞电路包括两个触发器Q8和Q9，五个与非门(I3/I5/I6/I7/I8)和两个反相器(I4/I9)；其中，触发器Q9的输入端接入时钟信号和上一级cell电路的移位脉冲输出；触发器Q9的输出端一方面输出至下一级cell电路或者ACK支路，另一方面输出至与非门I7和I8，并且在输出至与非门I8之前还经过了反相器I9；触发器Q8的输出端一方面输出当前数字位的数值，另一方面输出至与非门I8；比较器的反馈信号连接到与非门I7的另一个输入；与非门I7和I8的输出共同接入到与非门I6；与非门I6的输出和初始赋值电路的输出共同接入到与非门I5的输入端，而与非门I5的输出端则作为与非门I3的一个输入；反相器I4和上一级cell电路的触发器Q9的输出相连，其输出作为与非门I3的另一个输入；与非门I3的输出作为触发器Q8的输入。
优选的，所述cell(N-1)电路中：移位脉冲支路为触发器Q9；反馈调整支路为二输入MUX，所述二输入MUX一个输入为比较器的反馈信号，另一个输入为本级cell电路触发器Q9的输出；赋值支路为二输入与门。
优选的，所述cell(N-1)之后的基本细胞电路中：移位脉冲支路为触发器Q9；反馈调整支路为二输入MUX，所述二输入MUX一个输入为比较器的反馈信号，另一个输入为本级cell电路触发器Q9的输出；赋值支路为三输入与门。
依据本发明的另一实施例，还公开了一种逐次逼近型模数转换器，包括脉冲发生器、数模转换器和比较器，还包括控制逻辑电路，所述控制逻辑电路包括：
启动电路，用于依据转换请求信号和时钟信号启动模数转换的控制逻辑；
N个依次相连的基本细胞电路，用于在相应的时钟周期完成相应数字位的二进制数值转换，以及接收比较器反馈信号，对相应数字位数值的调整；所述N为模数转换所需的数字位数；其中，每个基本细胞电路还包括一个触发器Q8，用于存储各个时钟周期下，相应逐次逼近码的相应位数值，并进行输出；
N个基本细胞电路包括依次相连的cell(N-1)电路至cell(0)电路的N个电路；所述cell(0)电路还包括ACK输出端口；
初始赋值电路，与cell(N-2)电路，......，cell(1)电路，cell(0)电路相连，用于产生针对上述各基本细胞电路的初始赋值信号；
所述启动电路与初始赋值电路、cell(N-1)电路相连；
所述时钟信号接入到所述启动电路和N个基本细胞电路。
与现有技术相比，本发明具有以下优点：
本发明给出了非常精简的逐次逼近逻辑，其组成可以划分为基本细胞电路(基本cell电路)、启动电路和初始赋值路径。对于逐次逼近逻辑中的时序逻辑关系，本发明通过简单的触发器实现脉冲的移位；对于基本cell电路的电路结构，则进行了精简设计，仅仅通过寥寥数个的门电路加以实现。因此，在整体结构上，本发明既可以保证同步时序，以避免异步逻辑中复杂的时序检查步骤，又显著减少了门电路数量，节约了面积和功耗，非常适合目前越来越小的片上系统需求。
并且，在本发明的电路设计中，可以无代价的实现转换结束后结果的自然保持，不需要增加额外的电路器件，也不需要增加额外的功耗。
附图说明
图1是本发明一种逐次逼近型模数转换器实施例的结构框图；
图2是本发明控制逻辑电路实施例1的电路结构示意图；
图3是本发明控制逻辑电路实施例2的电路结构示意图；
图4是本发明控制逻辑电路实施例的第一个时钟周期中，各个门电路上 的输入输出信号情况示意图；
图5a是本发明控制逻辑电路实施例的第二个时钟周期中，反馈修正信号后，各个门电路上的输入输出信号情况示意图；
图5b是本发明控制逻辑电路实施例的第二个时钟周期中，反馈维持信号后，各个门电路上的输入输出信号情况示意图；
图6a是本发明控制逻辑电路实施例的第三个时钟周期中，反馈修正信号后，各个门电路上的输入输出信号情况示意图；
图6b是本发明控制逻辑电路实施例的第三个时钟周期中，反馈维持信号后，各个门电路上的输入输出信号情况示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明的核心思想在于：在原理实现上仍然采用逐次逼近模式和同步控制逻辑，但是在具体电路结构上通过精简的控制逻辑以及精简的电路实现，以降低整体电路的复杂度。
参照图1，示出了本发明一种逐次逼近型模数转换器实施例的结构框图。其具体可以包括：
脉冲发生器101，用于产生时钟脉冲信号和开始转换的启动信号；
逐次逼近寄存器102，用于存储转换得到的各数字位的二进制数值；
控制逻辑电路103，用于控制时序，在多个时钟周期中转换得到所需的N位二进制数值，例如，一个时钟周期执行一位二进制数值的转换；以及，接收比较器105的反馈信息对逐次逼近寄存器102中的二进制数值进行调整；当逐次逼近运算结束时，则输出数字量；
数模转换器104，用于将逐次逼近寄存器102中的数字量转换得到模拟的电压值；
比较器105，用于对预置输入的模拟电压参考值和数模转换器104传送的电压值进行比较，并反馈信息至控制逻辑电路103。
需要说明的是，本发明重点改进的是逐次逼近寄存器102和控制逻辑电 路103，在图1所示的实施例中，逐次逼近寄存器102在控制逻辑电路103中实现，即本发明将二者合并为一个电路加以实现，以减少门电路数量。控制逻辑电路103的具体电路结构在后面将详细介绍。
下面对图1所示的本发明的工作原理进行简单介绍。
A、开始转换以后触发时钟脉冲，控制逻辑电路103首先将逐次逼近寄存器102的最高位设置为“1”，即输出数字量为“100····0”。
B、上述的数字量“100····0”被D/A转换器104转换成相应的模拟电压uo；
C、将模拟电压uo发送到比较器105中与预设输入的电压ui进行比较。若比较结果说明，数字量“100····0”比所需值大，则需将最高位的“1”清除，并调整为0；如果比较结果说明，数字量“100····0”比所需值小，则需将最高位的“1”保留；
D、然后在时钟驱动下，按照控制逻辑电路103的运算逻辑，将次高位设置为“1”，并且经过比较器105计算后，确定该位上的数值“1”是否应该保留。
即，控制逻辑电路103按时钟节拍从高位到低位逐次逼近，直至ui和uo二者的差别小于最低位的量值，则标志着逐笔逼近的模数转换运算结束。运算完毕后，逐次逼近寄存器102中的状态就是所需的模数转换后的数字量，输出即可。
对于图1实施例中所示的脉冲发生器、数模转换器和比较器均属于本领域技术人员所熟知的，因此，在此不再赘述，在实际应用时，可以采用各种可行的具体电路结构。下面对本发明控制逻辑电路的具体结构进行详细描述。
参照图2，示出了本发明控制逻辑电路实施例1的电路结构示意图，其具体可以包括：
启动电路201，用于依据转换请求信号(start信号)和时钟信号启动模数转换的控制逻辑；
N个基本细胞电路(基本cell电路)202，用于在相应的时钟周期完成相应数字位的二进制数值转换，以及接收比较器反馈信号，对相应数字位数值的调整；所述N为模数转换所需的位数。所述N个基本细胞电路可以包括依次相连的cell(N-1)电路，cell(N-2)电路，......cell(1)电路，cell(0)电路等N个电路；所述cell(0)电路还包括ACK输出端口；
初始赋值电路203，用于在转换开始时，产生针对cell(N-2)，......cell(1)，cell(0)的初始赋值信号；例如，将cell(N-2)，......cell(1)，cell(0)的数值位赋值为“0”。本发明由于初始赋值电路203的存在，可以减少额外的清零操作电路，不管之前寄存器中存储的数字位码是什么，都可以在收到转换请求信号的第一个时钟周期，就可以对cell(N-1)赋值为“1”，并通过初始赋值电路203对其他cell电路赋值为“0”。
其中，所述每个基本cell电路还可以包括一个触发器，用于存储和输出各个时钟周期下，相应逐次逼近码的相应位数值；即在本发明中将逐次逼近寄存器合并在控制逻辑电路中实现，不需要单独实现，以降低复杂度，节省面积和功耗。
图2所示的控制逻辑电路还可以包括一些输入和输入接口。具体的，例如，每个基本cell电路中用于存储相应位数值的触发器，其输出端口可以输出所存储的当前位的二进制数值；每个基本cell电路还可以包括一个输入端口，以接收比较器的反馈输入。当然，图2所示的控制逻辑电路中最低位的cell(0)电路还可以包括ACK输出端口，以便后续单元知悉其逐次逼近运算结束，可以读取转换后的数字位值用于后续处理了。
以cell(N-1)电路为例进行说明：
所述cell(N-1)电路包括两个输入接口，第一输入接口用于接收比较器的反馈信号，第二输入接口用于接收启动电路与非门I1的输出信号；所述cell(N-1)电路包括两个输出接口，第一输出接口用于输出触发器Q8所存储的数字位数值，第二输出接口用于输出移位脉冲信号至下一级的cell电路。
所述cell(N-1)电路202可以包括以下支路：
移位脉冲支路2021，用于通过第二输入接口接收启动电路的启动脉冲信 号，通过第二输出接口移位后输出至下一级的cell电路；
反馈调整支路2022，用于通过第一输入接口接收比较器的反馈信号，并依据该反馈信号给出调整输出信号；
赋值支路2023，用于接收启动电路的启动脉冲信号和反馈调整支路的调整输出信号，通过逻辑与，对触发器Q8所存储的数字位进行赋值。
以cell(N-2)电路为例进行说明：
所述cell(N-2)电路包括三个输入接口，第一输入接口用于接收比较器的反馈信号，第二输入接口用于接收上一级cell电路输出的移位脉冲信号，第三输入接口用于接收初始赋值电路的输出信号；所述cell(N-2)电路包括两个输出接口，第一输出接口用于输出触发器Q8所存储的数字位数值，第二输出接口用于输出移位脉冲信号至下一级的cell电路。所述cell(N-2)电路可以包括以下支路：
移位脉冲支路，用于通过第二输入接口接收上一级cell电路的移位脉冲信号，通过第二输出接口移位后输出至下一级的cell电路；
反馈调整支路，用于通过第一输入接口接收比较器的反馈信号，并依据该反馈信号给出调整输出信号；
赋值支路，用于接收上一级cell电路的移位脉冲信号、反馈调整支路的调整输出信号以及初始赋值电路的输出信号，通过逻辑与，对触发器Q8所存储的数字位进行赋值。
参照图3，示出了本发明控制逻辑电路实施例2的电路结构示意图，对其具体介绍如下：
该实施例2中的启动电路可以包括一个D触发器Q0、一个反相器I0和一个与非门I1；转换请求信号start分为两路，一路接入反相器I0的输入端，另一路接入D触发器Q0的输入端；反相器I0的输出端和D触发器Q0的输出端接入与非门I1的输入端，与非门I1的输出端分为两路，一路接入初始赋值电路，另一路接入cell(N-1)电路。时钟信号也分为两路，一路接入D 触发器Q0，另一路分别接入cell(N-1)电路，cell(N-2)电路，......cell(1)电路，cell(0)电路。
该实施例2中的初始赋值电路包括一个反相器I2，其输入端和与非门I1的输出相连，输出端分别接入cell(N-2)电路，......cell(1)电路，cell(0)电路。因为初始赋值电路执行针对最高位以外的其他位进行赋值为“0”的操作，所以只需要连接至cell(N-2)电路，......cell(1)电路，cell(0)电路即可。
该实施例2中的基本cell电路有N个，cell(N-2)电路，......cell(1)电路，cell(0)电路为相同的电路，而cell(N-1)电路有所不同，其没有反相器I2的输入。图3中的虚线框中所示的就是一个cell电路，cell电路具有三个输入接口和一个输出接口，以cell(N-2)电路为例，在图3中分别用A、B、C、D标出了：输入接口A用于接收上一级cell电路或者启动电路的输出，输入接口B用于接收初始赋值电路的输出，输入接口C用于接收比较器的反馈信号；输出接口D用于输出移位脉冲至下一级的cell电路或者输出ACK信号。
当然，该实施例2中的基本cell电路还需要有用于输出所存储的数字位数值的端口。例如，图3中的基本cell电路均包括一个触发器Q8，用于存储各个时钟周期下，相应逐次逼近码的相应位数值，触发器Q8的输出端用于输出该数字位的数值即可。
下面对具体的cell电路进行详细介绍。以cell(N-2)电路和cell(N-1)电路为例进行说明。
cell(N-2)电路：
其具体包括两个触发器Q8和Q9，五个与非门(I3/I5/I6/I7/I8)和两个反相器(I4/I9)。其中，触发器Q8用于存储相应位的数值，触发器Q9相当于移位寄存器，用于获得针对当前cell电路的移位脉冲，并在下一周期将移位脉冲传送至下一级的cell电路。五个与非门(I3/I5/I6/I7/I8)和两个反相器(I4/I9)用于实现针对当前cell电路的初始赋值，移位赋值，返回比较赋值以及保持的功能。
具体的，触发器Q9的输入端接入时钟信号和上一级cell电路的移位脉冲输出；触发器Q9的输出端一方面输出至下一级cell电路或者ACK支路，另一方面输出至与非门I7和I8，并且在输出至与非门I8之前还经过了反相器I9；
触发器Q8的输出端一方面输出当前数字位的数值Bit<N-2>，一方面输出至与非门I8；比较器的反馈信号连接到与非门I7的另一个输入；与非门I7和I8的输出共同接入到与非门I6；与非门I6的输出和初始赋值电路中反相器I2的输出共同接入到与非门I5的输入端，而与非门I5的输出端则作为与非门I3的一个输入。
反相器I4和上一级cell电路的触发器Q9的输出相连，其输出作为与非门I3的另一个输入；与非门I3的输出作为触发器Q8的输入；当然，触发器Q8也需要接入时钟信号。
cell(N-1)电路：
上面已经对基本cell电路进行了详细介绍，cell(N-1)电路和其他cell电路稍有不同，具体的在于：由于cell(N-1)电路不需要初始赋值电路的接入，因此，其I5采用的是一个单输入的非门，而不是像cell(N-2)电路那样采用了双输入的与非门。其他相似之处参见针对cell(N-2)电路的描述即可。
上面对图3所示的控制逻辑电路实施例2的电路结构进行了描述，下面对其具体的工作流程进行详细介绍。
参照图4，示出了在收到转换请求信号的第一个时钟周期中，各个门电路上的输入输出信号情况示意图。具体的：
收到转换请求信号后，反相器I8的输入为1，输出为0；触发器Q0的输入为1，当CLK时钟信号的触发沿到来时，触发器Q0输出为“1”；易于看出，与非门I1的输入为“1”和“0”，其输出为“1”(对于与非门而言，11得0，其余情况均得1)。即在转换请求信号START出现上升沿后的CLK 的第一个周期来临时，I0/I1/Q0将输出一个时钟周期宽度的与CLK同步的“1”态。
对于初始赋值电路，反相器I2的输入为1，输出为0。以cell(N-2)电路为例进行说明，反相器I2的输出“0”接入到cell(N-2)电路的与非门I5，与非门I5只要有一个输入为“0”，则其输出一定为“1”，简单起见，我们不再分析另一条输入支路的情况，在后续的反馈修正过程中会分析到，在此先略述。cell(N-2)电路的反相器I4和上一级cell电路相连，由于在本次的时钟周期下，上一级cell电路没有输出，即输入为“0”，则反相器I4的输出为“1”；对于与非门I3而言，其一个输入为与非门I5的输出“1”，另一个输入为反相器I4的输出“1”，故与非门I3的输出为“0”。对于cell(N-2)电路中决定存储数字位数值的Q8而言，其输入端和与非门I3相连，即触发器Q8的D输入脚为“0”，故本发明通过上述几个简单的门电路就实现了第一个时钟周期下的初始赋值功能。其他的cell(N-3)电路，......cell(1)电路，cell(0)电路和cell(N-2)电路的初始赋值过程是相似，在此不再赘述。
对于初始赋值涉及不到的cell(N-1)电路，说明如下：
反相器I4接收与非门I1的输出“1”，输出“0”给与非门I3；由于对于与非门I3而言，只要有一个输入为“0”，则其输出就为“1”，所以为了简单起见，不再分析另一条输入支路的情况，在后续的反馈修正过程中会分析到，在此先略述。与非门I3的输出为“1”，则触发器Q8的D输入脚状态置为“1”，即在第一个时钟周期下，将最高位的数值置为“1”。同时，与非门I1的输出“1”将触发器Q9的D输入脚置为“1”，以供下一时钟周期来临时输出“1”。
参照图5a和图5b，示出了在收到转换请求信号的第二个时钟周期中，各个门电路上的输入输出信号情况示意图。具体的：
对于启动电路，转换请求信号已经结束，D触发器Q9的输入脚为“0”，故在第二个时钟周期来临时，与非门I1的输出和第一个时钟周期不同，其输出变换为“0”。
对于初始赋值电路，反相器I2的输入为“0”，输出为“1”。
cell(N-1)电路
对于cell(N-1)电路的触发器Q8，当第二个时钟周期来临时，由于其D输入端的信号为“1”，故输出Bit<N-1>为“1”；对于后续为的cell电路(例如，cell(N-2)电路)的触发器Q8，当第二个时钟周期来临时，由于其D输入端的信号为“0”，故输出Bit<N-2>为“0”；即此时输出的数字量为“100......00”。由D/A转换器将各个cell电路的共同输出数值“100......00”转换为模拟电压，并交给比较器进行比较，然后将反馈信号输入到cell(N-1)电路的与非门I7的输入。
参照图5a，假设反馈信号为“0”，表示需要对最高位cell(N-1)电路的输出进行修改。与非门I7有一个输入接反馈信号为“0”，则其输出一定为“1”；对于与非门I8而言，由于触发器Q9在第二个时钟周期来临时的D输入端的信号为“1”，所以通过反相器I9输给与非门I8的信号为“0”(并产生移位脉冲至下一cell电路)，由于与非门I8有一个输入为“0”，则其输出一定为“1”。可以看出，I6的两个输入I7和I8均为“1”，则与非门I6的输出为“0”，通过反相器I5后输出“1”至与非门I3；对于与非门I3的另一个输入，反相器I4的输入为“0”，故I4输出为“1”，即与非门I3的两个输入I4和I5均为“1”，故与非门I3的输出为“0”，即将触发器Q8的D输入端置为“0”，当下一时钟周期来临时，cell(N-1)电路触发器Q8输出Bit<N-1>为“0”，即最高位的输出变化为“0”。
参照图5b，假设反馈信号为“1”，表示需要对最高位cell(N-1)电路的输出进行维持。与非门I7有一个输入接反馈信号为“1”，另一个输入接触发器Q9，由于触发器Q9在第二个时钟周期来临时的D输入端的信号为“1”，所以与非门I7的另一个输入也为“1”，故输出为“0”。对于与非门I8而言，由于触发器Q9在第二个时钟周期来临时的D输入端的信号为“1”，所以通过反相器I9输给与非门I8的信号为“0”，由于与非门I8有一个输入为“0”，则其输出一定为“1”。可以看出，I6的两个输入I7为“0”，I8为“1”，则与非门I6的输出为“1”，通过反相器I5后输出“0”至与非门I3； 对于与非门I3的另一个输入，反相器I4的输入为“0”，故I4输出为“1”，即与非门I3的两个输入I4为“1”、I5为“0”，故与非门I3的输出为“1”，即将触发器Q8的D输入端置为“1”，当下一时钟周期来临时，cell(N-1)电路触发器Q8输出Bit<N-1>为“1”，即最高位的输出仍维持为“1”。
由于启动电路中与非门I1的输出为“0”，故将cell(N-1)电路的触发器Q9的D输入脚状态置为“0”，在下一个时钟周期来临时，cell(N-1)电路的触发器Q9的输出为“0”。
cell(N-2)电路
对于cell(N-2)电路的触发器Q8，当第二个时钟周期来临时，由于其D输入端的信号为“0”，故输出Bit<N-2>为“0”。
但是，在本时钟周期内，由于其上一级cell电路的触发器Q9的输出为“1”，故将反相器I4的输出变为“0”，并将cell(N-2)电路的触发器Q9的D输入脚置为“1”，在下一个时钟周期来临时，cell(N-2)电路的触发器Q9的输出为“1”。
由于对于与非门I3而言，存在一个输入为“0”，其输出一定为“1”，即将触发器Q8的D输入脚置为“1”，在下一个时钟周期来临时，将cell(N-2)位的数值置为“1”输出。
参照图6，示出了在收到转换请求信号的第三个时钟周期中，各个门电路上的输入输出信号情况示意图。具体的：
对于启动电路，转换请求信号已经结束，故在第三个时钟周期来临后，与非门I1的输出和第二个时钟周期相同，其输出变换为“0”。
对于初始赋值电路，反相器I2的输入为“0”，输出为“1”。
cell(N-1)电路
启动电路的输出相对于第二个时钟周期没有变化，比较器的反馈信号也没有变化，故cell(N-1)电路中触发器Q8的D输入脚数值也不会发生变化，即cell(N-1)电路整体处于维持状态，各个器件的输入输出没有发生变化。当第三个时钟周期来临时，将之前时钟周期中修改或者维持的触发器Q8的 D输入脚数值作为Bit<N-1>输出即可。在本例中假设Bit<N-1>输出为“1”。
同时，由于上一周期中，已经将cell(N-1)电路的触发器Q9的D输入脚状态置为“0”，即在本次时钟周期来临时，cell(N-1)电路的触发器Q9的输出为“0”。
cell(N-2)电路
对于cell(N-2)电路的触发器Q8，当第三个时钟周期来临时，由于其在第二个时钟周期中将其D输入端的信号值为“1”，故输出Bit<N-2>为“1”；对于后续为的cell电路(例如，cell(N-3)电路)的触发器Q8，当第三个时钟周期来临时，由于其D输入端的信号为“0”，故输出Bit<N-3>为“0”；即此时输出的数字量为“110......00”。由D/A转换器将各个cell电路的输出数值“110......00”转换为模拟电压，并交给比较器进行比较，然后将反馈信号输入到cell(N-2)电路的与非门I7的输入。
参照图6a，假设反馈信号为“0”，表示需要对cell(N-2)数字位的输出进行修改。与非门I7有一个输入接反馈信号为“0”，则其输出一定为“1”；对于与非门I8而言，由于触发器Q9在第三个时钟周期来临时的D输入端的信号为“1”，所以通过反相器I9输给与非门I8的信号为“0”，由于与非门I8有一个输入为“0”，则其输出一定为“1”。可以看出，I6的两个输入I7和I8均为“1”，则与非门I6的输出为“0”。与非门I5的一个输入为与非门I6的“0”，另一个为初始赋值电路的反相器I2的“1”，则与非门I5的输出为“1”。对于与非门I3的另一个输入，由于本次时钟周期来临时cell(N-1)电路的触发器Q9的输出为“0”，故反相器I4的输入为“0”，则I4的输出为“1”，即与非门I3的两个输入I4和I5均为“1”，故与非门I3的输出为“0”，即将触发器Q8的D输入端置为“0”，当下一时钟周期来临时，cell(N-2)电路触发器Q8输出Bit<N-2>为“0”，即最高位的输出变化为“0”。
参照图6b，假设反馈信号为“1”，表示需要对cell(N-2)数字位的输出进行维持。与非门I7有一个输入接反馈信号为“1”，另一个输入接触发器Q9，由于触发器Q9在第二个时钟周期来临时的D输入端的信号为“1”，所以与非门I7的另一个输入也为“1”，故输出为“0”。对于与非门I8而言， 由于触发器Q9在第二个时钟周期来临时的D输入端的信号为“1”，所以通过反相器I9输给与非门I8的信号为“0”，由于与非门I8有一个输入为“0”，则其输出一定为“1”。可以看出，I6的两个输入I7为“0”，I8为“1”，则与非门I6的输出为“1”。与非门I5的一个输入为与非门I6的“1”，另一个为初始赋值电路的反相器I2的“1”，则与非门I5的输出为“0”。对于与非门I3的另一个输入，由于本次时钟周期来临时cell(N-1)电路的触发器Q9的输出为“0”，故反相器I4的输入为“0”，则I4的输出为“1”，即与非门I3的两个输入I4为“1”、I5为“0”，故与非门I3的输出为“1”，即将触发器Q8的D输入端置为“1”，当下一时钟周期来临时，cell(N-2)电路触发器Q8输出Bit<N-2>为“1”，即最高位的输出仍维持为“1”。
由于本次时钟周期中cell(N-1)电路的触发器Q9的输出为“0”，故将cell(N-2)电路的触发器Q9的D输入脚状态置为“0”，即在下一个时钟周期(第四个时钟周期)来临时，cell(N-2)电路的触发器Q9的输出为“0”。
cell(N-3)电路
对于cell(N-3)电路的触发器Q8，当第三个时钟周期来临时，由于其D输入端的信号为“0”，故输出Bit<N-3>为“0”。
但是，在本时钟周期内，由于其上一级cell电路(cell(N-2)电路)的触发器Q9的输出为“1”，故将反相器I4的输出变为“0”，并将cell(N-3)电路的触发器Q9的D输入脚置为“1”，在下一个时钟周期来临时，cell(N-3)电路的触发器Q9的输出为“1”。
由于对于与非门I3而言，存在一个输入为“0”，其输出一定为“1”，即将触发器Q8的D输入脚置为“1”，在下一个时钟周期来临时，将cell(N-3)位的数值置为“1”输出。
需要说明的是，由于cell(N-1)电路，cell(N-2)电路，......cell(1)电路，cell(0)电路之间是依次类推的关系，并且在电路结构上除了cell(N-1)电路稍有不同之外，其他的cell电路都是相似的，因此，在此仅仅以启动电路和cell(N-1)电路，cell(N-2)电路为例对工作流程进行了说明，其他 cell电路进行参照理解即可。
在本发明的另一个优选实施例中，还可以对前述实施例中的门电路作进一步的精简。
例如，对于反馈调整支路I6/I7/I8/I9可以替换为一个二输入MUX(多路选通器)，具体的，虽然上述实施例中的反馈调整支路I6/I7/I8/I9有三个输入，一个是移动脉冲触发器Q9，一个是比较器的反馈，还有一个是数值寄存作用的触发器Q8，但是从前述逐个时钟周期的分析就可以看出，触发器Q8的输出变化对整个cell电路的输出没有影响，所以可以直接采用接入触发器Q9和比较器的反馈的触发器Q9，一个是比较器的反馈来替代。
再例如，赋值支路I3/I4/I5可以用一个三输入与门替代，这个三输入与门接受反馈输入、初始赋值输入和移位脉冲输入，只要这三个输入之中有一个需要输出为“0”，则将触发器Q8的D输入脚状态置为“0”，否则，置为“1”。当然，对于cell(N-1)电路而言，由于其不需要初始赋值，因此，赋值支路I3/I4/I5可以用一个二输入与门替代。
还需要说明的是，在上面的实施例中，对于比较器的反馈和数字位数值的修正都是在cell电路输出Bit<位>的同一时钟周期内完成的，其实现效率较高。但是，对于具体实现而言，也可以采用在下一周期完成修正的技术方案，只要在需要修正时给出修正信号即可，例如“0”，而在其他时刻给出维持信号即可，例如“1”。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上对本发明所提供的一种模数转换器的控制逻辑电路和一种逐次逼近型的模数转换器，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (12)
1.一种控制逻辑电路，其特征在于，位于模数转换器中，包括：
启动电路，用于依据转换请求信号和时钟信号启动模数转换的控制逻辑；
N个依次相连的基本细胞电路，用于在相应的时钟周期完成相应数字位的二进制数值转换，以及接收比较器反馈信号，对相应数字位数值的调整；所述N为模数转换所需的数字位数；其中，每个基本细胞电路还包括一个触发器Q8，用于存储各个时钟周期下，相应逐次逼近码的相应位数值，并进行输出；
N个基本细胞电路包括依次相连的cellN-1电路至cell0电路的N个电路；所述cell0电路还包括ACK输出端口；
初始赋值电路，与cellN-2电路，......，cell1电路，cell0电路相连，用于产生针对上述各基本细胞电路的初始赋值信号；
所述启动电路与初始赋值电路、cellN-1电路相连；
所述时钟信号接入到所述启动电路和N个基本细胞电路。
2.如权利要求1所述的控制逻辑电路，其特征在于，
所述启动电路包括一个D触发器Q0，一个反相器I0和一个与非门I1；转换请求信号一路接入反相器I0的输入端，另一路接入D触发器Q0的输入端；反相器I0的输出端和D触发器Q0的输出端接入与非门I1的输入端，与非门I1的输出端分为两路，一路接入初始赋值电路，另一路接入cellN-1电路。
3.如权利要求2所述的控制逻辑电路，其特征在于，
所述初始赋值电路包括一个反相器I2，其输入端和启动电路与非门I1的输出相连，输出端分别接入cellN-2电路，......cell1电路，cell0电路。
4.如权利要求2所述的控制逻辑电路，其特征在于，
所述cellN-1电路包括两个输入接口，第一输入接口用于接收比较器的反馈信号，第二输入接口用于接收启动电路与非门I1的输出信号；
所述cellN-1电路包括两个输出接口，第一输出接口用于输出触发器Q8所存储的数字位数值，第二输出接口用于输出移位脉冲信号至下一级的基本细胞电路。
5.如权利要求4所述的控制逻辑电路，其特征在于，所述cellN-1电路包括：
移位脉冲支路，用于通过第二输入接口接收启动电路的启动脉冲信号，并移位后通过第二输出接口输出至下一级的基本细胞电路；
反馈调整支路，用于通过第一输入接口接收比较器的反馈信号，并依据该反馈信号给出调整输出信号；
赋值支路，用于接收启动电路的启动脉冲信号和反馈调整支路的调整输出信号，通过逻辑与，对触发器Q8所存储的数字位进行赋值。
6.如权利要求1所述的控制逻辑电路，其特征在于，
所述cellN-1之后的基本细胞电路包括三个输入接口，第一输入接口用于接收比较器的反馈信号，第二输入接口用于接收上一级基本细胞电路输出的移位脉冲信号，第三输入接口用于接收初始赋值电路的输出信号；
所述cellN-1之后的基本细胞电路包括两个输出接口，第一输出接口用于输出触发器Q8所存储的数字位数值，第二输出接口用于输出移位脉冲信号至下一级的基本细胞电路。
7.如权利要求6所述的控制逻辑电路，其特征在于，所述cellN-1之后的基本细胞电路包括：
移位脉冲支路，用于通过第二输入接口接收上一级基本细胞电路的移位脉冲信号，并移位后通过第二输出接口输出至下一级的基本细胞电路；
反馈调整支路，用于通过第一输入接口接收比较器的反馈信号，并依据该反馈信号给出调整输出信号；
赋值支路，用于接收上一级基本细胞电路的移位脉冲信号、反馈调整支路的调整输出信号以及初始赋值电路的输出信号，通过逻辑与，对触发器Q8所存储的数字位进行赋值。
8.如权利要求1所述的控制逻辑电路，其特征在于，所述cellN-1电路包括两个触发器Q8和Q9，四个与非门(I3/I6/I7/I8)和三个反相器(I4/I5/I9)；其中，
触发器Q9的输入端接入时钟信号和启动电路的移位脉冲输出；触发器Q9的输出端一方面输出至下一级基本细胞电路，另一方面输出至与非门I7和I8，并且在输出至与非门I8之前还经过了反相器I9；
触发器Q8的输出端一方面输出当前数字位的数值，另一方面输出至与非门I8；
比较器的反馈信号连接到与非门I7的另一个输入；
与非门I7和I8的输出共同接入到与非门I6；与非门I6的输出接入到反相器I5的输入端，而反相器I5的输出端则作为与非门I3的一个输入；
反相器I4和启动电路的输出端相连，其输出作为与非门I3的另一个输入；与非门I3的输出作为触发器Q8的输入。
9.如权利要求1所述的控制逻辑电路，其特征在于，所述cellN-1之后的基本细胞电路包括两个触发器Q8和Q9，五个与非门(I3/I5/I6/I7/I8)和两个反相器(I4/I9)；其中，
触发器Q9的输入端接入时钟信号和上一级基本细胞电路的移位脉冲输出；触发器Q9的输出端一方面输出至下一级基本细胞电路或者ACK支路，另一方面输出至与非门I7和I8，并且在输出至与非门I8之前还经过了反相器I9；
触发器Q8的输出端一方面输出当前数字位的数值，另一方面输出至与非门I8；
比较器的反馈信号连接到与非门I7的另一个输入；
与非门I7和I8的输出共同接入到与非门I6；与非门I6的输出和初始赋值电路的输出共同接入到与非门I5的输入端，而与非门I5的输出端则作为与非门I3的一个输入；
反相器I4和上一级基本细胞电路的触发器Q9的输出相连，其输出作为与非门I3的另一个输入；与非门I3的输出作为触发器Q8的输入。
10.如权利要求5所述的控制逻辑电路，其特征在于，所述cellN-1电路中：
移位脉冲支路为触发器Q9；
反馈调整支路为二输入MUX，所述二输入MUX一个输入为比较器的反馈信号，另一个输入为本级基本细胞电路触发器Q9的输出；
赋值支路为二输入与门。
11.如权利要求7所述的控制逻辑电路，其特征在于，所述cellN-1之后的基本细胞电路中：
移位脉冲支路为触发器Q9；
反馈调整支路为二输入MUX，所述二输入MUX一个输入为比较器的反馈信号，另一个输入为本级基本细胞电路触发器Q9的输出；
赋值支路为三输入与门。
12.一种逐次逼近型模数转换器，包括脉冲发生器、数模转换器和比较器，其特征在于，还包括控制逻辑电路，所述控制逻辑电路包括：
启动电路，用于依据转换请求信号和时钟信号启动模数转换的控制逻辑；
N个依次相连的基本细胞电路，用于在相应的时钟周期完成相应数字位的二进制数值转换，以及接收比较器反馈信号，对相应数字位数值的调整；所述N为模数转换所需的数字位数；其中，每个基本细胞电路还包括一个触发器Q8，用于存储各个时钟周期下，相应逐次逼近码的相应位数值，并进行输出；
N个基本细胞电路包括依次相连的cellN-1电路至cell0电路的N个电路；所述cell0电路还包括ACK输出端口；
初始赋值电路，与cellN-2电路，......，cell1电路，cell0电路相连，用于产生针对上述各基本细胞电路的初始赋值信号；
所述启动电路与初始赋值电路、cellN-1电路相连；
所述时钟信号接入到所述启动电路和N个基本细胞电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: WUXI VIMICRO CO., LTD. Free format text: FORMER OWNER: BEIJING ZHONGXING MICROELECTRONICS CO., LTD. Effective date: 20110401 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 100083 16/F, SHINING BUILDING, NO. 35, XUEYUAN ROAD, HAIDIAN DISTRICT, BEIJING TO: 214028 610, NATIONAL INTEGRATED CIRCUIT DESIGN PARK (CHUANGYUAN BUILDING), NO. 21-1, CHANGJIANG ROAD, WUXI NEW DISTRICT, JIANGSU PROVINCE |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20110401 Address after: 214028 national integrated circuit design (21-1), Changjiang Road, New District, Jiangsu, Wuxi, China, China (610) Applicant after: Wuxi Vimicro Co., Ltd. Address before: 100083 Haidian District, Xueyuan Road, No. 35, the world building, the second floor of the building on the ground floor, No. 16 Applicant before: Beijing Vimicro Corporation |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120808 Termination date: 20180729 |