CN108512543B - 一种低功耗高速逐次逼近逻辑电路 - Google Patents

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Abstract

本发明提供一种低功耗高速逐次逼近逻辑电路，包括清零电路、本次逐次比较电路、预留时间电路和锁存器，清零电路，适用于在每一次逐次逼近开始前将输出端置零；本次逐次比较电路：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；预留时间电路，适用于本次节拍结束后将输出归零；锁存器，适用于锁存比较器输出结果产生的输出信号。本发明所述的逻辑电路在不参与逐次逼近过程时通过使能信号控制失能，只有当参与工作时使能，同时在每个工作过程清零电路、本次逐次比较电路、预留时间电路只有一个工作，其余两个通过时序控制断开不产生功耗。

Description

一种低功耗高速逐次逼近逻辑电路
技术领域
本发明属于模拟或模数混合集成电路技术领域，特别涉及一种低功耗高速逐次逼近逻辑电路。
背景技术
逐次逼近(SAR:Successive-Approximation-Register，逐次逼近寄存器)型ADC是常用的ADC结构类型之一，其结构简单、易集成、低功耗等优势获得了广泛应用。然而，随着集成电路设计技术及工艺特征尺寸的减小，SOC规模越来越大，对嵌入其中的ADC的功耗和性能都提出了更严格的要求。
逐次逼近逻辑电路在SAR ADC等芯片中广泛应用，其通过节拍信号与比较器输出信号产生逻辑操作，产生输出信号控制电荷重分配电容阵列相应权重位继续接入的电平。
传统逐次逼近逻辑电路速度较慢，同时电路结构比较复杂，已经无法满足目前SARADC性能提升带来的速度与功耗等更高要求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种低功耗高速逐次逼近逻辑电路，用于解决传统逐次逼近逻辑电路速度较慢、功耗较大的问题。
为实现上述目的及其他相关目的，本发明提供一种低功耗高速逐次逼近逻辑电路，所述的低功耗高速逐次逼近逻辑电路10包括：清零电路101、本次逐次比较电路102、预留时间电路103和锁存器，
所述清零电路101，适用于在每一次逐次逼近开始前将输出端置零；
所述本次逐次比较电路102：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本节拍权重位电容比较失败，当比较器输出为0，本节拍权重位电容比较成功；
预留时间电路103，适用于本次节拍结束后将输出归零；
所述锁存器，适用于锁存比较器输出结果产生的输出信号；
该逻辑电路还包括：NMOS管N1～N3；
NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；
所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。
优选地，该逻辑电路还包括NMOS管N6和NMOS管N7，所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地。
优选地，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS管N2的漏极连接；所述第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。
优选地，所述清零电路101模块包括一NMOS管N11和一NMOS管N12；NMOS管N12的栅极连接CLKN信号，源极接地，漏极与NMOS管N11的源极相连；NMOS管N11的栅极连接Beat’信号，源极与NMOS管N12的漏极相连；NMOS管N11的漏极连接到节点B。
优选地，所述逐次比较电路102包括一NMOS管N9和一NMOS管N10；NMOS管N10的栅极连接Beat信号，源极接地，漏极与NMOS管N9的源极相连；NMOS管N9的栅极连接比较器输出信号COMP，源极与NMOS管N9的漏极相连；NMOS管N9的漏极连接到节点B。
优选地，所述预留时间电路103包括一NMOS管N4和一NMOS管N5；NMOS管N5的栅极连接Beat’信号，源极接地，漏极与NMOS管N4的源极相连；NMOS管N4的栅极连接CLK信号，源极与NMOS管N5的漏极相连；NMOS管N4的漏极连接到节点A。
优选地，该逻辑电路还包括第三反相器，所述第三反相器的输入端与第一反相器的输出端连接，第三反相器的输出端作为整个电路的输出端。
如上所述，本发明的一种低功耗高速逐次逼近逻辑电路，具有以下有益效果：
本发明所提出的低功耗高速逐次逼近逻辑电路在不参与逐次逼近过程时通过使能信号控制失能，只有当参与工作时使能，同时在每个工作过程清零电路、本次逐次比较电路、预留时间电路只有一个工作，其余两个通过时序控制断开不产生功耗，这三个电路都为最简单的与逻辑电路，其直接参与运算，速度快。
附图说明
图1显示为本发明一种低功耗高速逐次逼近逻辑电路的示意图；
图2显示为本发明一种低功耗高速逐次逼近逻辑电路的工作时序图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，本发明提供一种低功耗高速逐次逼近逻辑电路，该逻辑电路包括清零电路101、本次逐次比较电路102、预留时间电路103和锁存器，
所述清零电路101，适用于在每一次逐次逼近开始前将输出端置零；
所述本次逐次比较电路102：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；
预留时间电路103，适用于本次节拍结束后将输出归零；
所述锁存器，适用于锁存比较器输出结果产生的输出信号；
该逻辑电路还包括：NMOS管N1～N3、NMOS管N6和NMOS管N7；
NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B。所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地。
优选地，所述锁存器包括第一反相器、第二反相器和第三反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS管N2的漏极连接；所述第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。所述第三反相器的输入端与第一反相器的输出端连接，第三反相器的输出端作为整个电路的输出端。
于本实施例中，所述清零电路101模块包括一NMOS管N11和一NMOS管N12；NMOS管N12的栅极连接CLKN信号，源极接地，漏极与NMOS管N11的源极相连；NMOS管N11的栅极连接Beat’信号，源极与NMOS管N12的漏极相连；NMOS管N11的漏极连接到节点B。
于本实施例中，所述逐次比较电路102包括一NMOS管N9和一NMOS管N10；NMOS管N10的栅极连接Beat信号，源极接地，漏极与NMOS管N9的源极相连；NMOS管N9的栅极连接比较器输出信号COMP，源极与NMOS管N9的漏极相连；NMOS管N9的漏极连接到节点B。
于本实施例中，所述预留时间电路103包括一NMOS管N4和一NMOS管N5；NMOS管N5的栅极连接Beat’信号，源极接地，漏极与NMOS管N4的源极相连；NMOS管N4的栅极连接CLK信号，源极与NMOS管N5的漏极相连；NMOS管N4的漏极连接到节点A。
于本实施例中：NMOS管N3、N4、N5、N6、N7、N9、N10和N11为1.8V域MOS器件，NMOS管N1与N2管为5V电压域MOS管，用于隔离A点B点上下5V域与1.8V域器件，这样电路能在1.8V高速工作，同时兼顾系统采样部分5V电压域工作的器件。
针对前述的一种低功耗高速逐次逼近逻辑电路，本实施例还提供一种低功耗高速逐次逼近逻辑电路的控制方法，具体包括以下步骤：
步骤1.电路使能，离开低功耗模式
在A/D转换器不工作时，使能信号EN＝0，EN1＝1，节点A清零，NMOS管N1与NMOS管N2断开，整个逐次逼近逻辑电路不工作，输出端Q锁存失能前逐次逼近结果，电路处于低功耗模式下。当要开始逐次比较时，使能信号EN＝1，EN1＝0，使能该电路。
步骤2.本次逐次比较前清零
附图2中T1时间为本电路在本次逐次比较前清零，此时清零电路101电路开始工作，时钟CLKN与上一节拍Beat’在清零电路101电路中NMOS管N11与NMOS管N12的与逻辑运算下使节点B下拉，从而使输出Q强制置1。
步骤3.本次逐次比较前结束清零，为本次逐次比较准备
附图2中T2时间为本次逐次比较预留时间，在T2时间，时钟CLK与上一节拍信号Beat’在预留时间电路103中NMOS管N4与NMOS管N5的与逻辑运算下使节点A下拉，强制使输出端Q固定置0。
步骤4.本次逐次比较
附图2中T3时间为本次逐次比较过程，根据SAR ADC比较器输出结果COMP(图中以阴影表示其可能为0或者1的逻辑)与本次节拍Beat在逐次比较电路102电路中的NMOS管N4与NMOS管N5的与逻辑运算下产生本次逐次比较结果，即当COMP＝1，节点B为0，输出端Q＝1；当COMP＝0，输出端Q维持T2时间状态0。
步骤5.下一节拍清零与本次结果锁存
附图2中T4时间为本次逐次比较结束后通过本电路中锁存器将本次逐次比较结果锁存(Q的阴影部分)同时类似本电路的下一逐次比较电路开始准备步骤2中的下一逐次比较前清零。
通过步骤1～5，本发明所提出的低功耗高速逐次逼近逻辑电路在部参与逐次逼近过程时通过使能信号控制失能，只有当参与工作时使能，同时在每个工作过程清零电路101、本次逐次比较电路102、预留时间电路103只有一个工作，其余两个通过时序控制断开不产生功耗，这三个电路都为最简单的与逻辑电路，其直接参与运算，速度快。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种低功耗高速逐次逼近逻辑电路，其特征在于，所述的低功耗高速逐次逼近逻辑电路(10)包括：清零电路(101)、本次逐次比较电路(102)、预留时间电路(103)和锁存器，
所述清零电路(101)，适用于在每一次逐次逼近开始前将输出端置零；
所述本次逐次比较电路(102)：根据节拍信号与比较器输出信号产生一个与逻辑，当比较器输出为1，本次权重位电容比较失败，当比较器输出为0，本次权重位电容比较成功；
预留时间电路(103)，适用于本次节拍结束后将输出归零；
所述锁存器，适用于锁存比较器输出结果产生的输出信号；
该逻辑电路还包括：NMOS管N1～N3；
NMOS管N3的栅极连接使能信号EN1，漏极连接至节点A，源极接地；
所述NMOS管N1的栅极和NMOS管N2的栅极分别连接使能信号EN，NMOS管N1的漏极与锁存器的输入端连接，所述NMOS管N2的漏极与锁存器的输入端连接，NMOS管N1的源极连接至节点A，NMOS管N2的源极连接至节点B；
该逻辑电路还包括NMOS管N6和NMOS管N7，所述NMOS管N6的栅极连接信号BIAS，漏极连接至节点A，源极接地；所述NMOS管N7的栅极连接信号BIAS，漏极连接至节点B，源极接地；所述节点A为NMOS管N1的栅极与NMOS管N6的栅极的公共端，所述节点B为NMOS管N2的源极与NMOS管N7的栅极的公共端。
2.根据权利要求1所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输入端NMOS管N1的漏极连接，第一反相器的输出端与NMOS管N2的漏极连接；所述第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。
3.根据权利要求1所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，所述清零电路(101)模块包括一NMOS管N11和一NMOS管N12；NMOS管N12的栅极连接CLKN信号，源极接地，漏极与NMOS管N11的源极相连；NMOS管N11的栅极连接节拍信号Beat’，源极与NMOS管N12的漏极相连；NMOS管N11的漏极连接到节点B。
4.根据权利要求1所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，所述逐次比较电路(102)包括一NMOS管N9和一NMOS管N10；NMOS管N10的栅极连接节拍信号Beat，源极接地，漏极与NMOS管N9的源极相连；NMOS管N9的栅极连接比较器输出信号COMP，源极与NMOS管N9的漏极相连；NMOS管N9的漏极连接到节点B。
5.根据权利要求1所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，所述预留时间电路(103)包括一NMOS管N4和一NMOS管N5；NMOS管N5的栅极连接Beat’信号，源极接地，漏极与NMOS管N4的源极相连；NMOS管N4的栅极连接CLK信号，源极与NMOS管N5的漏极相连；NMOS管N4的漏极连接到节点A。
6.根据权利要求2所述的一种低功耗高速逐次逼近逻辑电路，其特征在于，该逻辑电路还包括第三反相器，所述第三反相器的输入端与第一反相器的输出端连接，第三反相器的输出端作为整个电路的输出端。
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