CN106059583B - 比较器失调电压校准电路及方法 - Google Patents

Abstract

本发明公开了一种比较器失调电压校准电路及方法，该方法利用状态机、判断模块以及校准电流产生模块，根据比较器失调电压端的电平信号产生电流以抵消比较器的失调电压；还公开了一种多数表决器和方法，用以提高比较器失调电压校准的速度和准确率。利用本发明提供的比较器失调电压校准电路及方法，在校准比较器的失调电压时，不会减慢比较器的速度，还拥有很好的校准精度，而且可以适用于高速SARADC电路中。

Description

比较器失调电压校准电路及方法

技术领域

本发明涉及集成电路领域，具体涉及一种比较器失调电压校准电路及方法。

背景技术

在ADC的某些应用场合如测量仪器中,对ADC的失调电压有一定要求(如＜0.5mV)。目前常见的SARADC主要由比较器、电荷分配式DAC和SAR逻辑器构成。比较器作为SARADC中的主要模拟电路，比较器引起的误差直接表现在ADC的输入端口，对于高精度ADC来说，比较器一般采用前置放大器加动态锁存结构，在制造过程中由于工艺偏差，使比较器的输入等效失调电压高达数毫伏，这大大限制了ADC对信号的可测精度。

现有技术为了抵消失调电压一般采用两种方式，一种是通过在比较器的两端口各增加一个可变电容或电容阵列，通过调节比较器的输出容性负载来抵消失调电压；另一种则采用自动归零技术，在前一个相位通过一个电容存储这个失调电压，再将这个存储的电压从下一个相位运算中减去，达到抵消失调电压的的效果。

然而现有的两种抵消失调电压方式都存在缺陷，在锁存器的输出端口增加电容会减慢比较器的速度，同时此方式为事前校准，电容的漏电会影响比较器失调电压校准的精度；而在高速SARADC中，由于比较器的输入端口直接连到DAC的输出端口，所以自动归零技术并不适用。

发明内容

本发明的目的是提供一种比较器失调电压校准电路及方法，通过该比较器失调电压校准电路及方法，可以准确的抵消比较器失调电压，并适于运用在高速比较器电路中。

本发明提供了一种比较器失调电压校准电路，包括比较器，以及，

状态机,用于根据外部校准信号控制所述比较器的输入端口短接并与外部电路断开，以进入校准状态；判断模块,用于判定处在校准状态的比较器呈现失调电压的端口及未呈现失调电压的另一端口；校准电流产生模块,用于向比较器的另一端口输出电流，并持续改变所述输出电流至一校准电流，其中该校准电流能抵消比较器的失调电压；其中，状态机还用于在比较器的失调电压抵消后控制比较器的输入端口断开短接并与外部电路接合，校准电流产生模块还用于在比较器与外部电路接合后持续输出校准电流到该另一端口。

作为优选方案，校准电流产生模块通过持续增加该输出电流至校准电流，使得比较器呈现失调电压端口的电平信号翻转，此时校准电流即能够抵消失调电压。

作为优选方案，比较器包括前置放大器及锁存器，锁存器的两个输出端口为比较器呈现失调电压的端口及未呈现失调电压的另一端口。

作为优选方案，判断模块包括：用于判定比较器失调电压呈现端口的第一多数表决器；用于判定比较器失调电压是否已被抵消的第二多数表决器；及用于将比较器失调电压呈现端口的电平信号输出到校准电流产生模块的选通器；其中校准电流产生模块根据比较器失调电压呈现端口的电平信号持续改变所述输出电流。

作为优选方案，第一多数表决器包括：用于接收校准时钟信号并对校准时钟信号的周期数进行计数的周期计数器；分别用于对比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数的两个信号计数器；及用于根据周期计数器与两个信号计数器的计数结果来判定比较器失调电压呈现端口的多数表决逻辑器。

作为优选方案，多数表决逻辑器的判定比较器失调电压呈现端口的标准为：信号计数器记录的出现预设电平信号时的校准时钟信号的周期数超过预设值，且该预设电平信号为高电平信号时,则该信号计数器对应的端口为比较器失调电压呈现端口,若预设电平信号为低电平信号,则另一信号计数器对应的端口为比较器失调电压呈现端口。

作为优选方案，第二多数表决器包括：用于接收校准时钟信号并对校准时钟信号的周期数进行计数的周期计数器；用于对比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期进行计数的信号计数器；及用于根据周期计数器与信号计数器的计数结果来判定比较器失调电压是否已被抵消的多数表决逻辑器。

作为优选方案，多数表决逻辑器的判定比较器失调电压是否已被抵消的标准为：预设电平信号为高电平信号,则当信号计数器记录的数据不再变化的周期数达到预设值时，比较器失调电压已被抵消；预设电平信号为低电平信号，则当信号计数器记录的数据发生变化连续的周期数达到预设值时，比较器失调电压已被抵消。

作为优选方案，校准电流产生模块包括：用于在比较器失调电压呈现端口电平信号为预设电平信号时计数的计数器；用于储存计数器记录的数据的存储器；用于根据存储器的数据以包括逐次逼近机制和线性逼近机制产生控制信号的编码器；用于根据控制信号产生电流直至校准电流的电流型DAC。

本发明还提供了一种比较器失调电压校准方法，其步骤包括：根据外部校准信号控制比较器的输入端口短接并与外部电路断开；判定比较器呈现失调电压的端口及未呈现失调电压的另一端口；向比较器的另一端口输出电流，并根据比较器失调电压呈现端口的电平信号持续改变该输出电流至一校准电流，该校准电流能够抵消比较器的失调电压；根据比较器失调电压呈现端口的电平信号判定比较器的失调电压是否已被抵消；在比较器的失调电压抵消后，控制比较器的输入端口断开短接并与外部电路接合；及在比较器与外部电路接合后，持续输出校准电流到该另一端口。

作为优选方案，比较器包括：前置放大器及锁存器，锁存器的两个输出端口为比较器呈现失调电压的端口及未呈现失调电压的另一端口。

作为优选方案，输出电流的步骤具体包括：在比较器失调电压呈现端口电平信号为预设电平信号时计数；储存记录的数据；根据储存的数据以包括逐次逼近机制和线性逼近机制产生控制信号；根据所述控制信号产生电流；当比较器失调电压被抵消时，锁定储存的数据，此时持续产生恒定电流。

作为优选方案，判定比较器呈现失调电压的端口的步骤具体包括：接收校准时钟信号并对校准时钟信号的周期数进行计数；对比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数；及根据校准时钟信号周期数与比较器两个输出端口出现预设电平信号时的校准时钟信号周期数来判定所述比较器失调电压呈现端口。

作为优选方案，判定比较器失调电压呈现端口的标准为：所记录的出现预设电平信号时的校准时钟信号的周期数超过预设值，且该预设电平信号为高电平信号时,则该出现预设电平信号的端口为比较器失调电压呈现端口；若所述预设电平信号为低电平信号,则未出现预设电平信号的端口为比较器失调电压呈现端口。

作为优选方案，判定比较器的失调电压是否已被抵消的步骤具体包括：接收校准时钟信号并对校准时钟信号的周期数进行计数；对比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期进行计数；及根据校准时钟信号的周期数与比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期数来判定所述比较器失调电压是否已被抵消。

作为优选方案，判定比较器的失调电压是否已被抵消的标准为：预设电平信号为高电平信号时,当比较器失调电压呈现端口连续不出现预设电平信号的周期数达到预设值，那么比较器失调电压已被抵消；预设电平信号为低电平信号时，当比较器失调电压呈现端口连续出现预设电平信号的周期数达到预设值，那么比较器失调电压已被抵消。

本发明还提供了一种多数表决器，用于判定比较器出现预设电平信号的端口，包括：用于接收校准时钟信号并对校准时钟信号的周期数进行计数的周期计数器；分别用于对比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数的两个信号计数器；及用于根据周期计数器与两个信号计数器的计数结果来判定比较器出现预设电平信号的端口的多数表决逻辑器。

作为优选方案，多数表决逻辑器的判定比较器出现预设电平信号端口的标准为：信号计数器记录的出现预设电平信号时的校准时钟信号的周期数超过预设值时，则该信号计数器对应的端口为出现预设电平信号的端口。

本发明还提供了一种判定比较器出现预设电平信号的端口的方法，其步骤具体包括：接收校准时钟信号并对校准时钟信号的周期数进行计数；对比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数；及根据校准时钟信号周期数与比较器两个输出端口出现预设电平信号时的校准时钟信号周期数来判定比较器出现预设电平信号的端口。

作为优选方案，判定比较器出现预设电平信号的端口的标准为：某一端口记录的出现预设电平信号时的校准时钟信号的周期数超过预设值时，则该端口为出现预设电平信号的端口。

本发明还提供了一种多数表决器,用于判定比较器输出的预设电平信号是否已翻转，包括：用于接收校准时钟信号并对校准时钟信号的周期数进行计数的周期计数器；用于对比较器输出的电平信号为预设电平信号时的校准时钟信号的周期进行计数的信号计数器；及用于根据周期计数器与信号计数器的计数结果来判定比较器输出的预设电平信号是否已翻转的多数表决逻辑器。

作为优选方案，多数表决逻辑器的判定比较器输出的预设电平信号是否已翻转的标准为：当信号计数器记录的数据不再变化的周期数达到预设值时，比较器输出的预设电平信号已翻转。

本发明还提供了一种判定比较器输出的预设电平信号是否已翻转的方法，其步骤具体包括：接收校准时钟信号并对校准时钟信号的周期数进行计数；对比较器输出的电平信号为预设电平信号时的校准时钟信号的周期进行计数；及根据校准时钟信号的周期数与比较器输出的电平信号为预设电平信号时的校准时钟信号的周期数来判定比较器输出的预设电平信号是否已翻转。

作为优选方案，判定比较器输出的预设电平信号是否已翻转的标准为：当记录的比较器输出的电平信号为预设电平信号时的校准时钟信号的周期数不再变化，且不再变化的持续校准时钟周期数达到预设值时，则比较器输出的预设电平信号已翻转。

本发明的有益效果在于，通过本发明提供的比较器失调电压校准电路及方法，在校准比较器的失调电压时，不会减慢比较器的速度，还拥有很好的校准精度，而且可以适用于高速SARADC电路中。

附图说明

图1是本发明一实施方式的比较器失调电压校准电路的模块图；

图2是本发明图1中比较器失调电压校准电路的具体电路块图；

图3是本发明一实施例多数表决器的原理图；

图4是本发明一实施例比较器失调电压校准方法的流程图；

图5是本发明另一实施例比较器失调电压校准方法的流程图；

图6是本发明一实施例多数表决器判定比较器失调电压呈现端口方法的流程图；

图7是本发明一实施例多数表决器判定比较器失调电压是否被抵消的方法流程图。

具体实施方式

下面将结合附图对本发明的优选实施例做详细说明。

比较器失调电压校准电路用于抵消比较器产生的的失调电压，在具体的实施方式中，比较器失调电压校准电路可以内置在比较器内使用，也可以与比较器并联使用。

比较器失调电压校准电路根据外部校准信号开始工作，将需要校准失调电压的比较器与外部电路断开，与比较器形成环路，产生并改变电流用以抵消比较器的失调电压；当比较器的失调电压抵消完成后，锁定输出电流大小并将比较器接入外部电路。

参阅图1，图1是本发明一实施例比较器失调电压校准电路100的模块图。

在本实施方式中，比较器失调电压校准电路100包括比较器102、判断模块104、校准电流产生模块106及状态机108。

状态机108根据外部校准信号控制比较器102从外部电路断开，并将比较器102的两个正反相输入端口短接，此时比较器102、判断模块104及校准电流产生模块106构成环路，开始比较器102失调电压的抵消。

比较器102的两个正反相输入端口短接后，由于比较器102存在失调电压，那么比较器102两个正反相输出端口中一端口输出高电平信号，另一端口输出低电平信号，其中输出高电平信号的输出端口为比较器102的失调电压呈现端口。在具体的实施方式中，比较器102可以存在负载。

判断模块104根据正反相电平信号、校准时钟信号来判定比较器102的失调电压呈现端口是比较器输出正反相电平信号端口中的哪一端口，并将失调电压呈现端口的电平信号输出。

校准电流产生模块106产生校准电流，根据判断模块104判定比较器102的失调电压呈现端口的结果选择向比较器102正反相输入端口中未呈现出比较器102的失调电压的端口输出电流，并根据比较器102失调电压呈现端口的电平信号从零开始调整电流，直至该电流产生的电压能抵消比较器失调电压，此电流为校准电流。在其他实施方式中，也可预设一初始电流，此初始电流由比较器102的及校准电流产生模块106的性质和功能决定。

判断模块104根据比较器102失调电压呈现端口的电平信号判定比较器102的失调电压是否已经抵消，当判断模块104判定已经完成比较器102失调电压的抵消后，状态机108锁定校准电流产生模块106输出的电流，将比较器102正反相输入端口的短接断开并接入外部电路。

图2是本发明图1中一实施方式比较器失调电压校准电路的具体电路块图。

在本实施方式中，比较器包括了前置放大器202及锁存器204。

状态机220根据外部校准信号控制前置放大器202从外部电路断开，并使前置放大器202的正反相输入端口短接，开始比较器失调电压的抵消。由于比较器失调电压的存在，所以前置放大器202的输入端口短接后会在正反相输出端口的其中一端口输出比较器失调电压。

锁存器204根据前置放大器202输出的正反相电压输出电平信号，当前置放大器202的正相输出端口输出比较器失调电压时，锁存器204的正相输出端口输出高电平信号，反相输出端口输出低电平信号，锁存器204的正相输出端口即为比较器失调电压呈现端口；当前置放大器202的反相输出端口输出比较器失调电压时，锁存器204的正相输出端口输出低电平信号，反相输出端口输出高电平信号，此时锁存器204的反相输出端口即为比较器失调电压呈现端口。

在本实施方式中，判断模块包括多数表决器a206、多数表决器b210及选通器208。

多数表决器a206根据锁存器204输出的正反相电平信号来判定比较器失调电压呈现端口，并将判定结果输出到校准电流产生模块及选通器208。

多数表决器b210根据比较器失调电压呈现端口的电平信号来判定比较器失调电压是否已经校准完成，并将判定结果输出到状态机220。

选通器208根据多数表决器a206的判定结果，将锁存器204输出的正反相电平信号中属于比较器失调电压呈现端口的电平信号输出到校准电流产生模块。

在本实施方式中，校准电流产生模块包括计数器212、存储器214、编码器216及电流型DAC218。

计数器212输入比较器失调电压呈现端口电平信号，在输入高电平信号时开始计数并输出数据，在输入低电平信号时停止计数。

存储器214存储计数器212输出的数据。

编码器216根据存储器214中存储的数据以一定的机制产生控制信号来控制电流型DAC218。在具体的实施方式中，编码器216的控制机制包括逐次逼近机制和线性逼近机制。

电流型DAC218输出电流，根据编码器216的控制信号改变电流的大小，直至该电流为校准电流，校准电流利用负载产生电压，用以抵消失调电压。在具体的实施方式中，电流型DAC218根据多数表决器a206的判定结果决定电流如何输出，当判定结果为前置放大器202的正相输出端口输出比较器失调电压时，电流型DAC218向前置放大器202的反相输入端口输出电流以形成电压抵消比较器失调电压；当判定结果为前置放大器202的反相输出端口输出比较器失调电压时，电流型DAC218向前置放大器202的正相输入端口输出电流以形成电压抵消比较器失调电压。

当多数表决器b210判定已经完成比较器失调电压的抵消后，状态机220锁定存储器214的数值，控制前置放大器202的正反相输入端口从短接断开并接入外部电路，完成比较器失调电压的抵消。

图3示出了图2中多数表决器的一实施例，包括信号计数器302、周期计数器304和多数表决逻辑器306。

信号计数器302输入电平信号并对预设电平信号记录，而周期计数器304则输入校准时钟信号并记录校准周期的次数，每一校准周期信号计数器做一次记录，多数表决逻辑器306则根据信号计数器302和周期计数器304的数据结合预设的判定标准给出判定结果，在其他实施方式中，可以根据判定标准设有多个信号计数器302。在具体的实施方式中，校准周期可以由比较器的性质或所需求判定速度来决定。

在多数表决器a206中，设有两个信号计数器用于记录锁存器204输出的正反相电平信号的状态，一个周期计数器用于记录校准周期，以及判定比较器失调电压呈现端口的多数表决逻辑器。

在多数表决器a206具体的实施方式中，由于比较器失调电压呈现端口输出高电平信号，而另一端口输出低电平信号，那么判定比较器失调电压呈现端口的多数表决逻辑器的判定标准可以是计7个校准周期为一个判定周期，在每个校准周期内信号计数器将锁存器204输出高电平信号的输出端口计1，在一个判定周期内，有一个信号计数器的数据率先达到4，那么多数表决逻辑器判定这个信号计数器对应的锁存器204输出端口为比较器失调电压呈现端口。

在多数表决器a206的其他实施方式中，判定比较器失调电压呈现端口的多数表决逻辑器的判定标准可以是计9个校准周期为一个判定周期，在这个判定周期内数据率先达到5的信号计数器对应的锁存器204输出端口为比较器失调电压呈现端口，或是计11个校准周期为一个判定周期，在这个判定周期内数据率先达到6的信号计数器对应的锁存器204输出端口为比较器失调电压呈现端口。

在多数表决器a206的其它实施方式中，也可以将信号计数器设置为对低电平信号计数，此时比较器失调电压呈现端口对应的为数据未达到标准的信号计数器。

在多数表决器b210中，采用计数器212作为信号计数器，在比较器失调电压呈现端口的电平信号为高电平信号时记录，同时还设有一个周期计数器用于记录校准周期，以及用于判定比较器失调电压是否已经抵消的多数表决逻辑器。

在具体的实施方式中，比较器失调电压被抵消时比较器失调电压呈现端口的高电平信号会翻转为低电平信号，判定比较器失调电压是否已经抵消的多数表决逻辑器的判定标准如下，计5个校准周期为一个判定周期，在每个校准周期内信号计数器记录比较器失调电压呈现端口的电平信号状态，若连续3个校准周期内信号计数器的数据不发生变化，则判定已经完成比较器失调电压的校准。

在多数表决器b210的其他实施方式中，判定比较器失调电压是否已经抵消的多数表决逻辑器的判定标准也可以如下，计7个校准周期为一个判定周期，若连续4个校准周期内信号计数器的数据不发生变化，则判定已经完成比较器失调电压的校准，或是计9个校准周期为一个判定周期，若连续5个校准周期内信号计数器的数据不发生变化，则判定已经完成比较器失调电压的校准。

在多数表决器b210的其他实施方式中，信号计数器也可以对低电平信号计数，那么此时判定比较器失调电压是否已经抵消判定标准就变为信号计数器记录的数据发生变化且连续变化的校准周期次数达到标准数时，则判定比较器失调电压已经抵消。

采用多数表决器的好处是在判定时对环境的抗干扰能力很强。若只采用一个校准周期来进行判定，又可能这次翻转是由环境干扰或者电路噪声造成的而不是失调电压导致的，因此判定错误，使本次校准工作失败。采用多数表决器，可以增加正确判定的概率，从而增加校准的成功率。

图4示出了本发明一实施例比较器失调电压校准方法的流程图。

在步骤S400中，状态机根据外部校准信号控制比较器从外部电路断开，并将比较器的两个正反相输入端口短接。

S402，使用判断模块判定比较器呈现失调电压的端口及未呈现失调电压的另一端口。

S404，使用校准电流产生模块向比较器的另一端口输出电流，并持续改变该输出电流至一校准电流，该校准电流能够抵消比较器的失调电压。在具体的实施方式中，校准电流产生模块根据判断模块判定比较器失调电压呈现端口的结果选择向比较器正反相输入端口中未呈现比较器失调电压的端口输出电流，并根据失调电压呈现端口的电平信号调整电流。

S406，判断模块根据比较器失调电压呈现端口的电平信号判定比较器的失调电压是否已被抵消；

比较器失调电压未抵消，至S404。

比较器失调电压已抵消，至S408，状态机锁定校准电流产生模块输出的电流，将比较器正反相输入端口的短接断开并接入外部电路。

图5示出了本发明另一实施例比较器失调电压校准方法流程图。

在步骤S500中，状态机根据外部校准信号控制前置放大器从外部电路断开，并使前置放大器的正反相输入端口短接。

S502，锁存器根据前置放大器输出的正反相电压输出电平信号。

S504，第一多数表决器根据锁存器输出的正反相电平信号来判定比较器失调电压呈现端口，并将判定结果输出到校准电流产生模块及选通器。

S506，选通器根据第一多数表决器的判定结果，将比较器失调电压呈现端口的电平信号输出计数器。

S508，计数器输入比较器失调电压呈现端口电平信号，在输入高电平信号时开始计数，存储器存储计数器输出的数据。

S510，编码器根据存储器中存储的数据产生控制信号来控制电流型DAC。在具体的实施方式中，产生控制信号的机制包括逐次逼近制和线性逼近制。

S512，电流型DAC根据编码器的控制信号向前置放大器未呈现失调电压的一端输出电流，并持续改变该电流。

S514，第二多数表决器根据比较器失调电压呈现端口的电平信号来判定比较器失调电压是否已抵消。

比较器失调电压未抵消，至S508。

比较器失调电压已抵消，至S516，状态机锁定存储器的数值，控制前置放大器的正反相输入端口从短接断开并接入外部电路，完成比较器失调电压的抵消。

图6是本发明一实施例多数表决器判定比较器失调电压呈现端口方法的流程图。

在步骤S600中，使用周期计数器对所接收的校准时钟信号的周期数进行计数。

S602，使用两个信号计数器分别对所述比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数。

S604，根据所述周期计数器与所述两个信号计数器的计数结果来判定所述比较器失调电压呈现端口。

在具体的实施方式中，当多数表决器判定比较器失调电压呈现端口为哪一端口时,多数表决逻辑器计7个校准周期为一个判定周期，在一个判定周期内，有一个信号计数器的数据率先达到4，且当预设电平信号为高电平信号时，多数表决逻辑器判定这个信号计数器对应的锁存器输出端口为比较器失调电压呈现端口，若预设电平信号为低电平信号，则多数表决逻辑器判定另一端口为比较器失调电压呈现端口。在其他实施方式中，也可以计9个校准周期为一个判定周期，那么在一个判定周期内，判定标准的校准周期数就为5个，或是计11个校准周期为一个判定周期，判定标准的校准周期数就为6个。

图7是本发明一实施例多数表决器判定比较器失调电压是否被抵消的方法流程图。

在步骤S700中，使用周期计数器对所接收校准时钟信号的周期数进行计数。

S702，使用信号计数器对所述比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期进行计数。

S704，根据所述周期计数器与所述信号计数器的计数结果来判定所述比较器失调电压是否已被抵消。

在具体的实施方式中,多数表决器判定比较器失调电压是否被抵消时,多数表决逻辑器计5个校准周期为一个判定周期，若预设电平信号为高电平信号，那么在一个判定周期内，连续3个校准周期内信号计数器的数据都不发生改变，则判定已经完成比较器失调电压的抵消，若预设电平信号为低电平信号，那么在一个判定周期内，连续3个校准周期内信号计数器的数据都发生了改变，则判定已经完成比较器失调电压的抵消。在其他实施方式中,也可以计7个校准周期为一个判定周期，那么在一个判定周期内，判定标准的校准周期数就为4个，或是计9个校准周期为一个判定周期，此时判定标准的校准周期数就为5个。

应当理解的是，以上优选实施例仅用以说明本发明的技术方案，而非用以限定，对本领域技术人员来说，可以对上述优选实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而所有这些修改和替换，都应属于本发明所附权利要求的保护范围。

Claims (24)

1.一种比较器失调电压校准电路，包括比较器，其特征在于,还包括:

状态机,用于根据外部校准信号控制所述比较器的输入端口短接并与外部电路断开，以进入校准状态；

判断模块,用于判定处在校准状态的所述比较器呈现失调电压的端口及未呈现失调电压的另一端口；及

校准电流产生模块,用于向所述比较器的另一端口输出电流，并持续改变所述输出电流至一校准电流，其中该校准电流能抵消所述比较器的失调电压；其中，所述状态机还用于在所述比较器的失调电压抵消后控制所述比较器的输入端口断开短接并与外部电路接合，所述校准电流产生模块还用于在所述比较器与外部电路接合后持续输出所述校准电流到该另一端口。

2.如权利要求1所述的比较器失调电压校准电路，其特征在于：所述校准电流产生模块通过持续增加该输出电流至所述校准电流，使得所述比较器呈现失调电压端口的电平信号翻转，此时所述校准电流即能够抵消所述失调电压。

3.如权利要求1-2任一项所述的比较器失调电压校准电路，其特征在于：所述比较器包括前置放大器及锁存器，锁存器的两个输出端口为所述比较器呈现失调电压的端口及所述未呈现失调电压的另一端口。

4.如权利要求1-2任一项所述的比较器失调电压校准电路，其特征在于：所述判断模块包括：

第一多数表决器,用于判定所述比较器失调电压呈现端口；

第二多数表决器，用于判定所述比较器失调电压是否已被抵消；及

选通器，用于将所述比较器失调电压呈现端口的电平信号输出到所述校准电流产生模块；

其中所述校准电流产生模块根据所述比较器失调电压呈现端口的电平信号持续改变所述输出电流。

5.如权利要求4所述的比较器失调电压校准电路，其特征在于：所述第一多数表决器包括：

周期计数器，用于接收校准时钟信号并对校准时钟信号的周期数进行计数；两个信号计数器，分别用于对所述比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数；及

多数表决逻辑器，用于根据所述周期计数器与所述两个信号计数器的计数结果来判定所述比较器失调电压呈现端口。

6.如权利要求5所述的比较器失调电压校准电路，其特征在于：所述多数表决逻辑器的判定所述比较器失调电压呈现端口的标准为：所述信号计数器记录的出现预设电平信号时的校准时钟信号的周期数超过预设值，且该预设电平信号为高电平信号时,则该信号计数器对应的端口为所述比较器失调电压呈现端口,若所述预设电平信号为低电平信号,则另一信号计数器对应的端口为所述比较器失调电压呈现端口。

7.如权利要求4所述的比较器失调电压校准电路，其特征在于：所述第二多数表决器包括：

周期计数器，用于接收校准时钟信号并对校准时钟信号的周期数进行计数；信号计数器，用于对所述比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期进行计数；及

多数表决逻辑器，用于根据所述周期计数器与所述信号计数器的计数结果来判定所述比较器失调电压是否已被抵消。

8.如权利要求7所述的比较器失调电压校准电路，其特征在于：所述多数表决逻辑器的判定所述比较器失调电压是否已被抵消的标准为：

所述预设电平信号为高电平信号,则当所述信号计数器记录的数据不再变化的周期数达到预设值时，则所述比较器失调电压已被抵消；

所述预设电平信号为低电平信号，则当所述信号计数器记录的数据发生变化连续的周期数达到预设值时，则所述比较器失调电压已被抵消。

9.如权利要求1-2任一项所述的比较器失调电压校准电路，其特征在于：所述校准电流产生模块包括：

计数器，用于在所述比较器失调电压呈现端口电平信号为预设电平信号时计数；

存储器，用于储存所述计数器记录的数据；

编码器，用于根据所述存储器的数据以包括逐次逼近机制和线性逼近机制产生控制信号；

电流型DAC，用于根据所述控制信号产生电流直至所述校准电流。

10.一种比较器失调电压校准方法，其特征在于，包括如下步骤：

根据外部校准信号控制比较器的输入端口短接并与外部电路断开；

判定比较器呈现失调电压的端口及未呈现失调电压的另一端口；

向比较器的所述另一端口输出电流，并根据所述比较器失调电压呈现端口的电平信号持续改变该输出电流至一校准电流，该校准电流能够抵消比较器的失调电压；

根据比较器失调电压呈现端口的电平信号判定比较器的失调电压是否已被抵消；

在比较器的失调电压抵消后，控制比较器的输入端口断开短接并与外部电路接合；及

在所述比较器与外部电路接合后，持续输出所述校准电流到该另一端口。

11.如权利要求10所述的比较器失调电压校准方法，其特征在于，所述比较器包括：前置放大器及锁存器，锁存器的两个输出端口为所述比较器呈现失调电压的端口及所述未呈现失调电压的另一端口。

12.如权利要求10所述的比较器失调电压校准方法，其特征在于，所述输出电流的步骤具体包括：

在所述比较器失调电压呈现端口电平信号为预设电平信号时计数；

储存记录的数据；

根据储存的数据以包括逐次逼近机制和线性逼近机制产生控制信号；

根据所述控制信号产生电流；

当比较器失调电压被抵消时，锁定储存的数据，此时持续产生恒定电流。

13.如权利要求10所述的比较器失调电压校准方法，其特征在于，所述判定比较器呈现失调电压的端口的步骤具体包括：

接收校准时钟信号并对校准时钟信号的周期数进行计数；

对所述比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数；及

根据所述校准时钟信号周期数与所述比较器两个输出端口出现预设电平信号时的校准时钟信号周期数来判定所述比较器失调电压呈现端口。

14.如权利要求13所述的比较器失调电压校准方法，其特征在于，所述判定所述比较器失调电压呈现端口的标准为：所记录的出现预设电平信号时的校准时钟信号的周期数超过预设值，且该预设电平信号为高电平信号时,则该出现预设电平信号的端口为所述比较器失调电压呈现端口,若所述预设电平信号为低电平信号,则未出现预设电平信号的端口为所述比较器失调电压呈现端口。

15.如权利要求10所述的比较器失调电压校准方法，其特征在于，所述判定比较器的失调电压是否已被抵消的步骤具体包括：

接收校准时钟信号并对校准时钟信号的周期数进行计数；

对所述比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期进行计数；及

根据所述校准时钟信号的周期数与所述比较器失调电压呈现端口出现预设电平信号时的校准时钟信号的周期数来判定所述比较器失调电压是否已被抵消。

16.如权利要求15所述的比较器失调电压校准方法，其特征在于，所述判定所述比较器的失调电压是否已被抵消的标准为：

所述预设电平信号为高电平信号,则当所述比较器失调电压呈现端口连续不出现预设电平信号的周期数达到预设值时，则所述比较器失调电压已被抵消；

所述预设电平信号为低电平信号，则当所述比较器失调电压呈现端口连续出现预设电平信号的周期数达到预设值时，则所述比较器失调电压已被抵消。

17.一种多数表决器，用于判定比较器出现预设电平信号的端口，所述多数表决器应用于权利要求1所述的比较器失调电压校准电路中的所述判断模块，以判定所述比较器失调电压呈现端口，其特征在于，所述多数表决器包括：

周期计数器，用于接收校准时钟信号并对校准时钟信号的周期数进行计数；两个信号计数器，分别用于对所述比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数；及

多数表决逻辑器，用于根据所述周期计数器与所述两个信号计数器的计数结果来判定所述比较器出现预设电平信号的端口。

18.如权利要求17所述的多数表决器，其特征在于，所述多数表决逻辑器的判定所述比较器出现预设电平信号端口的标准为：所述信号计数器记录的出现预设电平信号时的校准时钟信号的周期数超过预设值时，则该信号计数器对应的端口为所述出现预设电平信号的端口。

19.一种判定比较器出现预设电平信号的端口的方法，所述方法应用于权利要求1所述的比较器失调电压校准电路中的所述判断模块，以判定所述比较器失调电压呈现端口，其特征在于，判定所述比较器出现预设电平信号端口的步骤具体包括：

接收校准时钟信号并对校准时钟信号的周期数进行计数；

对所述比较器两个输出端口出现预设电平信号时的校准时钟信号的周期进行计数；及

根据所述校准时钟信号周期数与所述比较器两个输出端口出现预设电平信号时的校准时钟信号周期数来判定所述比较器出现预设电平信号的端口。

20.如权利要求19所述的判定比较器出现预设电平信号的端口的方法，其特征在于，判定所述比较器出现预设电平信号的端口的标准为：

某一端口记录的出现预设电平信号时的校准时钟信号的周期数超过预设值时，则该端口为所述出现预设电平信号的端口。

21.一种多数表决器,用于判定比较器输出的预设电平信号是否已翻转，所述多数表决器应用于权利要求1所述的比较器失调电压校准电路中的所述判断模块，以判定所述比较器失调电压是否已被抵消，其特征在于，包括：

周期计数器，用于接收校准时钟信号并对校准时钟信号的周期数进行计数；信号计数器，用于对所述比较器输出的电平信号为预设电平信号时的校准时钟信号的周期进行计数；及

多数表决逻辑器，用于根据所述周期计数器与所述信号计数器的计数结果来判定所述比较器输出的预设电平信号是否已翻转，进而判断所述比较器失调电压是否已被抵消。

22.如权利要求21所述的多数表决器，其特征在于，所述多数表决逻辑器的判定所述比较器输出的预设电平信号是否已翻转的标准为：

当所述信号计数器记录的数据不再变化的周期数达到预设值时，则所述比较器输出的预设电平信号已翻转。

23.一种判定比较器输出的预设电平信号是否已翻转的方法，所述方法应用于权利要求1所述的比较器失调电压校准电路中的所述判断模块，以判定所述比较器失调电压是否已被抵消，其特征在于,判定所述比较器输出的预设电平信号是否已翻转的步骤具体包括：

接收校准时钟信号并对校准时钟信号的周期数进行计数；

对所述比较器输出的电平信号为预设电平信号时的校准时钟信号的周期进行计数；及

根据所述校准时钟信号的周期数与所述比较器输出的电平信号为预设电平信号时的校准时钟信号的周期数来判定所述比较器输出的预设电平信号是否已翻转，进而判断所述比较器失调电压是否已被抵消。

24.如权利要求23所述的判定比较器输出的预设电平信号是否已翻转的方法，其特征在于，判定所述比较器输出的预设电平信号是否已翻转的标准为：当记录的所述比较器输出的电平信号为预设电平信号时的校准时钟信号的周期数不再变化，且不再变化的持续校准时钟周期数达到预设值时，则所述比较器输出的预设电平信号已翻转。