CN106972859B - 一种低功耗逐次逼近型模数转换器 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 44
- 238000005070 sampling Methods 0.000 claims description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000007704 transition Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
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Abstract
本发明公开了一种低功耗逐次逼近型模数转换器，包括采样保持模块、电容阵列模块、比较模块和数字逻辑控制单元；其中，数字逻辑控制单元中的时钟信号产生部分采用了由反相器、三输入或门和D触发器组成的时钟信号锁定模块，使得每次根据比较器的输出结果进行开关切换时开关阵列中只有一个开关进行切换，其他开关被锁定，保持不动，从而避免了由于开关误触发而产生的不必要的功耗，降低了数模转换器的功耗。
Description
技术领域
本发明属于模数转换技术领域，具体涉及一种低功耗逐次逼近型模数转换器。
背景技术
模数转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件。数字电子设备的应用日益广泛，几乎在所有国民经济的所有领域之中都可以看到其身影。但是数字电子设备只能够处理数字信号，处理的结果还是数字量，而在很多场合，要处理的信息往往是连续变化的量，温度、压力、速度等，这些非电子信号的模拟量先要经过传感器变成电压或者电流信号，然后再转换成数字量，才能够送往计算机进行处理。ADC转换一般要经过采样、保持、量化及编码4个过程。在实际电路中，有些过程是合并进行的，如采样和保持，量化和编码在转换过程中是同时实现的。
模数转换器重要的性能参数包括转换精度、转换速度、功耗、面积等等。转换的精度通常用输出的数字信号的位数的多少表示。转换器能够准确输出的数字信号的位数越多，表示转换器能够分辨输入信号的能力越强，转换器的性能也就越好。转换器的转换速度越快意味能够更快的将模拟信号转换为数字信号。随着数字电子计算机的不断进步，运算速度越来越快，因此在某些场合对模拟信号的编码速度要求越来越高，在这些应用场合，高速的模数转换器是十分重要的。转换器的功耗和面积也是影响模数转换器的重要因素。例如，用于植入式医疗设备的模数转换器通常要求模数转换器有较小的面积以及极低的功耗，这样植入式医疗设备才更易于植入人体，同时能有较长的工作寿命，避免体积过大带来的不适以及频繁更换器件给患者带来的痛苦。然而，模数转换器的这些性能因素之间存在互相制约的关系，通常需要根据实际情况来进行权衡。
因此，模数转换器经过30多年的发展，经历了多次的技术革新，发展出不同种类的模数转换器，包括并行、逐次逼近型、积分型ADC、流水线型和∑-Δ型ADC等，它们各有其优缺点，能满足不同的应用场合的使用。其中，逐次逼近型模数转换器主要应用于中速或较低速、中等精度的数据采集和智能仪器中，其主要包括比较器、数模转换器、时序控制逻辑和寄存器电路；其工作原理为：首先，模拟输入信号经过采样/保持电路之后，送入电压比较器，与数模转换器DAC输出的基准电压进行比较，产生相应的数字高/低电平被时序控制逻辑电路控制的逐次逼近寄存器读取；数字控制逻辑和逐次逼近寄存器的作用是逐次判断数字输出码的每一位。
由于逐次逼近型模数转换器的工作原理及应用特点，人们常常会采取不同的方法来降低它的功耗，从而使它具有更高的综合性能。降低逐次逼近型模数转换器功耗的方法有很多。例如，通过改进电容阵列的结构，采取更加优化的电容开关切换策略等可以有效降低电容阵列模块的功耗。在满足各项性能要求的情况下尽可能地选择低功耗的比较器，也可以降低转换器的整体功耗。针对数字逻辑控制模块，在实现控制功能的前提下，通过降低模块中开关切换的频率也能降低转换器的功耗。
发明内容
鉴于上述，本发明提供了一种低功耗逐次逼近型模数转换器，能够使得每次根据比较器的输出结果进行开关切换时开关阵列中只有一个开关进行切换，其他开关被锁定，保持不动，从而避免了由于开关误触发而产生的不必要的功耗，降低了数模转换器的功耗。
一种低功耗逐次逼近型模数转换器，包括：采样保持模块、比较模块、数字逻辑控制单元以及两个电容阵列模块；其中：
所述的采样保持模块用于对差分形式的模拟信号进行采样保持，得到两路差分采样信号；
所述的电容阵列模块根据对应的一路差分采样信号以及数字逻辑控制单元提供的n-1组开关控制信号，逐次生成n组上极板电压；所述开关控制信号由n-1位开关电平组成，其用于通过对开关的通断控制以决定电容阵列模块中除最高位开关电容外的其他n-1个开关电容的下极板电压，n为大于1的自然数；
所述的比较模块用于比较两个电容阵列模块的上极板电压，并逐次生成n个比较信号；
所述的数字逻辑控制单元用于根据所述的比较信号逐次生成n-1组开关控制信号，用以对电容阵列模块进行控制。
所述的数字逻辑控制单元包括：
时钟信号锁定模块，用于根据外部给定的基准时钟信号产生n-1路内部时钟信号，各路内部时钟信号中的低电平脉冲依次延时一个基准时钟周期；
电容阵列控制信号产生模块，用于根据所述比较信号以及n-1路内部时钟信号逐次生成n-1组开关控制信号，用以对电容阵列模块进行控制。
所述时钟信号锁定模块包括两个反相器INV1～INV2、一个与门和n个时钟信号锁定子模块；其中，各时钟信号锁定子模块通过上级信号输入端和下级信号输出端依次串联，前n-1个时钟信号锁定子模块的内部时钟输出端对应产生n-1路内部时钟信号，第n个时钟信号锁定子模块的下级信号输出端与反相器INV1的输入端相连，反相器INV1的输出端和与门的第一输入端相连，与门的第二输入端接外部给定的重置信号，与门的输出端与各时钟信号锁定子模块的复位端相连，反相器INV2的输入端接基准时钟信号，反相器INV2的输出端与各时钟信号锁定子模块的外部时钟输入端相连。
所述电容阵列控制信号产生模块由n-1个D触发器组成，所述D触发器的输入端接所述的比较信号，时钟端接对应的一路内部时钟信号，复位端接外部给定的重置信号，输出端产生对应的一位开关电平；各D触发器输出的开关电平组成所述的开关控制信号。
所述时钟信号锁定模块中的第一个时钟信号锁定子模块由一个两输入的或门和一个D触发器组成；其中，或门的第一输入端作为该时钟信号锁定子模块的外部时钟输入端，或门的第二输入端与D触发器的输出端相连并作为该时钟信号锁定子模块的下级信号输出端，或门的输出端与D触发器的时钟端相连并作为该时钟信号锁定子模块的内部时钟输出端，D触发器的输入端接电源电压，D触发器的复位端作为该时钟信号锁定子模块的复位端。
所述时钟信号锁定模块中除第一个时钟信号锁定子模块外的其他n-1个时钟信号锁定子模块均由一个反相器、一个三输入的或门和一个D触发器组成；其中，反相器的输入端作为时钟信号锁定子模块的上级信号输入端，反相器的输出端与或门的第一输入端相连，或门的第二输入端作为时钟信号锁定子模块的外部时钟输入端，或门的第三输入端与D触发器的输出端相连并作为时钟信号锁定子模块的下级信号输出端，或门的输出端与D触发器的时钟端相连并作为时钟信号锁定子模块的内部时钟输出端，D触发器的输入端接电源电压，D触发器的复位端作为时钟信号锁定子模块的复位端。
本发明通过对传统逐次逼近型模数转换器中的数字逻辑控制单元进行改进，使得每次根据比较器的输出结果进行开关切换时开关阵列中只有一个开关进行切换，其他开关被锁定，保持不动，从而避免了由于开关误触发而产生的不必要的功耗，降低了数模转换器的功耗。
本发明数字逻辑控制单元中的时钟信号锁定模块与传统数字逻辑控制单元中的内部时钟产生模块相比，在产生内部时钟信号的基础上增加了锁定功能，使得电容阵列控制信号产生模块中始终只有一个D触发器在工作，从而降低了电路功耗。
附图说明
图1为本发明模数转换器的结构示意图。
图2为传统数字逻辑控制单元的电路结构示意图。
图3为本发明数字逻辑控制单元的电路结构示意图。
图4为本发明时钟信号锁定子模块与电容阵列控制信号产生子模块连接结构示意图。
图5为时钟信号锁定子模块之间的连接结构示意图。
图6为本发明时钟信号锁定模块的信号时序示意图。
具体实施方式
为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。
如图1所示，本发明低功耗逐次逼近型模数转换器，包括：采样保持模块、比较模块、数字逻辑控制单元以及两个电容阵列模块；其中：采样保持模块用于对差分形式的模拟信号进行采样保持，得到两路差分采样信号；电容阵列模块根据对应的一路差分采样信号以及数字逻辑控制单元提供的n-1组开关控制信号(开关控制信号由n-1位开关电平组成，其用于通过对开关的通断控制以决定电容阵列模块中除最高位开关电容外的其他n-1个开关电容的下极板电压)，逐次生成n组上极板电压；比较模块用于比较两个电容阵列模块的上极板电压，并逐次生成n个比较信号；数字逻辑控制单元用于根据所述的比较信号逐次生成n-1组开关控制信号，用以对电容阵列模块进行控制。
传统的数字逻辑控制单元整体电路如图2所示，它是由内部时钟产生模块和电容阵列控制信号产生模块组成。其中，内部时钟信号产生模块由D触发器序列和少量的数字逻辑电路组成。内部时钟信号产生模块根据基准时钟信号产生内部时钟信号，从而控制电容阵列控制信号产生模块。电容阵列控制信号产生模块主要由DFF(D-flip-flop，D触发器)序列组成，它根据比较模块输出的比较信号和内部时钟产生模块提供的内部时钟信号输出相应的电容阵列控制信号。
而本发明的数字逻辑控制单元整体电路如图3所示，它是由时钟信号锁定模块和电容阵列控制信号产生模块组成。其中，电容阵列控制信号产生模块采用了传统的数字逻辑控制模块中电容阵列控制信号产生模块的结构。时钟信号锁定模块与传统的数字逻辑控制模块中的内部时钟产生模块相比，在产生内部时钟信号的基础上增加了锁定功能，使得电容阵列控制信号产生模块中始终只有一个DFF在工作，从而降低了电路功耗。
时钟信号锁定模块中的n-1个时钟信号锁定子模块与电容阵列控制信号产生模块中n-1个电容阵列控制信号产生子模块一一对应，如图4所示。
以任意两个相连的时钟信号锁定子模块来说明时钟信号锁定模块的工作原理。为方便起见，我们把它们分别称为第一时钟信号锁定子模块和第二时钟信号锁定子模块，如图5所示。
第一时钟信号锁定子模块的输入信号，即时钟锁定模块中间信号1是由上一级的时钟信号锁定子模块产生的。第一时钟信号锁定子模块的输出信号，即时钟锁定模块中间信号2将作为第二时钟信号锁定子模块的输入信号。
在起始时刻t0，第一时钟信号锁定子模块的输入信号，即时钟锁定模块中间信号1为低电平，经过反相器1后为高电平，所以三输入或门1的输出，即内部时钟信号1为高电平。DFF 1由于还未受到上升沿触发，所以它的输出为低电平，即时钟锁定模块中间信号2为低电平。
在下一时刻t1，时钟锁定模块中间信号1跳变为高电平，经过反相器1后为低电平，时钟锁定模块中间信号2仍然为低电平，内部时钟信号1仍为高电平。
在时钟锁定模块中间信号1跳变为高电平后外部时钟信号的第一个下降沿到来时，即时刻t2，三输入或门1的输出跳变为低电平，即内部时钟信号1跳变为低电平。DFF 1是受上升沿触发，因此它仍未受到触发，其输出信号，即时钟锁定模块中间信号2仍为低电平。
在t2时刻之后外部时钟信号的第一个上升沿到来时，即时刻t3，三输入或门1的输出又跳变回高电平，即内部时钟信号1跳变回高电平。此时，DFF 1受到信号上升沿的触发，其输出由低电平跳变为高电平。
时钟锁定模块中间信号1、外部时钟信号、时间锁定模块中间信号2和内部时钟信号1的时序如图6所示。
根据图6可以看出，内部时钟信号1仅会在时钟锁定模块中间信号1变为高电平之后的第一个外部时钟信号下降沿跳变为低电平，并在此外部时钟信号周期的上升沿重新跳变为高电平，随后保持不变直至下一个转换周期。
电路中所使用的DFF为主从触发器，它由主触发器和从触发器组成，在DFF的时钟信号为高电平时，其内部的主触发器停止工作。由于内部时钟信号1仅在一个时钟周期内发生两次跳变，而在转换周期的其他时间内都保持为高电平，所以DFF中的主触发器在内部时钟信号为高电平的时间段内都被锁定为不工作的状态。而传统时钟信号在跳变为低电平之后不会跳变回高电平，而是保持低电平直至转换周期结束，因此DFF的主触发器始终保持工作的状态。采用时钟信号锁定系统能够有效地降低DFF的功耗，进而降低数字逻辑控制系统的功耗。
上述对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明。熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。
Claims (1)
1.一种低功耗逐次逼近型模数转换器，包括：采样保持模块、比较模块、数字逻辑控制单元以及两个电容阵列模块；其特征在于：
所述的采样保持模块用于对差分形式的模拟信号进行采样保持，得到两路差分采样信号；
所述的电容阵列模块根据对应的一路差分采样信号以及数字逻辑控制单元提供的n-1组开关控制信号，逐次生成n组上极板电压；所述开关控制信号由n-1位开关电平组成，其用于通过对开关的通断控制以决定电容阵列模块中除最高位开关电容外的其他n-1个开关电容的下极板电压，n为大于1的自然数；
所述的比较模块用于比较两个电容阵列模块的上极板电压，并逐次生成n个比较信号；
所述的数字逻辑控制单元用于根据所述的比较信号逐次生成n-1组开关控制信号，用以对电容阵列模块进行控制；
所述的数字逻辑控制单元包括：
时钟信号锁定模块，用于根据外部给定的基准时钟信号产生n-1路内部时钟信号，各路内部时钟信号中的低电平脉冲依次延时一个基准时钟周期；
电容阵列控制信号产生模块，用于根据所述比较信号以及n-1路内部时钟信号逐次生成n-1组开关控制信号，用以对电容阵列模块进行控制；
所述时钟信号锁定模块包括两个反相器INV1～INV2、一个与门和n个时钟信号锁定子模块；其中，各时钟信号锁定子模块通过上级信号输入端和下级信号输出端依次串联，前n-1个时钟信号锁定子模块的内部时钟输出端对应产生n-1路内部时钟信号，第n个时钟信号锁定子模块的下级信号输出端与反相器INV1的输入端相连，反相器INV1的输出端和与门的第一输入端相连，与门的第二输入端接外部给定的重置信号，与门的输出端与各时钟信号锁定子模块的复位端相连，反相器INV2的输入端接基准时钟信号，反相器INV2的输出端与各时钟信号锁定子模块的外部时钟输入端相连；
所述电容阵列控制信号产生模块由n-1个D触发器组成，所述D触发器的输入端接所述的比较信号，时钟端接对应的一路内部时钟信号，复位端接外部给定的重置信号，输出端产生对应的一位开关电平；各D触发器输出的开关电平组成所述的开关控制信号；
所述时钟信号锁定模块中的第一个时钟信号锁定子模块由一个两输入的或门和一个D触发器组成；其中，或门的第一输入端作为该时钟信号锁定子模块的外部时钟输入端，或门的第二输入端与D触发器的输出端相连并作为该时钟信号锁定子模块的下级信号输出端，或门的输出端与D触发器的时钟端相连并作为该时钟信号锁定子模块的内部时钟输出端，D触发器的输入端接电源电压，D触发器的复位端作为该时钟信号锁定子模块的复位端；
所述时钟信号锁定模块中除第一个时钟信号锁定子模块外的其他n-1个时钟信号锁定子模块均由一个反相器、一个三输入的或门和一个D触发器组成；其中，反相器的输入端作为时钟信号锁定子模块的上级信号输入端，反相器的输出端与或门的第一输入端相连，或门的第二输入端作为时钟信号锁定子模块的外部时钟输入端，或门的第三输入端与D触发器的输出端相连并作为时钟信号锁定子模块的下级信号输出端，或门的输出端与D触发器的时钟端相连并作为时钟信号锁定子模块的内部时钟输出端，D触发器的输入端接电源电压，D触发器的复位端作为时钟信号锁定子模块的复位端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710103653.6A CN106972859B (zh) | 2017-02-24 | 2017-02-24 | 一种低功耗逐次逼近型模数转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710103653.6A CN106972859B (zh) | 2017-02-24 | 2017-02-24 | 一种低功耗逐次逼近型模数转换器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106972859A CN106972859A (zh) | 2017-07-21 |
| CN106972859B true CN106972859B (zh) | 2019-12-13 |
Family
ID=59329522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710103653.6A Active CN106972859B (zh) | 2017-02-24 | 2017-02-24 | 一种低功耗逐次逼近型模数转换器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106972859B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 2017-02-24 CN CN201710103653.6A patent/CN106972859B/zh active Active
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|---|---|
| CN106972859A (zh) | 2017-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |