CN102857226A

CN102857226A - 一种逐次逼近型模数转换器

Info

Publication number: CN102857226A
Application number: CN2012103636081A
Authority: CN
Inventors: 吴晓波; 柯研家; 赵梦恋; 邓琳; 刘晴; 孙鹏; 杨瑾
Original assignee: Zhejiang University ZJU
Current assignee: Zhejiang University ZJU
Priority date: 2012-09-26
Filing date: 2012-09-26
Publication date: 2013-01-02
Anticipated expiration: 2032-09-26
Also published as: CN102857226B

Abstract

本发明公开了一种逐次逼近型模数转换器，包括：采样模块、高位量化模块、电容阵列模块、比较模块和逐次逼近型寄存器；其中，高位量化模块用于对所述的采样信号进行高位量化，得到模拟信号的m位高位数码，进而根据m位高位数码确定电容阵列模块最高位电容的下极板电压。本发明通过一面积相对较小以比较器为核心的高位量化模块对输入模拟信号的进行高位量化，该模块还负责选择接入电容阵列的最高位电容下级板电压，这样能够减少在单纯使用电荷再分布电容阵列方案中对高位进行量化时需要的高位大电容，进而大大缩减了ADC集成电路版图的面积。

Description

一种逐次逼近型模数转换器

技术领域

本发明属于模数转换技术领域，具体涉及一种逐次逼近型模数转换器。

背景技术

模数转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件。数字电子设备的应用日益广泛，几乎在所有国民经济的所有领域之中都可以看到其身影。但是数字电子设备只能够处理数字信号，处理的结果还是数字量，而在很多场合，所要处理的信息往往是连续变化的量，如温度、压力、速度等，这些非电子信号的模拟量先要经过传感器变成电压或者电流信号，然后再转换成数字量，才能够送往计算机进行处理。ADC转换一般要经过采样、保持、量化及编码4个过程。在实际电路中，有些过程是合并进行的，如采样和保持，量化和编码在转换过程中是同时实现的。

模数转换器最重要的参数是转换的精度，通常用输出的数字信号的位数的多少表示。转换器能够准确输出的数字信号的位数越多，表示转换器能够分辨输入信号的能力越强，转换器的性能也就越好。模数转换器另一个重要的参数是转换速度，转换速度越快意味着能够更快的将模拟信号转换为数字信号。随着数字电子计算机的不断进步，运算速度越来越快，因此在某些场合对模拟信号的编码速度要求越来越高，在这些应用场合，高速的模数转换器是十分重要的。

模数转换器发展了30多年，经历了多次的技术革新，包括并行、逐次逼近型、积分型ADC、流水线型和∑-Δ型ADC等，它们各有其优缺点，能满足不同的应用场合的使用。其中，逐次逼近型模数转换器(SAR ADC)主要应用于中速或较低速、中等精度的数据采集和智能仪器中，其主要包括比较器、数模转换器、时序控制逻辑和寄存器电路；其工作原理为：首先，模拟输入信号经过采样/保持电路之后，送入电压比较器，与DAC输出的基准电压进行比较，产生相应的数字高/低电平被时序控制逻辑电路控制的逐次逼近寄存器读取；数字控制逻辑和逐次逼近寄存器的作用是逐次判断数字输出码的每一位。

由于当前集成电路工艺的原因，为了实现较低的功耗，逐次逼近型模数转换器通常采用基于电荷再分布电容阵列的方案。图1为传统的基于电荷再分布电容阵列的逐次逼近型模数转换器，在该方案中通过逐次控制电容阵列下极板的电压，使得两电容阵列上极板的电压差能够和当前可决定的量化输出位之间建立一种关系，通过比较器来判断该位是“0”还是“1”。但由于制造工艺的原因，在集成电路中，电容会占据大量面积，若模数转换器的位数增高，电容阵列需要的面积会呈倍数增长。

发明内容

针对现有技术所存在的上述技术缺陷，本发明提供了一种逐次逼近型模数转换器，能够有效减少占用集成电路版图的面积。

一种逐次逼近型模数转换器，包括：采样模块、高位量化模块、电容阵列模块、比较模块和逐次逼近型寄存器；其中：

所述的采样模块用于对模拟信号进行采样，得到采样信号；

所述的高位量化模块用于对所述的采样信号进行高位量化，得到模拟信号的m位高位数码，进而根据m位高位数码确定电容阵列模块最高位电容的下极板电压；

所述的电容阵列模块根据最高位电容的下极板电压以及逐次逼近型寄存器提供的n-1组下极板电压，逐次生成n组上极板电压；

所述的比较模块用于比较所述的上极板电压，并逐次生成n个比较信号；

所述的逐次逼近型寄存器用于根据所述的比较信号逐次生成n-1组下极板电压，并输出模拟信号的n位低位数码。

m和n均为大于0且预先设定的自然数，且所述的模拟信号对应的数字信号的总位数为m+n。

所述的高位量化模块包括：2^m-1个比较器、一编码器和一电压选择器；其中：

所述的比较器用于将采样信号与对应的比较电压进行比较并输出比较结果；

所述的编码器用于对所有比较器输出的比较结果进行编码，得到模拟信号的m位高位数码；

所述的电压选择器用于根据m位高位数码确定电容阵列模块最高位电容的下极板电压。

所述的2m-1个比较器将采样信号分别与2^m-1个比较电压进行比较，2^m-1个比较电压分别为Vref/2^m、2Vref/2^m、3Vref/2^m、...、(2^m-1)Vref/2^m，Vref为给定的基准电压。

优选地，所述的高位量化模块包括有3个比较器，即m设定为2；而当m在增加时，需要的比较器的个数会呈指数快速增加，比较器数目的增加也会给该模块中编码器的设计带来负担，因此将m设为2是比较合适的。

优选地，所述的编码器由三个反相器INV1～INV3、四个与门AND1～AND4和两个或门OR1～OR2组成；其中，三个反相器的输入端分别接收三个比较器输出的信号A～C，三个反相器的输出端分别输出信号a～c；与门AND1的输入端接收信号A、信号B和信号c，输出端输出信号D1；与门AND2的输入端接收信号A、信号b和信号c，输出端输出信号D2；与门AND3的输入端接收信号a、信号B和信号c，输出端输出信号D3；与门AND4的输入端接收信号A和信号B，输出端输出信号D4；或门OR1的输入端接收信号D1和信号C，输出端输出高位数码B0；或门OR2的输入端接收信号D2、信号D3和信号D4，输出端输出高位数码B1。该编码器通过编码的冗余设计将理论上不可能出现的集中逻辑情况也引入编码，以提高电路的可靠性。

所述的电压选择器由两个反相器INV4～INV5、四个与门AND5～AND8、一个或门OR3和三块Bootstrap(自举升压)电路模块组成；其中，两个反相器的输入端分别接收编码器输出的高位数码B0～B1，两个反相器的输出端分别输出信号b0～b1；与门AND5的输入端接收信号b0和信号b1，输出端输出信号x；与门AND6的输入端接收信号b0和信号B1，输出端与或门OR3的第一输入端相连；与门AND7的输入端接收信号B0和信号b1，输出端与或门OR3的第二输入端相连；与门AND8的输入端接收信号B0和信号B1，输出端输出信号z；或门OR3的输出端输出信号y；第一Bootstrap电路模块的输入端接收给定的参考电压，时钟端接收信号x；第二Bootstrap电路模块的输入端接收给定的基准电压，时钟端接收信号y；第三Bootstrap电路模块的输入端接地，时钟端接收信号z；三个Bootstrap电路模块的输出端共连并生成最高位电容的下极板电压。

本发明对输入模拟信号的量化分为两个阶段，第一阶段为高位的量化，第二阶段为低位的量化：高位量化通过高位量化模块完成，该模块的量化过程是将输入信号与几个基准值通过比较器进行比较，将得到的比较结果按照大小逻辑关系进行编码，从而得到对应的高位量化结果。根据该结果，该模块中的电压选择器进而选择电容阵列中最高位电容的下极板电压。完成了上述高位量化工作后，高位量化模块停止工作，接下来的量化由基于电荷再分配式DAC实现的逐次逼近算法完成。

本发明通过一面积相对较小以比较器为核心的高位量化模块对输入模拟信号的高位进行量化，该模块还负责选择接入电容阵列的最高位电容下级板电压，这样能够减少在单纯使用电荷再分布电容阵列方案中对高位进行量化时需要的高位大电容，进而大大缩减了ADC集成电路版图的面积。

附图说明

图1为传统逐次逼近型模数转换器的结构示意图。

图2为本发明逐次逼近型模数转换器的结构示意图。

图3为Bootstrap电路模块的电路结构示意图。

图4为高位量化模块的结构示意图。

图5为编码器的结构示意图。

图6为电压选择器的结构示意图。

图7为比较模块的电路结构示意图。

图8为逐次逼近型寄存器的结构示意图。

图9为逐次逼近型寄存器中寄存器芯片的结构示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。

如图2所示，一种逐次逼近型模数转换器，包括：采样模块、高位量化模块、电容阵列模块、比较模块和逐次逼近型寄存器；

该模数转换器为差分式结构，其输入为一对差分的模拟信号V_ip和V_in，模数转换器用于对模拟信号V_ip进行模数转换。

采样模块用于对模拟信号V_ip和V_in进行采样，得到采样信号V_p和V_n；其由两个Bootstrap电路模块组成，两个Bootstrap电路模块的输入端分别接收模拟信号V_ip和V_in；Bootstrap电路模块的电路结构如图3所示，其中in为输入端，out为输入端，clk为外部设备提供的时钟信号。

高位量化模块用于对采样信号V_p进行高位量化，得到模拟信号V_ip的2位高位数码B0～B1，进而根据高位数码B0～B1确定电容阵列模块最高位电容的下极板电压VS_1p；如图4所示，高位量化模块包括：三个比较器、一编码器和一电压选择器，其中：

比较器用于将采样信号V_p与对应的比较电压进行比较并输出比较结果；三个比较器将采样信号V_p分别与三个比较电压进行比较，三个比较电压分别为Vref/4、Vref/2和3Vref/4，Vref为给定的基准电压，本实施方式中Vref＝5V。

编码器用于对所有比较器输出的比较结果进行编码，得到模拟信号的2位高位数码；如图5所示，本实施方式中编码器由三个反相器INV1～INV3、四个与门AND1～AND4和两个或门OR1～OR2组成；其中，三个反相器的输入端分别接收三个比较器输出的信号A～C，三个反相器的输出端分别输出信号a～c；与门AND1的输入端接收信号A、信号B和信号c，输出端输出信号D1；与门AND2的输入端接收信号A、信号b和信号c，输出端输出信号D2；与门AND3的输入端接收信号a、信号B和信号c，输出端输出信号D3；与门AND4的输入端接收信号A和信号B，输出端输出信号D4；或门OR1的输入端接收信号D1和信号C，输出端输出高位数码B0；或门OR2的输入端接收信号D2、信号D3和信号D4，输出端输出高位数码B1。

高位量化模块中的编码器存在冗余状态，本实施方式的编码器通过编码冗余设计将理论上不可能出现的集中逻辑情况也引入编码；三个比较器的输出状态理论上的可能情况如下：000，001，010，011，100，101，110，111，共有八种；实际上，若比较器不存在非理想偏差，则可能的情况只有如下四种：000，001，011，111；其他4种情况：010，100，101，110在理想情况下不可能发生，在本编码器中设置了冗余单元将这些情况也纳入编码，如表1所示。

表1

电压选择器用于根据高位数码B0～B1确定电容阵列模块最高位电容的下极板电压VS_1p；如图6所示，电压选择器由两个反相器INV4～INV5、四个与门AND5～AND8、一个或门OR3和三块Bootstrap电路模块组成；其中，两个反相器的输入端分别接收编码器输出的高位数码B0～B1，两个反相器的输出端分别输出信号b0～b1；与门AND5的输入端接收信号b0和信号b1，输出端输出信号x；与门AND6的输入端接收信号b0和信号B1，输出端与或门OR3的第一输入端相连；与门AND7的输入端接收信号B0和信号b1，输出端与或门OR3的第二输入端相连；与门AND8的输入端接收信号B0和信号B1，输出端输出信号z；或门OR3的输出端输出信号y；第一Bootstrap电路模块的输入端接收给定的参考电压(2Vref)，时钟端接收信号x；第二Bootstrap电路模块的输入端接收给定的基准电压Vref，时钟端接收信号y；第三Bootstrap电路模块的输入端接地，时钟端接收信号z；三个Bootstrap电路模块的输出端共连并生成最高位电容的下极板电压VS_1p。

电容阵列模块根据最高位电容的下极板电压VS_1p以及逐次逼近型寄存器提供的其他3组下极板电压，逐次生成4组上极板电压；由于差分式结构，电容阵列模块由两组电容阵列组成，如图2所示，每组电容阵列由五个容值不一的电容组成，五个电容的一端共连构成电容阵列的上极板，两组电容阵列的上极板分别与采样模块的两个Bootstrap电路模块的输出端以及比较模块的正反相输入端相连。上排电容阵列的五个电容的另一端分别接收下极板电压VS_1p、VS_2p、VS_3p、VS_4p和给定的共模电压V_cm；下排电容阵列的五个电容的另一端分别接收下极板电压VS_1n、VS_2n、VS_3n、VS_4n和给定的共模电压V_cm；本实施方式中V_cm＝2.5V。

其中，下极板电压VS_1n由两个反相器串联生成，前一反相器的输入端接收高位数码B0，后一反相器的输出端输出下极板电压VS_1n；两个反相器的电源端接收基准电压Vref。

比较模块用于比较上极板电压，逐次生成4个比较信号；本实施方式比较模块采用如图7所示的电路结构，其中，Vin_p和Vin_n分别为比较模块的正相输入端和反相输入端，Out为输出端，clk_c为外部设备提供的时钟信号。

逐次逼近型寄存器用于根据比较信号逐次生成3组下极板电压，并输出模拟信号的4位低位数码B2～B5；本实施方式逐次逼近型寄存器采用如图8所示的电路结构，其由五块寄存器芯片组成，寄存器芯片1～3的结构相同，其具体电路结构如图9所示；寄存器芯片0和寄存器芯片4的功能仅仅是完成在系统时钟clk到来时将暂存在寄存器内的数据传递出去，直接以D触发器实现即可。

其中，IN为比较模块生成的比较信号，clk_i为外部设备提供的时钟信号，且为0～4的数码以分别控制启动五块寄存器芯片；后四块寄存器分别输出低位数码B2～B5，中间三块寄存器还分别逐次生成3组下极板电压VS_2p～VS_2n、VS_3p～VS_3n和VS_4p～VS_4n以分别提供给电容阵列模块中的电容。

以ADC输出6位数码为例，若均采用差分输入方式，单位电容面积均为C，采用传统逐次逼近型ADC，系统需要128个单位电容；采用上极板电压采样的结构，系统需要64个单位电容，而若采用本实施方式，系统仅需要32个单位电容。故本发明能够大大缩减逐次逼近型ADC的芯片面积。

Claims

1.一种逐次逼近型模数转换器，其特征在于，包括：采样模块、高位量化模块、电容阵列模块、比较模块和逐次逼近型寄存器；其中：

所述的采样模块用于对模拟信号进行采样，得到采样信号；

所述的电容阵列模块根据最高位电容的下极板电压以及逐次逼近型寄存器提供的n-1组下极板电压，逐次生成n组上极板电压；m和n均为大于0的自然数；

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述的高位量化模块包括：2^m-1个比较器、一编码器和一电压选择器；其中：所述的比较器用于将采样信号与对应的比较电压进行比较并输出比较结果；所述的编码器用于对所有比较器输出的比较结果进行编码，得到模拟信号的m位高位数码；所述的电压选择器用于根据m位高位数码确定电容阵列模块最高位电容的下极板电压。

3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述的2m-1个比较器对应接收的2m-1个比较电压分别为Vref/2m、2Vref/2m、3Vref/2m、...、(2m-1)Vref/2m，Vref为给定的基准电压。

4.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述的高位量化模块包括3个比较器。

5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于：所述的编码器由三个反相器INV1～INV3、四个与门AND1～AND4和两个或门OR1～OR2组成；其中，三个反相器的输入端分别接收三个比较器输出的信号A～C，三个反相器的输出端分别输出信号a～c；与门AND1的输入端接收信号A、信号B和信号c，输出端输出信号D1；与门AND2的输入端接收信号A、信号b和信号c，输出端输出信号D2；与门AND3的输入端接收信号a、信号B和信号c，输出端输出信号D3；与门AND4的输入端接收信号A和信号B，输出端输出信号D4；或门OR1的输入端接收信号D1和信号C，输出端输出高位数码B0；或门OR2的输入端接收信号D2、信号D3和信号D4，输出端输出高位数码B1。

6.根据权利要求4所述的逐次逼近型模数转换器，其特征在于：所述的电压选择器由两个反相器INV4～INV5、四个与门AND5～AND8、一个或门OR3和三块Bootstrap电路模块组成；其中，两个反相器的输入端分别接收编码器输出的高位数码B0～B1，两个反相器的输出端分别输出信号b0～b1；与门AND5的输入端接收信号b0和信号b1，输出端输出信号x；与门AND6的输入端接收信号b0和信号B1，输出端与或门OR3的第一输入端相连；与门AND7的输入端接收信号B0和信号b1，输出端与或门OR3的第二输入端相连；与门AND8的输入端接收信号B0和信号B1，输出端输出信号z；或门OR3的输出端输出信号y；第一Bootstrap电路模块的输入端接收给定的参考电压，时钟端接收信号x；第二Bootstrap电路模块的输入端接收给定的基准电压，时钟端接收信号y；第三Bootstrap电路模块的输入端接地，时钟端接收信号z；三个Bootstrap电路模块的输出端共连并生成最高位电容的下极板电压。