CN104218952A - 一种用于逐次逼近型模数转换器的高速开关时序 - Google Patents

Abstract

本发明提供一种用于逐次逼近型模数转换器的高速开关时序，模数转换器包括：N位顺序连接的电容组，每位电容组均包括第一电容阵列、第二电容阵列；第一位电容组处于第二连接状态，其余电容组处于第一连接状态；第一连接状态为：第一电容阵列的下极板连接低电平电压，第二电容阵列的下极板连接高电平电压；第二连接状态为：第一电容阵列的下极板连接高电平电压，第二电容阵列的下极板连接低电平电压；比较器，所有第一电容阵列的上极板与比较器的第一输入端连接，所有第二电容阵列的上极板与比较器的第二输入端连接；与比较器连接的逻辑模块，按照内部存储时隙指令控制电容组的连接状态。本发明的时序可使模数转换器的电容面积更小，转换速度更快。

Description

一种用于逐次逼近型模数转换器的高速开关时序

技术领域

本发明涉及模数转换领域，特别是一种用于逐次逼近型模数转换器的高速开关时序。

背景技术

模数转换器作为连接模拟系统和数字处理系统的桥梁，其低功耗设计显得尤为重要。逐次逼近型模数转换器由于其高速、结构简单、面积小、功耗利用率高而广泛应用于各种高速低功耗系统中。

逐次逼近型模数转换器一般为电容式结构。现有的模数转换器受到工艺的限制，一般N位的模数转换器需要采用大于N+2对电容组实现模数转换工作，其单位电容取值一般较大，而且需要很大的电容面积，从而导致模数转换过程中速度偏慢，降低了逐次逼近型模数转换器的整体速度。

发明内容

本发明要解决的技术问题是提供一种用于逐次逼近型模数转换器的高速开关时序，能够有效减少电容面积，并且转换速度更快。

为解决上述技术问题，本发明的实施例提供一种用于逐次逼近型模数转换器的高速开关时序，包括一模数转换器，其中，所述模数转换器包括：

N位顺序连接的电容组，每位电容组均包括第一电容阵列以及第二电容阵列；其中，第一位电容组处于第二连接状态，其余电容组处于第一连接状态；所述第一连接状态为：第一电容阵列的下极板连接低电平电压，第二电容阵列的下极板连接高电平电压；所述第二连接状态为：第一电容阵列的下极板连接高电平电压，第二电容阵列的下极板连接低电平电压；

比较器；其中，所有第一电容阵列的上极板与所述比较器的第一输入端连接，所有第二电容阵列的上极板与所述比较器的第二输入端连接；

与所述比较器连接的逻辑模块，按照内部存储的时隙指令控制电容组的连接状态。

其中，最后两个有效位电容组为单位电容组，其第一电容阵列以及第二电容阵列均为一个单位电容；其余电容组为二进制电容组，其第一电容阵列以及第二电容阵列均包含2^N-1-K个单位电容；其中，K为所属电容组的有效位数，N大于2。

其中，所述逻辑模块按照内部存储的时隙指令执行如下步骤：

步骤1：选取第1位电容组作为目标电容组；

步骤2：判断比较器的比较结果；若所述第一输入端的输出小于所述第二输入端的输出时，则进行步骤3，否则进行步骤4；

步骤3：将下一有效位电容组设为目标电容组，若该下一有效位电容组为最后一位电容组，则将该新的目标电容组设置为第三连接状态并重新判断比较器的比较结果，之后结束；否则将该新的目标电容组设置为第二连接状态并回到步骤2；

步骤4：若该下一有效位电容组为最后一位电容组，则将当前目标电容组设置为第三连接状态并重新判断比较器的比较结果，之后结束；否则将目标电容组恢复为第一连接状态，并将下一有效位电容组设为目标电容组，同时将该新的目标电容组设置为第二连接状态，之后回到步骤2；

其中，所述第三连接状态为：第一电容阵列的下极板以及第二电容阵列的下极板均连接高电平电压。

本发明的上述方案具有如下有益效果：

本发明中的逻辑模块能够根据时隙指令控制电容组的连接状态，从结构上来讲，本发明的时隙可使N位的模数转换器只需采用N位电容组即可实现模数的转换，因此所需电容面积更小，从而转换速度更快。

附图说明

图1为本发明中模数转换器的结构示意图；

图2-图5为4位逐次逼近型模数转换器采用本发明时隙的工作原理图；

图6表示采用本发明时隙的N位逐次逼近型模数转换器的逐次逼近波形图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

如图1所示，一种N位逐次逼近型模数转换器，包括：

N位顺序连接的电容组1，每位电容组1均包括第一电容阵11列以及第二电容阵列12；其中，第一位电容组处于第二连接状态，其余电容组处于第一连接状态；所述第一连接状态为：第一电容阵列11的下极板连接低电平电压，第二电容阵列12的下极板连接高电平电压；所述第二连接状态为：第一电容阵列11的下极板连接高电平电压，12第二电容阵列的下极板连接低电平电压；

比较器2；其中，所有第一电容阵列11的上极板与所述比较器2的第一输入端连接21，所有第二电容阵列12的上极板与所述比较器2的第二输入端连接22；

与所述比较器2连接的逻辑模块3，按照内部存储的时隙指令控制电容组的连接状态。

本发明中的逻辑模块3能够根据时隙指令控制电容组1的连接状态，从而从结构上来讲，本发明的时隙可使N位的模数转换器只需采用N位电容组1即可实现模数的转换，因此所需电容面积更小，从而转换速度更快。

具体地，在本发明的上述实施例中，最后两个有效位电容组为单位电容组，其第一电容阵列11以及第二电容阵列均为一个单位电容；其余电容组为二进制电容组，其第一电容阵列以及第二电容阵列均包含2^N-1-K个单位电容；其中，K为所属电容组的有效位数，N大于2。

具体地，在本发明的上述实施例中，所述逻辑模块3按照内部存储的时隙指令执行如下步骤：

步骤1：选取第1位电容组作为目标电容组；

步骤2：判断比较器2的比较结果；若所述第一输入端21的输出小于所述第二输入端22的输出时，则进行步骤3，否则进行步骤4；

步骤3：将下一有效位电容组设为目标电容组，若该下一有效位电容组为最后一位电容组，则将该新的目标电容组设置为第三连接状态并重新判断比较器的比较结果，之后结束；否则将该新的目标电容组设置为第二连接状态并回到步骤2；

步骤4：若该下一有效位电容组为最后一位电容组，则将当前目标电容组设置为第三连接状态并重新判断比较器的比较结果，之后结束；否则将目标电容组恢复为第一连接状态，并将下一有效位电容组设为目标电容组，同时将该新的目标电容组设置为第二连接状态，之后回到步骤2；

其中，所述第三连接状态为：第一电容阵列11的下极板以及第二电容阵列12的下极板均连接高电平电压。

下面结合图2-图5以4位逐次逼近型模数转换器为例，对本发明的时隙原理进行详细描述：

本实施例的4位逐次逼近型模数转换器具有4位顺序排列电容组，图2-S1所示的是本模数转换器处于初始状态下连接状态，其第一位电容组处于第二连接状态（即其第一电容阵列C1连接高电平电压V_ref，第二电容阵列C′1连接低电平电压），其余电容组处于第一连接状态（C2、C3、C4的下极板连接低电压电平C′2、C′3、C′4的下极板接高电压电平，其中C3、C′3、C4、C′4均为一个单位电容，C2和C′2均包含2个单位电容（即2^N-1-K个单位电容，K=2），C1和C′1均包含4个单位电容；

当该模数转换器开始工作时，进行初次比较阶段：比较器2（图1）比较第一输入端21（图1）以及第二输入端22（图1）的大小（即电压V₁与V₂的大小），若V₁小于V₂，则逻辑模块3（图1）设置第2位电容组进入到第二连接状态（如图2-S2）；若V₁大于V₂，则逻辑模块3（图1）将第1位电容组恢复到第一连接状态，之后逻辑模块3（图1）将第2位电容组进入到第二连接状态，此时模数转换器处于如图2-S3所示的状态。

之后如图3所示，开始进行模数转换的第2次比较阶段：若模数转换器处于S2所示状态，比较器2（图1）再次比较此时的第一输入端21（图1）以及第二输入端22（图1）的大小（即V₁+V_ref/2与V₂的大小，由于此时第2位电容组的单位电容数量是第1位电容组的一半，所以此时的电压V_ref只有原来的一半大小），若V₁+V_ref/2小于V₂，则逻辑模块3（图1）设置第3位电容组为第二连接状态（如图3-S21）；若V₁+V_ref/2大于V₂，则逻辑模块3（图1）将第2位电容组恢复到第一连接状态，并将第3位电容组设为第二连接状态（如图3-S22）。如图4所示，若模数转换器处于S3所示状态，当进行第2次比较阶段时，比较器2（图1）比较此时的第一输入端21（图1）以及第二输入端22（图1）的大小（即V₁-V_ref/2与V₂的大小），若V₁-V_ref/2小于V₂，则逻辑模块3（图1）设置第3位电容组为第二连接状态（如图4-S31）；若V₁-V_ref/2大于V₂，则逻辑模块3（图1）将第2位电容组恢复到第一连接状态，并将第3位电容组设为第二连接状态（如图4-S32）。

此后进入第3次比较阶段：如图5所示，若模数转换器处于S22所示状态，由于下一电容组为最后一位电容组，当比较器2（图1）比较的第一输入端21（图1）小于第二输入端22（图1），即V₁+V_ref/4小于V₂，则图5-221所示，逻辑模块3（图1）将最后一位电容组（第4位电容组）设置为第三连接状态（即C4、C′4的下极板均连接高电平电压）并重新判断比较器的比较结果，之后结束；当比较器2（图1）比较的第一输入端21（图1）大于第二输入端22（图1），则图5-S222所示，将第三位电容组设置为第三连接状态（即C3、C′3的下极板均连接高电平电压）并重新判断比较器的比较结果，之后结束。其余状态下进行第3次比较阶段的转换规则相同，不再赘述。

优选地，在比较过程中，电容组1两端的共模电平时钟应保持固定不变，可大大降低比较器2的动态失调。其共模电压可为高电平电压的一半大小。

综上所述，本实施例4位逐次逼近型模数转换器采用本发明的时隙后，只需要4为电容组1即可实现模数的转换工作。

其中，采用本发明时隙的N位逐次逼近型模数转换器的逐次逼近波形如图6所示，其中，实线代表比较器2（图1）的第一输入端21（图1）的电压，虚线代表比较器2（图1）的第二输入端22（图1）的电压，通过逻辑模块3（图1）的设置，不断相互趋近。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种用于逐次逼近型模数转换器的高速开关时序，包括一模数转换器，其特征在于，所述模数转换器包括：

N位顺序连接的电容组，每位电容组均包括第一电容阵列以及第二电容阵列；其中，第一位电容组处于第二连接状态，其余电容组处于第一连接状态；所述第一连接状态为：第一电容阵列的下极板连接低电平电压，第二电容阵列的下极板连接高电平电压；所述第二连接状态为：第一电容阵列的下极板连接高电平电压，第二电容阵列的下极板连接低电平电压；

比较器；其中，所有第一电容阵列的上极板与所述比较器的第一输入端连接，所有第二电容阵列的上极板与所述比较器的第二输入端连接；

与所述比较器连接的逻辑模块，按照内部存储的时隙指令控制电容组的连接状态。

2.根据权利要求1所述的时序，其特征在于，最后两个有效位电容组为单位电容组，其第一电容阵列以及第二电容阵列均为一个单位电容；其余电容组为二进制电容组，其第一电容阵列以及第二电容阵列均包含2^N-1_K个单位电容；其中，K为所属电容组的有效位数，N大于2。

3.根据权利要求2所述的时序，其特征在于，所述逻辑模块按照内部存储的时隙指令执行如下步骤：

步骤1：选取第1位电容组作为目标电容组；

步骤2：判断比较器的比较结果；若所述第一输入端的输出小于所述第二输入端的输出时，则进行步骤3，否则进行步骤4；

步骤3：将下一有效位电容组设为目标电容组，若该下一有效位电容组为最后一位电容组，则将该新的目标电容组设置为第三连接状态并重新判断比较器的比较结果，之后结束；否则将该新的目标电容组设置为第二连接状态并回到步骤2；

步骤4：若该下一有效位电容组为最后一位电容组，则将当前目标电容组设置为第三连接状态并重新判断比较器的比较结果，之后结束；否则将目标电容组恢复为第一连接状态，并将下一有效位电容组设为目标电容组，同时将该新的目标电容组设置为第二连接状态，之后回到步骤2；

其中，所述第三连接状态为：第一电容阵列的下极板以及第二电容阵列的下极板均连接高电平电压。