CN104639169B - 一种两步转换逐次逼近型模数转换电路结构 - Google Patents

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Abstract

本发明公开了一种两步转换逐次逼近型模数转换电路结构，包括Vip差分信号输入端、Vin差分信号输入端、第一动态比较器、第二动态比较器、M位的DAC电容阵列、M+N位的DAC电容阵列、第一延时电路、第二延时电路、高电平、低电平、控制器、第一数字控制电路、第二数字控制电路、2M个第一开关、2M个第二开关及2N个第三开关。本发明中DAC电容阵列的功耗低、建立时间短。

Description

一种两步转换逐次逼近型模数转换电路结构
技术领域
本发明属于集成电路技术领域，涉及一种两步转换逐次逼近型模数转换电路结构。
背景技术
随着工艺尺寸的进步，SAR ADC的优势越来越凸显出来。因为SAR ADC结构中不含有功耗消耗大的运算放大器电路，主要模块为开关、电容阵列(DAC)、比较器和数字控制逻辑。得益于SAR ADC内主要为数字模块(比较器和DAC阵列除外)，当工艺进步时，SAR ADC的性能不但不会像其他结构ADC显著下降，反而功耗和速度方面有很大的改善。当工艺下降到90纳米以下时，SAR ADC的采样频率可以做到100M以上，同时功耗为1mW上下。可以预见的是，随着工艺的不断改进以及电源电压的降低，SAR ADC的应用将越来越广泛。台湾成功大学张顺志教授的团队在SAR ADC领域成绩斐然，他们首先提出了基于上级板采样的单调切换技术，先后设计出了10位50M和100M、200M采样率的SAR ADC，功耗在2mW以内(L.Chun-Cheng,C.Soon-Jyh,H.Guan-Ying,and L.Ying-Zu,“A 10-bit 50-MS/s SAR ADC with amonotonic capacitor switching procedure,”IEEE J.Solid-State Circuits,vol.45,no.4,pp.731–740,Apr.2010.)；今后，随着工艺的不断发展，SAR ADC在低功耗设计和高采样频率设计方向上将取得更大的发展，同时，高速低功耗的SAR ADC也将成为新的研究方向。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种两步转换逐次逼近型模数转换电路结构，该结构中DAC电容阵列的功耗低、建立时间短。
为达到上述目的，本发明所述的两步转换逐次逼近型模数转换电路结构包括Vip差分信号输入端、Vin差分信号输入端、第一动态比较器、第二动态比较器、M位的DAC电容阵列、M+N位的DAC电容阵列、第一延时电路、第二延时电路、高电平、低电平、控制器、第一数字控制电路、第二数字控制电路、2M个第一开关、2M个第二开关及2N个第三开关；
M位DAC电容阵列中的各电容与高电平及低电平均第一开关相连接；M+N位的DAC电容阵列中高M位DAC电容阵列的各电容与高电平及低电平均通过第二开关相连接，M+N位的DAC电容阵列中低N位DAC电容阵列的各电容与高电平及低电平均通过第三开关相连接；
第一动态比较器的两个输入端分别与Vip差分信号输入端及Vin差分信号输入端相连接，第一动态比较器的输出端与第一延时电路的输入端相连接，第一延时电路的输出端与第一动态比较器的控制端及第一数字控制电路的输入端相连接，第一数字控制电路的输出端与各第一开关的控制端相连接；
第二动态比较器的两个输入端分别与Vip差分信号输入端及Vin差分信号输入端相连接，第二动态比较器的输出端与第二延时电路的输入端相连接，第二延时电路的输出端与第二动态比较器的控制端及第二数字控制电路的输入端相连接，第二数字控制电路的输出端与各第三开关的控制端相连接，M位的DAC电容阵列的输出端与控制器的输入端相连接，控制器的输出端与各第二开关的控制端相连接。
还包括第一自举开关及第二自举开关，第一动态比较器的两个输入端与Vip差分信号输入端及Vin差分信号输入端分别通过第一自举开关及第二自举开关相连接。
还包括第三自举开关及第四自举开关，第二动态比较器的两个输入端与Vip差分信号输入端及Vin差分信号输入端分别通过第三自举开关及第四自举开关相连接。
所述第一数字控制电路为M位粗比较SAR ADC数据控制电路。
本发明具有以下有益效果：
本发明所述的两步转换逐次逼近型模数转换电路结构在工作时，先通过第一动态比较器得到M位DAC电容阵列的比较结果，然后将所述M位DAC电容阵列的比较结果通过控制器控制第二开关赋值到M+N位的DAC电容阵列中的高M位DAC电容阵列中，然后再通过第二动态比较器完成M+N位DAC电容阵列中低N位DAC电容阵列的比较，从而省去了M+N位DAC电容阵列中高M位DAC电容阵列的功耗及建立时间，提高DAC电容阵列的采样频率，降低整个DAC电容阵列的功耗及建立时间，在相同工艺条件下，可以节省一半以上的功耗，同时提高一倍以上的采样频率。
附图说明
图1为本发明的结构示意图。
其中，1为第一动态比较器、2为第二动态比较器、3为第一延时电路、4为第二延时电路、5为第一数字控制电路、6为第二数字控制电路、7为控制器、8为Vip差分信号输入端、9为Vin差分信号输入端。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的两步转换逐次逼近型模数转换电路结构包括Vip差分信号输入端8、Vin差分信号输入端9、第一动态比较器1、第二动态比较器2、M位的DAC电容阵列、M+N位的DAC电容阵列、第一延时电路3、第二延时电路4、高电平、低电平、控制器7、第一数字控制电路5、第二数字控制电路6、2M个第一开关、2M个第二开关及2N个第三开关；M位DAC电容阵列中的各电容与高电平及低电平均第一开关相连接；M+N位的DAC电容阵列中高M位DAC电容阵列的各电容与高电平及低电平均通过第二开关相连接，M+N位的DAC电容阵列中低N位DAC电容阵列的各电容与高电平及低电平均通过第三开关相连接；第一动态比较器1的两个输入端分别与Vip差分信号输入端8及Vin差分信号输入端9相连接，第一动态比较器1的输出端与第一延时电路3的输入端相连接，第一延时电路3的输出端与第一动态比较器1的控制端及第一数字控制电路5的输入端相连接，第一数字控制电路5的输出端与各第一开关的控制端相连接；第二动态比较器2的两个输入端分别与Vip差分信号输入端8及Vin差分信号输入端9相连接，第二动态比较器2的输出端与第二延时电路4的输入端相连接，第二延时电路4的输出端与第二动态比较器2的控制端及第二数字控制电路6的输入端相连接，第二数字控制电路6的输出端与各第三开关的控制端相连接，M位的DAC电容阵列的输出端与控制器7的输入端相连接，控制器7的输出端与各第二开关的控制端相连接。
本发明还包括第一自举开关K1、第二自举开关K2、第三自举开关K3及第四自举开关K4，第一动态比较器1的两个输入端与Vip差分信号输入端8及Vin差分信号输入端9分别通过第一自举开关K1及第二自举开关K2相连接，第二动态比较器2的两个输入端与Vip差分信号输入端8及Vin差分信号输入端9分别通过第三自举开关K3及第四自举开关K4相连接；第一数字控制电路5为M位粗比较SAR ADC数据控制电路，,第二数字控制电路6为M+N位精比较SAR ADC后N位开关的数据控制电路，控制器7为将M位粗比较SAR ADC结果赋值给M+N位精比较SAR ADC高M位开关的数字控制电路。
本发明的具体工作过程为：
闭合第一自举开关K1、第二自举开关K2、第三自举开关K3及第四自举开关K4，此时，通过第一动态比较器1对Vip差分信号输入端8及Vin差分信号输入端9输入的信息进行比较，然后将比较的结果通过第一延时电路3延迟后进入到第一数字控制电路5中，第一数字控制电路5根据比较结果产生开关切换信号，再根据所述开关切换信号切换各第一开关，M位的DAC电容阵列输出其比较的结果，控制器7将M位的DAC电容阵列比较的结果通过控制第二开关赋值到M+N位的DAC电容阵列中高M位DAC电容阵列中，然后通过第二动态比较器2、第二延时电路4及第二数字控制电路6完成M+N位的DAC电容阵列中低N位DAC电容阵列的比较。
基于上级板采样的单调切换开关策略，可以省去最高位采样电容，且每次只切换一个电容开关，可以节省50％的电容和81％的切换功耗。但是仍然需要高位电容，建立时间和功耗依然较大。本发明采用两步转换策略，利用M位DAC电容阵列来替代M+N位DAC电容阵列的高M位比较结果，大大节省了比较高M位所需的建立时间和切换功耗，同时在具体的比较过程中也可以采用单调切换技术来节省比较时间和功耗；在高M位的赋值过程中，设计了新的算法和电路，进一步节省了开关切换功耗。
本发明和单调切换技术性能比较结果如表1所示，为了比较更合理，两种设计方法均是采用Chrt 0.18um工艺设计。
表1
与单调切换技术相比，本发明在相同工艺条件下，可以做到更高的采样速度，更小的功耗，以及极低的FoM值。以上参数为前仿真结果，可以看出本发明非常适合高采样速率和低功耗SAR ADC的设计。

Claims (4)

1.一种两步转换逐次逼近型模数转换电路结构，其特征在于，包括Vip差分信号输入端(8)、Vin差分信号输入端(9)、第一动态比较器(1)、第二动态比较器(2)、M位的DAC电容阵列、M+N位的DAC电容阵列、第一延时电路(3)、第二延时电路(4)、高电平、低电平、控制器(7)、第一数字控制电路(5)、第二数字控制电路(6)、2M个第一开关、2M个第二开关及2N个第三开关；
M位DAC电容阵列中的各电容与高电平及低电平均第一开关相连接；M+N位的DAC电容阵列中高M位DAC电容阵列的各电容与高电平及低电平均通过第二开关相连接，M+N位的DAC电容阵列中低N位DAC电容阵列的各电容与高电平及低电平均通过第三开关相连接；
第一动态比较器(1)的两个输入端分别与Vip差分信号输入端(8)及Vin差分信号输入端(9)相连接，第一动态比较器(1)的输出端与第一延时电路(3)的输入端相连接，第一延时电路(3)的输出端与第一动态比较器(1)的控制端及第一数字控制电路(5)的输入端相连接，第一数字控制电路(5)的输出端与各第一开关的控制端相连接；
第二动态比较器(2)的两个输入端分别与Vip差分信号输入端(8)及Vin差分信号输入端(9)相连接，第二动态比较器(2)的输出端与第二延时电路(4)的输入端相连接，第二延时电路(4)的输出端与第二动态比较器(2)的控制端及第二数字控制电路(6)的输入端相连接，第二数字控制电路(6)的输出端与各第三开关的控制端相连接，M位的DAC电容阵列的输出端与控制器(7)的输入端相连接，控制器(7)的输出端与各第二开关的控制端相连接。
2.根据权利要求1所述的两步转换逐次逼近型模数转换电路结构，其特征在于，还包括第一自举开关(K1)及第二自举开关(K2)，第一动态比较器(1)的两个输入端与Vip差分信号输入端(8)及Vin差分信号输入端(9)分别通过第一自举开关(K1)及第二自举开关(K2)相连接。
3.根据权利要求2所述的两步转换逐次逼近型模数转换电路结构，其特征在于，还包括第三自举开关(K3)及第四自举开关(K4)，第二动态比较器(2)的两个输入端与Vip差分信号输入端(8)及Vin差分信号输入端(9)分别通过第三自举开关(K3)及第四自举开关(K4)相连接。
4.根据权利要求1所述的两步转换逐次逼近型模数转换电路结构，其特征在于，所述第一数字控制电路(5)为M位粗比较SAR ADC数据控制电路。
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