CN104168025B - 一种电荷式流水线逐次逼近型模数转换器 - Google Patents
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Abstract
本发明涉及一种电荷式流水线逐次逼近型模数转换器，包括BCT结构，BCT结构的输入端和输出端均连接有级内采用低位数低功耗的SAR型ADC结构；且输入端连接的SAR型ADC结构为共模不变的SAR型结构；输出端连接的SAR型ADC结构为电荷分享SAR型结构。通过设置与BCT结构相连接的两级SAR型ADC结构,结合了SAR型ADC以及BCT结构的低功耗以及流水线在速度方面的优势，在实现中等采样速率以及中等转换精度的ADC具有相对明显的功耗优势。两个子级ADC均为低位数的SAR型结构以及BCT采用简单放大器结构，电路整体面积较小,且采用了BCT结构替代了原有的常规放大器结构，达到了进一步降低功耗的目的。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种电荷式流水线逐次逼近型模数转换器。
背景技术
随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大多是连续变化的模拟量，实现模拟信号到数字信号转换的模数转换器，是未来数字系统设计中不可缺少的组成部分。转换速度、转换精度以及功耗等是衡量模数转换器性能的重要指标，尤其对于应用模数转换器的便携式电子设备而言，低功耗的设计显得尤为重要。
拥有数十兆赫兹采样速率、十位左右转换精度的模数转换器(Analog-to-DigitalConverter,ADC)，很长时间内是由流水线ADC技术来实现的。由于流水线级内采用快闪型子ADC以及级间运用高性能的运放实现级间放大，整体ADC的功耗较大。逐次逼近型(Successive Approximation Register,SAR)ADC具有功耗低、面积小以及其制造工艺与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺兼容性好等优点，被广泛应用于现代超大规模集成电路与片上系统(System on Chip,SOC)。然而，由于SAR型ADC一次采样需要与ADC位数相同的转换周期，并且开关电容尺寸随着位数的增加呈现指数式增大，导致该ADC整体转换速率偏低，通常在转换精度为十位左右时转换速率不能做到兆赫兹以上。
近阶段热门的一种实现数十兆赫兹采样速率、十位左右转换精度的ADC结合了流水线的高速特点以及SAR型ADC的低功耗等特点，称之为流水线SAR型ADC。该技术多采用两级子ADC结构，两级之间采用流水线型结构，级内采用SAR型ADC结构。级间增益放大器将第一级SAR型ADC的余量经放大后输出到第二级进行进一步量化，如图1所示。输入信号Vin首先经过第一级SAR型ADC进行N1bit的量化，量化余量再经过级间增益运放，放大到满幅状态，进入第二级SAR型ADC进行N2bit的量化，整个ADC量化的精度为N1与N2之和。由于两个子SAR型ADC所量化的位数较少，因此转换速度可以达到几十兆赫兹。实际上，两个子ADC的功耗可以优化到很低，然而由于级间高性能增益运放的存在，整体电路所面临的功耗问题依然需要解决。
近几年逐渐流行起来的电荷式流水线ADC技术无需高性能的级间运放，在低功耗ADC领域占有一席之地。该技术利用升压电荷传输开关(Boosted Charge Transfer,BCT)电路，传输开关两端的电容成比例以及传输电荷守恒，实现该开关两端的电压放大，并且利用升压开关加速电荷传输过程，使之可以运用于高速流水线ADC领域。图2为BCT电路的工作原理图，该图中电压VL2、VP1、VP2和VR为固定的直流电平，开关T1、T2、T3、T4分别受两项不交叠时钟Φ1、Φ2控制。放大器A为该升压电路的核心所在，通常由简单放大器实现，具有中等的电压增益(通常为10至100倍)和非常高的速度。电容C12、C22为电荷传输开关MS两端的电容。Vin为输入变量信号。图3为BCT电路工作时序图，下面将结合图2和图3对BCT的工作原理做进一步的说明：t1时刻以前，时钟Φ1为高电平，开关T1、T3和T4导通，开关T2断开，此时Vin信号被采样到电容C12的左极板(B点)，传输管MS的源端(S点)和漏端(D点)被分别复位为电压VP1和VP2，且电压VP1大于参考电压VR，放大器A输出低电压，传输管MS关断。t2时刻，开关T1断开，开关T2闭合，随着B点的电压迅速降至低电平VL2，电容C12的右极板(S点)也迅速降低。t2时刻，S点的电压降至VR，放大器A开始起作用。t2至t3时刻，随着S点电压的继续降低，放大器的作用使得传输管MS的栅端(G点)电压迅速上升，当栅源电压大于阈值电压的时候，传输管开始导通，较大的电流从D端流向S端，电压VP2逐渐降低。t3时刻，随着S端电子向D 端迁移，使得S点电压又开始上升。t3至t4时刻，随着S端电压的上升，G端电压开始下降。在t4时刻，栅源电压降至阈值电压附近，传输管基本处于截止状态，此时源端电压接近于参考电压VR。t5时刻恢复至初始状态。在放大器A处于放大状态时，传输管MS的栅源电压VGS的变化率为：
式中，ID(t)为流经传输管MS的电流。
与栅压VG固定的常规传输开关栅源电压VGS的变化率dVGS/dt＝-ID(t)/C12相比而言，BCT结构电路传输电荷的速度提高了(1+A)倍，使之在高速领域有所应用。根据电荷守恒定律，电容C12上传出的电荷等于电容C22上接收的电荷，对整个过程进行计算可得：
C12·{[VL2-Vin(t1)]-(VR-VP1)}＝C22·[Vout(t4)-VP2] (2)
式中，Vin(t1)为t1时刻输入信号的电压值；
Vout(t4)为t4时刻电容C22右极板的电压值。
如果信号采用差动输入，输入信号分别为Vinn(t1)和Vinp(t1)，得到的两个输出信号分别为Voutn(t4)和Voutp(t4)，带入公式(2)作差可得：
C12(Vinp(t1)-Vinn(t1))＝-C22(Voutp(t4)-Voutn(t4)) (3)
由上式可以看出，通过调节电容C12和C22的比值可以有效地实现电压的增益。电荷式流水线ADC就是利用上述BCT结构一级一级的接受电荷、转换以及传输电荷的，该BCT结构替代了常规流水线ADC的级间增益运放，很大程度上节省了功耗。尽管如此，常规的电荷式流水线ADC的子级ADC依然采用的是快闪型结构，对于实现数十兆赫兹采样速率、十位左右转换精度的ADC依然不具有功耗上的优势。
发明内容
本发明的目的在于克服上述现有技术中存在的缺点，提供一种电荷式流水线逐次逼近型模数转换器，具有功耗低的优点。
为实现上述目的，本发明采用以下技术方案：包括BCT结构，BCT结构的输入端和输出端均连接有级内采用低位数低功耗的SAR型ADC结构；且BCT结构的输入端连接的SAR型ADC结构为共模不变的SAR型结构；BCT结构的输出端连接的SAR型ADC结构为电荷分享SAR型结构。
所述的输入端连接的SAR型ADC结构为共模不变的SAR型结构为：输入端经自举开关连接至第一比较器的输入端，第一比较器的输出端连接逻辑控制器；自举开关连接至第一比较器的输入端的线路上设置有转换电容阵列，且转换电容阵列中的电容上极板均连接至第一比较器的输入端，第一对电容下极板连接至Vcm，第二对电容至最后一对电容的下极板均连接至三相选择开关阵列，三相选择开关阵列的三个输出端分别连接至Vcm、Vrefn和Vrefp，且三相选择开关阵列连接至逻辑控制器的信号输出端；转换电容阵列和第一比较器之间设置有一对下拉单元。
所述的一对下拉单元包括第一下拉电容和第二下拉电容，第一下拉电容和第二下拉电容的上极板分别连接至第一比较器的正负两个输入端，第一下拉电容的下极板通过第一开关和第三开关分别连接至自身的上极板和低电平VL8；第二下拉电容的下极板通过第二开关和第四开关分别连接至自身的上极板和低电平VL8；且第一开关和第二开关均连接至时钟信号CLK_BCTn；第三开关和第四开关连接至时钟信号CLK_BCT。
所述的时钟信号CLK_BCTn和CLK_BCT为互补时钟信号。
所述的第一对电容与第二对电容的电容值相等；第二对电容至最后一对电容中，后一对电容的电容值均为前一对电容的电容值的二倍。
所述的N大于4。
所述的N为5。
所述的BCT结构为一对，且其输入端分别连接至共模不变的SAR型结构内第一比较器的正负输入端。
本发明具有以下的有益效果：相比较现有技术，本发明通过设置与BCT结构相连接的两级SAR型ADC结构,结合了SAR型ADC以及BCT结构的低功耗以及流水线在速度方面的优势，在实现中等采样速率以及中等转换精度的ADC具有相对明显的功耗优势。两个子级ADC均为低位数的SAR型结构以及BCT采用简单放大器结构，电路整体面积较小,且采用了BCT结构替代了原有的常规放大器结构，达到了进一步降低功耗的目的。
进一步的,由于在输入端连接的SAR型ADC结构为共模不变的SAR型结构上设置一对下拉单元,从而保证了电荷传输的正常进行。
进一步的，由于时钟信号CLK_BCTn和CLK_BCT为互补时钟信号，从而在自举开关采样阶段和模数转换阶段，时钟信号CLK_BCT处于高电平时CLK_BCTn处于低电平，即第三开关和第四开关闭合，第一开关和第二开关断开，下拉电容的两端连接在一起，因此不会影响SAR型ADC1的正常转换工作，能够得到正确的数字码B10～B6，并在转换结束后在第一比较器的正负端得到余量电荷。随后，时钟信号CLK_BCT处于低电平时CLK_BCTn处于高电平，即第一开关和第二开关闭合，第三开关和第四开关断开，下拉电容的下极板接至低电压VL8，第一比较器正负两端的电压被瞬间拉低，同时BCT的使能信号CLK_BCT处于低电平，BCT单元开始工作，传输电荷开始，余量电荷被逐渐搬移至较小电容上，由于电荷守恒，转移的电荷量不变，相应的电压量就变大了，从而达到了余量电压放大的目的。
附图说明
图1为现有技术流水线SAR型ADC的结构框图；
图2为BCT电路的工作原理图；
图3为图2电路的工作时序图；
图4为本发明的结构框图；
图5为运用本发明的10位ADC结构框图；
图6为图5中第一级5位SAR型ADC1的电路结构；
图7为图5中BCT单元的电路结构；
图8为第一级SAR型ADC1和BCT单元结合的电路结构；
图9为图8的时序图；
图10为BCT单元和第二级SAR型ADC2结合的电路结构；
图11为整体ADC的时序图；
图12为整体ADC转换结果的FFT分析图；
图13为整体ADC若干转换周期的电流大小图。
具体实施方式
下面结合附图，对本发明作进一步说明。
参见图4-9，本发明包括BCT结构，BCT结构的输入端和输出端均连接有级内采用低位数低功耗的SAR型ADC结构；且BCT结构的输入端连接的SAR型ADC结构为共模不变的SAR型结构；BCT结构的输出端连接的SAR型ADC结构为电荷分享SAR型结构；BCT结构为一对，且其输入端分别连接至共模不变的SAR型结构内第一比较器的正负输入端。输入端连接的SAR型ADC结构为共模不变的SAR型结构为：输入端经自举开关连接至第一比较器的输入端，第一比较器的输出端连接逻辑控制器SAR1；自举开关连接至第一比较器的输入端的线路上设置有转换电容阵列，且转换电容阵列中的电容上极板均连接至第一比较器的输入端，第一对电容C0-1、C0-2下极板连接至Vcm，第二对电容C1-1、C1-2至最后一对电容CN-1、CN-2的下极板均连接至三相选择开关阵列，三相选择开关阵列的三个输出端分别连接至Vcm、Vrefn和Vrefp，且三相选择开关阵列连接至逻辑控制器SAR1的信号输出端；转换电容阵列和第一比较器之间设置有一对下拉单元。一对下拉单元包括第一下拉电容CL-1和第二下拉电容CL-2，第一下拉电容CL-1和第二下拉电容CL-2的上极板分别连接至第一比较器的正负两个输入端，第一下拉电容CL-1的下极板通过第一开关K1-1和第三开关K2-1分别连接至自身的上极板和低电平VL8；第二下拉电容CL-2的下极板通过第二开关K1-2和第四开关K2-2分别连接至自身的上极板和低电平VL8；且第一开关K1-1和第二开关K1-2均连接至时钟信号CLK_BCTn；第三开关K2-1和第四开关K2-2连接至时钟信号CLK_BCT。时钟信号CLK_BCTn和CLK_BCT为互补时钟信号。第一对电容C0-1、C0-2与第二对电容C1-1、C1-2的电容值相等；第二对电容C1-1、C1-2至最后一对电容CN-1、CN-2中，后一对电容的电容值均为前一对电容的电容值的二倍，N大于4。优选的N为5。
图4为本发明的结构框图。图4所示的结构类似于图1所示的常规流水线SAR型ADC结构，二者均采用两个子级SAR型结构，保证了两个子级SAR型ADC速度和功耗上的优势。二者不同的是，本发明采用了BCT结构替代了原有的常规放大器结构，达到了进一步降低功耗的目的。
图5为运用本发明的10位ADC结构框图。为了更好更详细的理解本发明的具体实施内容，我们以图5所示转换精度为10位、转换速率为40MSPS的ADC为例进行说明。图5中所示的两个子级SAR型ADC均为5位的转换精度，达到整体10位转换精度的目的。图5中所示的结构对输入信号Vin进行40MSPS的采样转换。
图6为图5中第一级5位SAR型ADC1的电路结构。该结构为共模不变SAR型结构，保证了后面BCT结构正常稳定的工作。为了消除非线性等非理想因素，电路采用差分结构。输入电压Vinp和Vinn为差分信号，首先经过自举开关采样到电容阵列的上极板。自举开关可以提高采样的速度并且可以提高整体电路的线性度，第二对电容C1-1、C1-2～第六对电容C5-1、C5-2为二进制依次增大的关系，且第二对电容C1-1、C1-2的电容值和第一对电容C0-1、C0-2值的大小相等。第二对第二对电容C1-1、C1-2～第六对电容C5-1、C5-2的下极板通过三相选择开关可以连接到三种电压Vrefp、Vrefn和Vcm，其中电压Vrefp为较高值，电压Vrefn为较低值，电压Vcm为二者的平均值。第一对电容C0-1、C0-2恒定连接在电压Vcm上。采样阶段，第二对电容C1-1、C1-2～第六对电容C5-1、C5-2下极板统一接到电压Vcm上。采样完成后，进入模数转换阶段，自举开关关闭，第一比较器根据正负输入端的电压值的大小，把比较结果送入SAR1逻辑控制单元，该逻辑单元会根据比较的结果按照第二对电容C1-1、C1-2～第六对电容C5-1、C5-2的顺次以此对三相选择开关进行操作，完成一次转换。例如，采样后，如果第一比较器正端电压值大于负端，第一比较器输出结果为1，此时得到数字码B10为1，SAR1逻辑控制单元中的逻辑电路会根据该第一比较器的结果1，将上半部分的第六对电容中的C5-1的下极板由原来的电压Vcm改接到Vrefn，同时将下半部分的第六对电容中的C5-2下极板由原来的电压Vcm改接到Vrefp，完成一次操作；同样的，采样后，如果第一比较器正端电压值小于负端，第一比较器输出结果为0，此时得到数字码B10为0，SAR1逻辑控制单元中的逻辑电路会根据该第一比较器的结果0，将上半部分的第六对电容中的C5-1下极板由原来的电压Vcm改接到Vrefp，同时将第六对电容中的C5-2下极板由原来的电压Vcm改接到Vrefn，完成一次操作。此时第一比较器再根据正负两个输入端的大小进行比较，SAR1逻辑单元根据结果对第五对电容C4-1、C4-2下极板进行操作，得到数字码B9的结果。以此对第四对电容C3-1、C3-2～第二对电容C1-1、C1-2操作，可以得到B8～B6的值。至此，第一级5位SAR型ADC1的电路完成了一次采样后的模数转换，结果为B10～B6。上述第一比较器为动态锁存第一比较器，能够有效的降低功耗，上述的SAR1逻辑控制单元为异步逻辑单元，能够有效的提高电路的转换速度和降低转换功耗。上述自举开关的采样速率为40MSPS，即为整体电路的转换速率。
图7中虚线框内为图5中BCT单元的电路结构。BCT单元的工作原理已在背景技术中详述，在此不作赘述。本发明所使用的BCT单元中采用简单的共源级放大器结构，由MOS管M17、M27以及M37组成，MOS管M17作为放大器的输入管，电压VBN7和VBP7分别为MOS管M27和M37的偏置电压。MOS管MS7为传输电荷管。为了有效的降低BCT的功耗，在简单放大器结构中引入了控制开关管PMOS Mep7和NMOS Men7。上述开关管Mep7和Men7受同一使能端控制，在使能端为低电平时，放大器开始工作，BCT处于正常的传输电荷阶段；当使能端为高电平时，放大器停止工作，功耗降低，BCT传输电荷停止。电阻R17的引入为了补偿电路中的零极点，提高BCT单元的稳定性。
图8为第一级SAR型ADC1和BCT单元结合的电路结构。图6所示的第一级SAR型ADC1结构在五个循环周期后在第一比较器的正负两端得到采样信号经转换后余量电压，作用在电容上为余量电荷。如何将余量电荷经BCT单元传递至第二级SAR型ADC2是需要解决的一个问题。图8中虚线框内的电路结构可以很好的解决上述问题。在SAR型ADC1中引入了两个大的下拉电容CL-1、CL-2和四个开关信号：第一开关K1-1、第二开关K1-2、第三开关K2-1和第四开关K2-2以及分别控制这两组开关信号的时钟CLK_BCTn和CLK_BCT，这两个时钟信号是互补状态，在自举开关采样阶段，时钟信号CLK_BCT处于高电平，CLK_BCTn处于低电平，即第三开关K2-1和第四开关K2-2闭合，第一开关K1-1和第二开关K1-2断开，下拉电容对CL-1、CL-2的两端连接在一起，因此不会影响SAR型ADC1的正常转换工作，可以得到正确的数字码B10～B6，并在转换结束后在第一比较器的正负端得到余量电荷。随后，时钟信号CLK_BCT处于低电平，CLK_BCTn处于高电平，即第一开关K1-1和第二开关K1-2闭合，第三开关K2-1和第四开关K2-2断开，下拉电容对CL-1、CL-2的下极板接至较低的电压VL8，第一比较器正负两端的电压被瞬间拉低，同时BCT的使能信号CLK_BCT处于低电平，BCT单元开始工作，传输电荷开始，余量电荷被逐渐搬移至较小电容对C6-1、C6-2上，由于电荷守恒，转移的电荷量不变，相应的电压量就变大了，达到了余量电压放大的目的。由于下拉电容CL-1、CL-2在电荷初始阶段上下极板是连接在一起的，电荷传输结束后上下极板的电压值是固定的，因此在差动电荷量的方面是保持不变的。这也是本发明中很重要的一点。上述负责传输电荷的电容为电容阵列中所有电容的总和。上述负责下拉传输电荷的较大电容的下拉电容对CL-1、CL-2取为2*C5。上述接收电荷的较小电容对C6-1、C6-2在接受电荷之前需要被复位到较高电压VH8，复位时钟信号为BCT_reset。上述采样自举开关以及SAR1逻辑控制单元受时钟信号CLK1控制。
图9为图8的时序图。为了更好的理解图8电路的工作状态，我们结合图9进行进一步的说明。开始时，时钟信号CLK1为高电平，输入信号Vinp和Vinn被采样到第一对电容C0-1、C0-2～第六对电容C5-1、C5-2的上极板，第一比较器和SAR1逻辑控制单元处于不工作状态。此时，时钟信号BCT_reset处于低电平状态，较小电容对C6-1、C6-2的复位信号不工作。此时，时钟信号CLK_BCT处于高电平状态，时钟信号CLK_BCTn处于低电平，BCT单元处于不工作状态，下拉电容对CL-1和CL-2的上下极板连接在一起。采样完成后，时钟信号CLK1降为低电平，采样开关断开，第一比较器和SAR1逻辑控制单元开始工作，第一级模数转换开始，依次得到数字码B10～B6。在较小电容对C6-1、C6-2接收电荷之前被时钟信号BCT_reset偏置到高电平VH8。随后时钟信号CLK_BCT降为低电平，时钟信号CLK_BCTn变为高电平，电容CL的下极板连接到低电平VL8，同时BCT单元开始工作，传输电荷开始，实现余量放大。传输电荷结束之后，时钟信号CLK_BCT和CLK_BCTn分别被复位到高电平和低电平状态。至此，SAR型ADC1电路完成了一个周期的转换。
图10为BCT单元和第二级SAR型ADC2结合的电路结构。电容组C7包括：第一电容C7-1、第二电容C7-2、第三电容C7-3、第四电容C7-4和第五电容C7-5。该BCT结构以及工作原理如前所述。该SAR型ADC2为电荷共享式SAR型ADC结构。较小电容对C6-1、C6-2为BCT右端的接收电荷电容，即视为SAR型ADC的采样电容。在第二比较器开始工作之前，五个电容依次在时序控制下进行电荷的分享，得到二进制权重的电荷量。首先，在时钟信号charge高电平时第一电容C7-1和第二电容C7-2的上下极板分别连接到电压Vrefp2和Vrefn2(Vrefp2>Vrefn2)，此时这两个电容上存储的电荷量为C7*(Vrefp2-Vrefn2)，此时后第三电容C7-3、第四电容C7-4和第五电容C7-5在时钟信号charge高电平情况下两极板接地，存储电荷量为零。接着，时钟信号charge降为低电平，对应控制开关断开，时钟信号share1变为高电平，相应开关闭合，第二电容C7-2和第三个电容C7-3的上下极板分别连接在一起，实现电荷共享，此时这两个电容上存储的电荷量为1/2*C7*(Vrefp2-Vrefn2)。接着，时钟信号share1降为低电平，对应控制开关断开，时钟信号share2变为高电平，相应开关闭合，第三电容C7-3和第四电容C7-4的上下极板分别连接在一起，实现电荷共享，此时这两个电容上存储的电荷量为1/4*C7*(Vrefp2-Vrefn2)。接着，时钟信号share2降为低电平，对应控制开关断开，时钟信号share3变为高电平，相应开关闭合，第四电容C7-4和第五电容C7-5的上下极板分别连接在一起，实现电荷共享，此时这两个电容上存储的电荷量为1/8*C7*(Vrefp2-Vrefn2)。最后时钟信号share3降为低电平，电荷共享结束，此时第一电容C7-1到第五电容C7-5上存储的电荷量依次为：C7*(Vrefp2-Vrefn2)、1/2*C7*(Vrefp2-Vrefn2)、1/4*C7*(Vrefp2-Vrefn2)、1/8*C7*(Vrefp2-Vrefn2)和1/8*C7*(Vrefp2-Vrefn2)，前四个构成电荷量的二进制关系，满足SAR的工作需求。较小电容对C6-1、C6-2接收电荷(采样)以及第一电容C7-1至第五电容C7-5的五个电容分享电荷完成后，第二比较器以及SAR2控制逻辑开始工作，第二级的模数转换开始。首先，第二比较器比较出采样较小电容对C6-1、C6-2两端上的电压量，SAR2逻辑单元根据第二比较器的输出结果，产生开关控制信号cp<4>和cn<4>，用来控制第一电容C7-1正接或者反接至较小电容对C6-1、C6-2的上下两端，此处的正接为第一电容C7-1的上极板接至较小电容对C6-1、C6-2的上端、第一电容C7-1的下极板接至较小电容对C6-1、C6-2的下端，反之为反接。并且得到第二级SAR型ADC2的第一位数字码B5。接着，第二比较器再次比较出采样较小电容对C6-1、C6-2两端上的电压量，SAR2逻辑单元根据此时第二比较器的输出结果，产生开关控制信号cp<3>和cn<3>，用来控制第二个电容C7-2正接或者反接至较小电容对C6-1、C6-2的上下两端，并且得到该ADC的第二位数字码B4。以此类推，可以得到其余的数字码B3～B1，完成了一次转换过程。由此可以看出，该电荷共享式ADC是由同等电容值下以此共享得到二进制关系的电荷存储量，然后以此叠加到采样电容上，使得整体电荷量趋近于零的目的。因此采样较小电容对C6-1、C6-2上存储的最大电荷量的较小电容对C6-1、C6-2乘以采样的最大电压幅值为2*C7*(Vrefp2-Vrefn2)，可以达到预期目的。
图11为整体ADC的时序图。为了更好地理解第一级SAR型ADC1和第二级SAR型ADC2的工作时序关系，我们结合图11进行进一步的说明。时钟信号CLK1为高电平时，SAR型ADC1为采样阶段，时钟信号BCT_reset为低电平，电容的复位信号失效，时钟信号CLK_BCT为高电平，BCT单元不工作，时钟信号CLK2为低电平，SAR型ADC2处于模数转换阶段。随着时钟信号CLK1降为低电平，SAR型ADC1采样结束，开始模数转换，其余时序保持不变，由于BCT单元处于不工作状态，隔离了两个子ADC，因此两个子SAR可以保持同时工作状态。随后时钟信号CLK2变为高电平，SAR型ADC2一次转换结束，时钟信号BCT_reset变为高电平，较小电容对C6-1、C6-2开始被复位到电压VH8，为接收传输电荷做好准备。随着SAR型ADC1一次转换结束后，时钟信号BCT_reset变为低电平，复位信号失效，时钟信号CLK_BCT降为低电平，BCT单元开始工作，传输电荷开始。与此同时，电容C7阵列进行着电荷分享的过程，产生二进制的电荷量，为SAR型ADC2的工作做好准备。电荷传输结束之后，时钟信号CLK_BCT变为高电平，BCT停止工作。随后在电容C7阵列完成电荷分享之后，时钟信号CLK2降为低电平，SAR型ADC2开始一次模数转换。此后，时钟信号CLK1变为高电平，SAR型ADC1新一次的采样开始。有上述说明可以看出，一个模拟电压量，经SAR型ADC1采样，模数转换输出数字码B10～B6之后，经BCT单元传输电荷，实现第一级电压余量的放大，再由SAR型ADC2进行之后的模数转换，输出相应的数字码B5～B1，至此完成了十位精度的模数转换。上述一个转换周期设置为25ns，即实现了40MSPS的转换速率。
图12为整体ADC转换结构的FFT分析图。仿真条件为电源电压为1.8V，温度为室温，中芯国际SMIC 0.18μm工艺，输入频率为3.4765MHz、摆幅为1V、共模电压为500mV的正弦波，经本发明所设计的ADC转换后的数字码进行FFT分析。仿真所得信噪比SNR为60.79dB，无杂散动态范围SFDR为74.95dB，信噪失真比SNDR为60.22dB，有效位数ENOB为9.71位。该仿真结果显示本发明ADC性能良好。
图13为整体ADC若干转换周期的电流大小图。仿真条件同上，对图中电流取平均值可得该ADC整体工作的平均电流为722μA，即平均功耗为1.3mW。该功耗包括逻辑电路、第一比较器、第二比较器、电容阵列、采样单元、BCT单元以及触发器等。该仿真结果表示本发明ADC功耗很小，优势较大。
注意，本发明所设计的电荷式流水线SAR型ADC电路不局限于上述10位转换精度、转换速率40MSPS的ADC结构，在实际应用中具有很高的灵活度。
综上所述，本发明所设计的电荷式流水线SAR型ADC在不采用运算放大器的情况下，采用BCT结构单元实现级间增益，获得很小的功耗，并且电路面积较小，在便携式电子设备应用中具有优良效果。
Claims (6)
1.一种电荷式流水线逐次逼近型模数转换器，其特征在于：包括BCT结构，BCT结构的输入端和输出端均连接有级内采用低位数低功耗的SAR型ADC结构；且BCT结构的输入端连接的SAR型ADC结构为共模不变的SAR型结构；BCT结构的输出端连接的SAR型ADC结构为电荷分享SAR型结构；
所述的输入端连接的SAR型ADC结构为共模不变的SAR型结构为：输入端经自举开关连接至第一比较器的输入端，第一比较器的输出端连接逻辑控制器(SAR1)；自举开关连接至第一比较器的输入端的线路上设置有转换电容阵列，且转换电容阵列中的电容上极板均连接至第一比较器的输入端，第一对电容(C0-1、C0-2)下极板连接至Vcm，第二对电容(C1-1、C1-2)至最后一对电容(CN-1、CN-2)的下极板均连接至三相选择开关阵列，三相选择开关阵列的三个输出端分别连接至Vcm、Vrefn和Vrefp，且三相选择开关阵列连接至逻辑控制器(SAR1)的信号输出端；转换电容阵列和第一比较器之间设置有一对下拉单元；
所述的一对下拉单元包括第一下拉电容(CL-1)和第二下拉电容(CL-2)，第一下拉电容(CL-1)和第二下拉电容(CL-2)的上极板分别连接至第一比较器的正负两个输入端，第一下拉电容(CL-1)的下极板通过第一开关(K1-1)和第三开关(K2-1)分别连接至自身的上极板和低电平VL8；第二下拉电容(CL-2)的下极板通过第二开关(K1-2)和第四开关(K2-2)分别连接至自身的上极板和低电平VL8；且第一开关(K1-1)和第二开关(K1-2)均连接至时钟信号CLK_BCTn；第三开关(K2-1)和第四开关(K2-2)连接至时钟信号CLK_BCT。
2.根据权利要求1所述的一种电荷式流水线逐次逼近型模数转换器，其特征在于：所述的时钟信号CLK_BCTn和CLK_BCT为互补时钟信号。
3.根据权利要求1所述的一种电荷式流水线逐次逼近型模数转换器，其特征在于：所述的第一对电容(C0-1、C0-2)与第二对电容(C1-1、C1-2)的电容值相等；第二对电容(C1-1、C1-2)至最后一对电容(CN-1、CN-2)中，后一对电容的电容值均为前一对电容的电容值的二倍。
4.根据权利要求1所述的一种电荷式流水线逐次逼近型模数转换器，其特征在于：所述的N大于4。
5.根据权利要求4所述的一种电荷式流水线逐次逼近型模数转换器，其特征在于：所述的N为5。
6.根据权利要求1所述的一种电荷式流水线逐次逼近型模数转换器，其特征在于：所述的BCT结构为一对，且其输入端分别连接至共模不变的SAR型结构内第一比较器的正负输入端。
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