CN104113341B - 一种12位中等速率逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供一种12位中等速率逐次逼近型模数转换器，涉及模数转换器领域。该模数转换器包括：采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器电路；其中所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接所述比较器电路反相输入端第二电容阵列；其中所述第一电容阵列和所述第二电容阵列均由11组二进制结构的位电容组成，所述第二电容阵列的冗余电容的下极板恒接一共模电压V_CM。本发明的方案，解决了使用传统二进制电容式结构总的电容面积太大，而且功耗也很大的问题。

Description

一种12位中等速率逐次逼近型模数转换器

技术领域

本发明涉及模数转换器领域，特别涉及一种12位中等速率逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC)是一种应用于中等精度中等采样速率的类型，因其结构简单、面积小、功耗利用率高而广泛应用于各种医疗、便携和通信系统中。由于逐次逼近模数转换器不需要诸如运算放大器等线性增益模块，使得SAR ADC能够较好地适应特征尺寸的减小和电源电压降低的工艺演化趋势。随着工艺的进步，SAR ADC所能达到的转换速率也增加到数百兆，从而可以和流水线型模数转换器媲美，并且有着更高的功耗利用率。

逐次逼近型模数转换器主要由数模(D/A)转换器、比较器和逐次逼近寄存器组成，其中D/A转换器一般为二进制电容式结构。电荷重分配型D/A转换器由于其开关控制的简易性和高效性得到了广泛应用。

对于12位中等速率结构的同步逐次逼近型模数转换器，工业应用最为广泛。但是，由于模数转换器的精度达到12位，使用传统二进制电容式结构总的电容面积太大，而且功耗也很大。

发明内容

本发明的目的是提供一种12位中等速率逐次逼近型模数转换器，将模数转换器的总电容减半，提高其转换速率和能耗利用率，同时减小系统设计复杂度、设计周期和成本。

为达到上述目的，本发明的实施例提供一种12位中等速率逐次逼近型模数转换器，包括：

采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器电路；其中

所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接所述比较器电路反相输入端第二电容阵列；其中

所述第一电容阵列和所述第二电容阵列均由11组二进制结构的位电容组成，所述第二电容阵列的冗余电容的下极板恒接一共模电压V_CM。

其中，上述转换器还包括：与所述比较器电路连接的逐次逼近控制逻辑电路，其中

所述逐次逼近控制逻辑电路的子单元包括第十五MOS管M₁₅、第十六MOS管M₁₆、第十七MOS管M₁₇、第十八MOS管M₁₈、第十九MOS管M₁₉、第二十MOS管M₂₀和触发器；

所述触发器的第一输入端接所述比较器电路的输出端，所述触发器的第二输入端接第二时钟信号Clk_i，所述触发器的第三输入端接采样信号Sample的反相采样信号Sample_b；

所述第十五MOS管M₁₅的栅极接所述第二时钟信号Clk_i的反相时钟信号Clk_i_b，所述第十五MOS管M₁₅的源极接基准电压V_REF，所述第十五MOS管M₁₅的漏极接所述第十六MOS管M₁₆的源极；

所述第十六MOS管M₁₆的栅极接所述触发器的输出端，所述第十六MOS管M₁₆的漏极接所述第十七MOS管M₁₇的漏极和所述第十九MOS管M₁₉的源极；

所述第十七MOS管M₁₇的栅极接所述触发器的输出端，所述第十七MOS管M₁₇的源极接所述第十八MOS管M₁₈的漏极；

所述第十八MOS管M₁₈的栅极接所述第二时钟信号Clk_i，所述第十八MOS管M₁₈的源极接地Gnd；

所述第十九MOS管M₁₉的栅极接所述第二时钟信号Clk_i的反相时钟信号Clk_i_b，所述第十九MOS管M₁₉的源极接所述第二十MOS管M₂₀的漏极，所述第十九MOS管M₁₉的漏极接共模电压V_CM；

所述第二十MOS管M₂₀的源极接共模电压V_CM，所述第二十MOS管M₂₀的栅极接所述第二时钟信号Clk_i，所述第二十MOS管M₂₀的漏极接所述差分电容阵列的电容的下极板。

其中，所述第一电容阵列的电容上极板耦合在一起连接到所述比较器电路的正相输入端，并通过所述采样网络的第一自举开关K₁连接正相差分模拟输入信号V_IP；所述第一电容阵列的电容下极板分别通过开关选择连接共模电压V_CM、基准电压V_REF、地Gnd；

所述第二电容阵列的电容上极板耦合在一起连接到所述比较器电路的反相输入端，并通过所述采样网络的第二自举开关K₂连接反相差分模拟输入信号V_IN；

所述第二电容阵列的冗余电容C₀’的下极板恒接共模电压V_CM，其他电容下极板分别通过开关选择连接共模电压V_CM、基准电压V_REF、地Gnd。

其中，所述第一电容阵列的第一电容C₀的电容值为C，第二电容C₁的电容值等于第一电容C₀的电容值C，第三电容至第十一电容的电容值为C_i+1＝2C_i，其中，i为1≤i≤9的自然数；

所述第二电容阵列的第一电容C₀’的电容值为C，第二电容C₁’的电容值等于第一电容C₀’的电容值C，第三电容至第十一电容的电容值为C_i+1’＝2C_i’，其中，i为1≤i≤9的自然数。

其中，所述比较器电路包括一预放大器、一比较器和一SR锁存器；其中

所述预放大器包括第一MOS管M₁、第二MOS管M₂、第三MOS管M₃、第四MOS管M₄、第五MOS管M₅和第六MOS管M₆，其中，

所述第三MOS管M₃的源极和第四MOS管M₄的源极接电源电压V_DD；

所述第一MOS管M₁的栅极接所述第一电容阵列的电容上极板，所述第一MOS管M₁的漏极接所述第二MOS管M₂的漏极和所述第五MOS管M₅的漏极，所述第一MOS管M₁的源极接所述第四MOS管M₄的漏极；

所述第二MOS管M₂的源极接所述第三MOS管M₃的漏极，所述第二MOS管M₂的栅极接所述第二电容阵列的电容上极板；

所述第三MOS管M₃的栅极与所述第三MOS管M₃的漏极短接；

所述第四MOS管M₄的栅极与所述第四MOS管M₄的漏极短接；

所述第五MOS管M₅的栅极接一第一时钟信号Clk_c，所述第五MOS管M₅的源极接所述第六MOS管M₆的漏极；

所述第六MOS管M₆的栅极接一尾电流源偏置电压V_B，所述第六MOS管M₆的源极接地Gnd；

所述比较器包括第七MOS管M₇、第八MOS管M₈、第九MOS管M₉、第十MOS管M₁₀、第十一MOS管M₁₁、第十二MOS管M₁₂、第十三MOS管M₁₃、第十四MOS管M₁₄、第一反相器INV1和第二反相器INV2，其中，

所述第八MOS管M₈的源极和所述第九MOS管M₉的源极接电源电压V_DD；

所述第七MOS管M₇的栅极接所述第三MOS管M₃的栅极，所述第七MOS管M₇的漏极接所述第九MOS管M₉的栅极，所述第七MOS管M₇的源极接所述第八MOS管M₈的漏极；

所述第八MOS管M₈的栅极接所述第十MOS管M₁₀的漏极；

所述第九MOS管M₉的栅极接所述第十一MOS管M₁₁的栅极，所述第九MOS管M₉的漏极接所述第十MOS管M₁₀的源极；

所述第十MOS管M₁₀的漏极接所述第十一MOS管M₁₁的漏极，所述第十MOS管M₁₀的栅极接所述第四MOS管M₄的栅极；

所述第十一MOS管M₁₁的栅极接所述第十二MOS管M₁₂的漏极，所述第十一MOS管M₁₁的漏极接所述第十二MOS管M₁₂的栅极，所述第十一MOS管M₁₁的源极接地Gnd；

所述第十二MOS管M₁₂的栅极接所述第十四MOS管M₁₄的漏极，所述第十二MOS管M₁₂的漏极接所述第十三MOS管M₁₃的漏极，所述第十二MOS管M₁₂的源极接地Gnd；

所述第十三MOS管M₁₃的栅极接所述第一时钟信号Clk_c的反相时钟信号Clk_c_b，所述第十三MOS管M₁₃的源极接地Gnd，所述第十三MOS管M₁₃的漏极接所述第一反相器INV1的输入端；

所述第十四MOS管M₁₄的栅极接所述第一时钟信号Clk_c的反相时钟信号Clk_c_b，所述第十四MOS管M₁₄的源极接地Gnd，所述第十四MOS管M₁₄的漏极接所述第二反相器INV2的输入端；

所述第一反相器INV1的输出端接所述SR锁存器的第一输入端，所述第二反相器INV2的输出端接所述SR锁存器的第二输入端。

其中，上述转换器还包括：与所述逐次逼近控制逻辑电路连接的输出锁存器，其中

所述输出锁存器的输入端与所述逐次逼近控制逻辑电路的输出端连接，在完成每一次转换后统一锁存所述逐次逼近控制逻辑电路输出的结果，并输出到片外。

其中，上述转换器还包括：同步控制逻辑电路，其中

所述同步控制逻辑电路通过片外供入的系统时钟和采样信号产生所述比较器电路的第一时钟信号Clk_c。

本发明的上述技术方案的有益效果如下：

本发明实施例的12位中等速率逐次逼近型模数转换器，由于第二电容阵列的冗余dumm_y电容C₀’恒接一共模电压V_CM，使得原来需要最高位电容由2¹⁰C₀’降低为2⁹C₀’，从而使得整个DAC的电容由2¹²C₀’减至2¹¹C₀’，又整个芯片电容占据了绝大部分的面积，所以电容减半使得整个DAC芯片的面积几乎减半。整个DAC仅有很小的静态功耗，动态功耗几乎全部消耗在电容阵列的充放电过程，因为电容减半，驱动电容充放电过程中消耗的能量也几乎跟着减半，从而实现了减少能量消耗的目的。

本发明实施例的12位中等速率逐次逼近型模数转换器，在将传统的逐次逼近SAR逻辑和电平转换level shift电路合在一起，并行处理，从而加快电路的建立速度，由于不存在单纯的数字逻辑，同时可以降低逻辑的竞争与冒险。

附图说明

图1表示本发明的12位逐次逼近型模数转换器结构框图；

图2表示本发明实施例中差分电容阵列的电路图；

图3表示本发明实施例中比较器电路的预放大器的电路图；

图4表示本发明实施例中比较器电路的放大器的电路图；

图5表示本发明实施例中比较器电路的SR锁存器示意图；

图6表示本发明实施例中逐次逼近逻辑子单元的电路图；

图7表示本发明实施例中逐次逼近逻辑子单元的时序图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有的12位逐次逼近型模数转换器使用传统二进制电容式结构总的电容面积太大，而且功耗也很大的问题，提供一种12位中等速率逐次逼近型模数转换器，利用冗余电容将模数转换器的总电容减半，实现减少能量消耗的目的。

如图1所示，本发明实施例的一种12位中等速率逐次逼近型模数转换器，包括：

采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器电路；其中所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列DAC_P和连接所述比较器电路反相输入端第二电容阵列DAC_N；其中所述第一电容阵列DAC_P和所述第二电容阵列DAC_N均由11组二进制结构的位电容组成，所述第二电容阵列DAC_N的冗余电容的下极板恒接一共模电压V_CM。

由于第二电容阵列DAC_N的冗余dummy电容C₀’恒接一共模电压V_CM，使得原来需要最高位电容由2¹⁰C₀’降低为2⁹C₀’，从而使得整个DAC的电容由2¹²C₀’减至2¹¹C₀’，又整个芯片电容占据了绝大部分的面积，所以电容减半使得整个DAC芯片的面积几乎减半。整个DAC仅有很小的静态功耗，动态功耗几乎全部消耗在电容阵列的充放电过程，因为电容减半，驱动电容充放电过程中消耗的能量也几乎跟着减半，从而实现了减少能量消耗的目的。

在本发明的实施例中，如图2所示，所述第一电容阵列DAC_P的电容上极板耦合在一起连接到所述比较器电路的正相输入端，并通过所述采样网络的第一自举开关K₁连接正相差分模拟输入信号V_IP；所述第一电容阵列DAC_P的电容下极板分别通过开关选择连接共模电压V_CM、基准电压V_REF、地Gnd；所述第二电容阵列DAC_N的电容上极板耦合在一起连接到所述比较器电路的反相输入端，并通过所述采样网络的第二自举开关K₂连接反相差分模拟输入信号V_IN；所述第二电容阵列DAC_N的冗余电容C₀’的下极板恒接共模电压V_CM，其他电容下极板分别通过开关选择连接共模电压V_CM、基准电压V_REF、地Gnd。

第一电容阵列DAC_P的电容从最低位到最高位依次为第一电容C₀、第二电容C₁、第三电容C₂、第四电容C₃、第五电容C₄、第六电容C₅、第七电容C₆、第八电容C₇、第九电容C₈、第十电容C₉和第十一电容C₁₀的上极板耦合在一起和第一自举开关K₁的输出端连接输入到比较器电路的正相输入端；第二电容阵列DAC_N的电容从最低位到最高位依次为第一电容C₀’、第二电容C₁’、第三电容C₂’、第四电容C₃’、第五电容C₄’、第六电容C₅’、第七电容C₆’、第八电容C₇’、第九电容C₈’、第十电容C₉’和第十一电容C₁₀’的上极板耦合在一起和第二自举开关K₂的输出端连接输入到比较器电路的反相输入端。第一电容阵列DAC_P的电容下极板分别通过开关选择连接共模电压V_CM、基准电压V_REF、地Gnd，而第二电容阵列DAC_N除了dummy电容的下极板恒接共模电压V_CM外，其他电容的下极板也是分别通过开关选择连接共模电压V_CM、基准电压V_REF、地Gnd的。

其中，所述第一电容阵列DAC_P的第一电容C₀的电容值为C，第二电容C₁的电容值等于第一电容C₀的电容值C，第三电容至第十一电容的电容值为C_i+1＝2C_i，其中，i为1≤i≤9的自然数；所述第二电容阵列DAC_N的第一电容C₀’的电容值为C，第二电容C₁’的电容值等于第一电容C₀’的电容值C，第三电容至第十一电容的电容值为C_i+1’＝2C_i’，其中，i为1≤i≤9的自然数。

众所周知，比较器电路在逐次逼近型模数转换器中起着重要的作用，在本发明实施例中，如图3至5所示，比较器电路通过比较第一电容阵列上极板输出的正相差分模拟输入信号V_IP经第一自举开关K₁采样后得到的电压VP和第二电容阵列上极板输出的反相差分模拟输入信号V_IN经第二自举开关K₂采样后得到的电压VN，得到比较结果并经过SR锁存器使得比较结果在整个周期内保存，所述比较器电路包括一预放大器、一比较器和一SR锁存器；其中所述预放大器包括第一MOS管M₁、第二MOS管M₂、第三MOS管M₃、第四MOS管M₄、第五MOS管M₅和第六MOS管M₆，其中，所述第三MOS管M₃的源极和第四MOS管M₄的源极接电源电压V_DD；所述第一MOS管M₁的栅极接所述第一电容阵列的电容上极板，所述第一MOS管M₁的漏极接所述第二MOS管M₂的漏极和所述第五MOS管M₅的漏极，所述第一MOS管M₁的源极接所述第四MOS管M₄的漏极；所述第二MOS管M₂的源极接所述第三MOS管M₃的漏极，所述第二MOS管M₂的栅极接所述第二电容阵列的电容上极板；所述第三MOS管M₃的栅极与所述第三MOS管M₃的漏极短接；所述第四MOS管M₄的栅极与所述第四MOS管M₄的漏极短接；所述第五MOS管M₅的栅极接一第一时钟信号Clk_c，所述第五MOS管M₅的源极接所述第六MOS管M₆的漏极；所述第六MOS管M₆的栅极接一尾电流源偏置电压V_B，所述第六MOS管M₆的源极接地Gnd；所述比较器包括第七MOS管M₇、第八MOS管M₈、第九MOS管M₉、第十MOS管M₁₀、第十一MOS管M₁₁、第十二MOS管M₁₂、第十三MOS管M₁₃、第十四MOS管M₁₄、第一反相器INV1和第二反相器INV2，其中，所述第八MOS管M₈的源极和所述第九MOS管M₉的源极接电源电压V_DD；所述第七MOS管M₇的栅极接所述第三MOS管M₃的栅极，所述第七MOS管M₇的漏极接所述第九MOS管M₉的栅极，所述第七MOS管M₇的源极接所述第八MOS管M₈的漏极；所述第八MOS管M₈的栅极接所述第十MOS管M₁₀的漏极；所述第九MOS管M₉的栅极接所述第十一MOS管M₁₁的栅极，所述第九MOS管M₉的漏极接所述第十MOS管M₁₀的源极；所述第十MOS管M₁₀的漏极接所述第十一MOS管M₁₁的漏极，所述第十MOS管M₁₀的栅极接所述第四MOS管M₄的栅极；所述第十一MOS管M₁₁的栅极接所述第十二MOS管M₁₂的漏极，所述第十一MOS管M₁₁的漏极接所述第十二MOS管M₁₂的栅极，所述第十一MOS管M₁₁的源极接地Gnd；所述第十二MOS管M₁₂的栅极接所述第十四MOS管M₁₄的漏极，所述第十二MOS管M₁₂的漏极接所述第十三MOS管M₁₃的漏极，所述第十二MOS管M₁₂的源极接地Gnd；所述第十三MOS管M₁₃的栅极接所述第一时钟信号Clk_c的反相时钟信号Clk_c_b，所述第十三MOS管M₁₃的源极接地Gnd，所述第十三MOS管M₁₃的漏极接所述第一反相器INV1的输入端；所述第十四MOS管M₁₄的栅极接所述第一时钟信号Clk_c的反相时钟信号Clk_c_b，所述第十四MOS管M₁₄的源极接地Gnd，所述第十四MOS管M₁₄的漏极接所述第二反相器INV2的输入端；所述第一反相器INV1的输出端接所述SR锁存器的第一输入端，所述第二反相器INV2的输出端接所述SR锁存器的第二输入端。

二级管连接的MOS管做负载的预放大器，将正相差分模拟输入信号V_IP经第一自举开关K₁采样后得到的电压VP和反相差分模拟输入信号V_IN经第二自举开关K₂采样后得到的电压VN的差值做进一步放大，得到预放大器对差分输入信号放大后的正相输出AP和反相输出AN；预放大器的正相输出AP和反相输出AN作为比较器的输入信号进行比较，输出比较器的正相输出V_OP和反相输出V_ON；比较器的正相输出V_OP和反相输出V_ON又会作为SR锁存器的输入信号，经SR锁存器输出锁存后的信号Latch_P(Latch_N)。

同时，为了提高线性度，预放大器中第六MOS管M₆的栅极接一尾电流源偏置电压V_B，采用恒流尾电流源偏置，而且第五MOS管M₅的栅极接第一时钟信号Clk_c作为一钟控管，在比较器不工作时断开电源到地的通路，减小静态功耗。

应该了解到的是，如图6所示，在本发明实施例中，还包括：与所述比较器电路连接的逐次逼近控制逻辑电路，其中

所述逐次逼近控制逻辑电路的子单元包括第十五MOS管M₁₅、第十六MOS管M₁₆、第十七MOS管M₁₇、第十八MOS管M₁₈、第十九MOS管M₁₉、第二十MOS管M₂₀和触发器；

所述触发器的第一输入端接所述比较器电路的输出端，所述触发器的第二输入端接第二时钟信号Clk_i，所述触发器的第三输入端接采样信号Sample的反相采样信号Sample_b；

所述第十五MOS管M₁₅的栅极接所述第二时钟信号Clk_i的反相时钟信号Clk_i_b，所述第十五MOS管M₁₅的源极接基准电压V_REF，所述第十五MOS管M₁₅的漏极接所述第十六MOS管M₁₆的源极；

所述第十六MOS管M₁₆的栅极接所述触发器的输出端，所述第十六MOS管M₁₆的漏极接所述第十七MOS管M₁₇的漏极和所述第十九MOS管M₁₉的源极；

所述第十七MOS管M₁₇的栅极接所述触发器的输出端，所述第十七MOS管M₁₇的源极接所述第十八MOS管M₁₈的漏极；

所述第十八MOS管M₁₈的栅极接所述第二时钟信号Clk_i，所述第十八MOS管M₁₈的源极接地Gnd；

所述第十九MOS管M₁₉的栅极接所述第二时钟信号Clk_i的反相时钟信号Clk_i_b，所述第十九MOS管M₁₉的源极接所述第二十MOS管M₂₀的漏极，所述第十九MOS管M₁₉的漏极接共模电压V_CM；

所述第二十MOS管M₂₀的源极接共模电压V_CM，所述第二十MOS管M₂₀的栅极接所述第二时钟信号Clk_i，所述第二十MOS管M₂₀的漏极接所述差分电容阵列的电容的下极板。

其中，图中V_pi是第一电容阵列的电容下极板电压，V_ni是第二电容阵列的电容下极板电压。

在传统结构中是通过逐次逼近SAR数字逻辑电路产生控制信号输到电平转换level shift电路里边，信号是串行经过SAR逻辑和level shift电路的，本发明实施例中，逐次逼近控制逻辑电路将传统的SAR逻辑和level shift电路合在一起，并行处理，从而加快电路的建立速度，由于不存在单纯的数字逻辑，同时可以降低逻辑的竞争与冒险。

在逐次逼近控制逻辑电路中包括多个上述的子单元，使得逐次逼近控制逻辑电路接收比较器的比较结果以及比较完成信号，分别相应地依次切换第一电容阵列和第二电容阵列的每组位电容直至完成逐次逼近过程，同时锁存并输出每次比较结果，并且在下一次采样时把所有电容的下极板复位到初始值。

在图7中，给出了逐次逼近控制逻辑子单元的时序图，采样阶段，采样信号Sample的反相信号Sample_b为0，触发器复位，输出数字码B₀～B₁₁全为0。转换阶段，一开始第二时钟信号Clk_i为低时，触发器关断，相应的电容C_i的下级板到基准电压V_REF和地Gnd的通路被断开，通过一个传输门接到共模电压V_CM。当第二时钟信号Clk_i高电平到来时，触发器工作，将比较器输出经锁存器锁存的值采入，得到该位的输出B_i值。如果B_i值为1，则相应的电容C_i的下级板由共模电压V_CM切换为地Gnd；如果B_i值为0，则相应的电容C_i的下级板由共模电压V_CM切换为基准电压V_REF。第二电容阵列的逐次逼近逻辑子单元电路与第一电容阵列的逐次逼近逻辑子单元电路完全一样，只是触发器的输入不同。他们分别是比较器负端和正端输出锁存的结果，所以两者电容下级板的切换方式正好相反。

其中，如图1所示，12位中等速率逐次逼近型模数转换器还包括：与所述逐次逼近控制逻辑电路连接的输出锁存器，其中

所述输出锁存器的输入端与所述逐次逼近控制逻辑电路的输出端连接，在完成每一次转换后统一锁存所述逐次逼近控制逻辑电路输出的结果，并输出到片外。

其中，如图1所示，12位中等速率逐次逼近型模数转换器还包括：同步控制逻辑电路，其中

所述同步控制逻辑电路通过片外供入的系统时钟和采样信号产生所述比较器电路的第一时钟信号Clk_c。

下面结合图2和图6说明转换过程：

采样阶段，第一电容阵列DAC_P、第二电容阵列DAC_N的所有位电容的下极板均接共模电压V_CM。第一电容阵列DAC_P的上极板通过第一自举开关K₁对正相差分模拟输入信号进行采样，第二电容阵列DAC_N的上极板通过第二自举开关K₂对反相差分模拟输入信号进行采样；

初次比较阶段中：电容的上极板断开与正相、反相差分模拟输入信号的连接，当正向输入信号小于反向输入信号时，第一电容阵列的最大一组位电容C₁₀下极板由接共模电压V_CM切换为接基准电压V_REF，第二电容阵列的最大一组位电容C₁₀’下极板由共模电压V_CM切换为接地Gnd；当正向输入信号大于反向输入信号时，第二电容阵列的最大一组位电容C₁₀’下极板由接共模电压V_CM切换为接基准电压V_REF，第一电容阵列的最大一组位电容C₁₀下极板由共模电压V_CM切换为接地；

后续比较过程中：如果正向输入信号大于反向输入信号，则第一电容阵列对应的位电容下极板由共模电压V_CM切换为接地，第二电容阵列对应的位电容由共模电压V_CM切换为接基准电压V_REF；如果正向输入信号小于反向输入信号，则第一电容阵列对应的位电容由共模电压V_CM切换为接基准电压V_REF，第二电容阵列对应的位电容下极板由共模电压V_CM换为接地Gnd；在后续比较过程中，以此类推，直至切换到最小的一组位电容。此时，如果正向输入信号大于反向输入信号，则第一电容阵列的dummy电容C₀下极板由共模电压V_CM切换为接地，第二电容阵列的dummy电容C₀’仍然接共模电压V_CM。然后输出比较得到的二进制码和转换完成信号，等待下一次转换。转换完成后转换完成信号会拉低比较器时钟控制信号，从而关断比较器以减小其静态功耗。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种12位中等速率逐次逼近型模数转换器，其特征在于，包括：

采样网络、与所述采样网络连接的差分电容阵列、与所述差分电容阵列连接的比较器电路；其中

所述差分电容阵列包括连接所述比较器电路正相输入端的第一电容阵列和连接所述比较器电路反相输入端第二电容阵列；其中

所述第一电容阵列和所述第二电容阵列均由11组二进制结构的位电容组成，所述第二电容阵列的第一冗余电容(C₀’)的下极板恒接一共模电压(V_CM)；其中，

所述第一电容阵列的电容上极板耦合在一起连接到所述比较器电路的正相输入端，并通过所述采样网络的第一自举开关(K₁)连接正相差分模拟输入信号(V_IP)；所述第一电容阵列的电容下极板分别通过开关选择连接共模电压(V_CM)、基准电压(V_REF)、地(Gnd)；

所述第二电容阵列的电容上极板耦合在一起连接到所述比较器电路的反相输入端，并通过所述采样网络的第二自举开关(K₂)连接反相差分模拟输入信号(V_IN)；

所述第二电容阵列的第一冗余电容(C₀’)的下极板恒接共模电压(V_CM)，其他冗余电容下极板分别通过开关选择连接共模电压(V_CM)、基准电压(V_REF)、地(Gnd)。

2.根据权利要求1所述的12位中等速率逐次逼近型模数转换器，其特征在于，还包括：与所述比较器电路连接的逐次逼近控制逻辑电路，其中

所述逐次逼近控制逻辑电路的子单元包括第十五MOS管(M₁₅)、第十六MOS管(M₁₆)、第十七MOS管(M₁₇)、第十八MOS管(M₁₈)、第十九MOS管(M₁₉)、第二十MOS管(M₂₀)和触发器；

所述触发器的第一输入端接所述比较器电路的输出端，所述触发器的第二输入端接第二时钟信号(Clk_i)，所述触发器的第三输入端接采样信号(Sample)的反相采样信号(Sample_b)；

所述第十五MOS管(M₁₅)的栅极接所述第二时钟信号(Clk_i)的反相时钟信号(Clk_i_b)，所述第十五MOS管(M₁₅)的源极接基准电压(V_REF)，所述第十五MOS管(M₁₅)的漏极接所述第十六MOS管(M₁₆)的源极；

所述第十六MOS管(M₁₆)的栅极接所述触发器的输出端，所述第十六MOS管(M₁₆)的漏极接所述第十七MOS管(M₁₇)的漏极和所述第十九MOS管(M₁₉)的源极；

所述第十七MOS管(M₁₇)的栅极接所述触发器的输出端，所述第十七MOS管(M₁₇)的源极接所述第十八MOS管(M₁₈)的漏极；

所述第十八MOS管(M₁₈)的栅极接所述第二时钟信号(Clk_i)，所述第十八MOS管(M₁₈)的源极接地(Gnd)；

所述第十九MOS管(M₁₉)的栅极接所述第二时钟信号(Clk_i)的反相时钟信号(Clk_i_b)，所述第十九MOS管(M₁₉)的源极接所述第二十MOS管(M₂₀)的漏极，所述第十九MOS管(M₁₉)的漏极接共模电压(V_CM)；

所述第二十MOS管(M₂₀)的源极接共模电压(V_CM)，所述第二十MOS管(M₂₀)的栅极接所述第二时钟信号(Clk_i)，所述第二十MOS管(M₂₀)的漏极接所述差分电容阵列的电容的下极板。

3.根据权利要求1所述的12位中等速率逐次逼近型模数转换器，其特征在于，所述第一电容阵列的第一电容(C₀)的电容值为C，第二电容(C₁)的电容值等于第一电容(C₀)的电容值C，第三电容至第十一电容的电容值为C_i+1＝2C_i，其中，i为1≤i≤9的自然数；

所述第二电容阵列的第一冗余电容(C₀’)的电容值为C，第二冗余电容(C₁’)的电容值等于第一冗余电容(C₀’)的电容值C，第三冗余电容至第十一冗余电容的电容值为C_i+1’＝2C_i’，其中，i为1≤i≤9的自然数。

4.根据权利要求2所述的12位中等速率逐次逼近型模数转换器，其特征在于，所述比较器电路包括一预放大器、一比较器和一SR锁存器；其中

所述预放大器包括第一MOS管(M₁)、第二MOS管(M₂)、第三MOS管(M₃)、第四MOS管(M₄)、第五MOS管(M₅)和第六MOS管(M₆)，其中，

所述第三MOS管(M₃)的源极和第四MOS管(M₄)的源极接电源电压(V_DD)；

所述第一MOS管(M₁)的栅极接所述第一电容阵列的电容上极板，所述第一MOS管(M₁)的漏极接所述第二MOS管(M₂)的漏极和所述第五MOS管(M₅)的漏极，所述第一MOS管(M₁)的源极接所述第四MOS管(M₄)的漏极；

所述第二MOS管(M₂)的源极接所述第三MOS管(M₃)的漏极，所述第二MOS管(M₂)的栅极接所述第二电容阵列的电容上极板；

所述第三MOS管(M₃)的栅极与所述第三MOS管(M₃)的漏极短接；

所述第四MOS管(M₄)的栅极与所述第四MOS管(M₄)的漏极短接；

所述第五MOS管(M₅)的栅极接一第一时钟信号(Clk_c)，所述第五MOS管(M₅)的源极接所述第六MOS管(M₆)的漏极；

所述第六MOS管(M₆)的栅极接一尾电流源偏置电压(V_B)，所述第六MOS管(M₆)的源极接地(Gnd)；

所述比较器包括第七MOS管(M₇)、第八MOS管(M₈)、第九MOS管(M₉)、第十MOS管(M₁₀)、第十一MOS管(M₁₁)、第十二MOS管(M₁₂)、第十三MOS管(M₁₃)、第十四MOS管(M₁₄)、第一反相器(INV1)和第二反相器(INV2)，其中，

所述第八MOS管(M₈)的源极和所述第九MOS管(M₉)的源极接电源电压(V_DD)；

所述第七MOS管(M₇)的栅极接所述第三MOS管(M₃)的栅极，所述第七MOS管(M₇)的漏极接所述第九MOS管(M₉)的栅极，所述第七MOS管(M₇)的源极接所述第八MOS管(M₈)的漏极；

所述第八MOS管(M₈)的栅极接所述第十MOS管(M₁₀)的漏极；

所述第九MOS管(M₉)的栅极接所述第十一MOS管(M₁₁)的栅极，所述第九MOS管(M₉)的漏极接所述第十MOS管(M₁₀)的源极；

所述第十MOS管(M₁₀)的漏极接所述第十一MOS管(M₁₁)的漏极，所述第十MOS管(M₁₀)的栅极接所述第四MOS管(M₄)的栅极；

所述第十一MOS管(M₁₁)的栅极接所述第十二MOS管(M₁₂)的漏极，所述第十一MOS管(M₁₁)的漏极接所述第十二MOS管(M₁₂)的栅极，所述第十一MOS管(M₁₁)的源极接地(Gnd)；

所述第十二MOS管(M₁₂)的栅极接所述第十四MOS管(M₁₄)的漏极，所述第十二MOS管(M₁₂)的漏极接所述第十三MOS管(M₁₃)的漏极，所述第十二MOS管(M₁₂)的源极接地(Gnd)；

所述第十三MOS管(M₁₃)的栅极接所述第一时钟信号(Clk_c)的反相时钟信号(Clk_c_b)，所述第十三MOS管(M₁₃)的源极接地(Gnd)，所述第十三MOS管(M₁₃)的漏极接所述第一反相器(INV1)的输入端；

所述第十四MOS管(M₁₄)的栅极接所述第一时钟信号(Clk_c)的反相时钟信号(Clk_c_b)，所述第十四MOS管(M₁₄)的源极接地(Gnd)，所述第十四MOS管(M₁₄)的漏极接所述第二反相器(INV2)的输入端；

所述第一反相器(INV1)的输出端接所述SR锁存器的第一输入端，所述第二反相器(INV2)的输出端接所述SR锁存器的第二输入端。

5.根据权利要求4所述的12位中等速率逐次逼近型模数转换器，其特征在于，还包括：与所述逐次逼近控制逻辑电路连接的输出锁存器，其中

所述输出锁存器的输入端与所述逐次逼近控制逻辑电路的输出端连接，在完成每一次转换后统一锁存所述逐次逼近控制逻辑电路输出的结果，并输出到片外。

6.根据权利要求5所述的12位中等速率逐次逼近型模数转换器，其特征在于，还包括：同步控制逻辑电路，其中

所述同步控制逻辑电路通过片外供入的系统时钟和采样信号产生所述比较器电路的第一时钟信号(Clk_c)。