CN105897266A - 一种具备数字失配校正能力的逐次逼近型模数转换器 - Google Patents

Abstract

本发明公开了一种具备数字失配校正能力的逐次逼近型模数转换器，包含电容阵列模块、比较器模块、逐次逼近逻辑控制模块、时钟分配模块、电容失配校正模块；电容失配校正模块由电容失配提取模块、失配后处理模块组成。本发明通过提取电容阵列中高位电容阵列中的M位高位电容的失配误差，经量化处理后，与模数转换器正常输出码字进行运算以后，得到正确的输出码字。本发明通过电容阵列中提取电容失配并从ADC正常输出中减去相应失配值，能大幅降低失配对ADC性能的影响，从而提升ADC的输出有效精度。

Description

一种具备数字失配校正能力的逐次逼近型模数转换器

技术领域

本发明属于模数转换技术领域，具体涉及一种具备数字失配校正能力的逐次逼近型模数转换器。

背景技术

模数转换器(Analog-to-digital Converter，ADC)是各类电子设备中必不可少的一部分，用于将所感兴趣的模拟信号，如电压、温度等，转换为若干位数字信号以用于记录、处理和传输。常见的模数转换器类型有Delta-sigma ADC、逐次逼近型ADC、闪烁型ADC、时间交织型ADC等。

在可穿戴电子设备以及生物医疗领域，首先需要生物信号采集芯片对生物信号进行采集编码，考虑到这些信号比较微弱(大小在μV级别)，因此要求这些芯片具有较大动态范围以及全频段记录等要求。为了能实现这些目标，这类芯片往往由前端高精度运放和多通道复用模数转换器组成，同时考虑到生物体伪影的存在，高精度运放的闭环增益不能太高(40dB左右)，因此要求与之连接的模数转换器有较高的精度和动态范围。除此之外，考虑到可穿戴、可持续性检测记录的特点，这类芯片还需要具有低功耗、微型化等特点。

在上述所举例的模数转换器中，逐次逼近型模数转换器由于其结构简单、功耗低、面积小等特点，非常符合此类设备对功耗、面积的要求。但是由于当前工艺的原因，为了实现低功耗的目标，逐次逼近型模数转换器通常采用基于电荷再分布电容阵列的方案。此类方案中，电容会受到工艺的偏差导致实际的电容值与理想的电容值之间的失配。这种所谓的电容失配问题将会严重影响逐次逼近型模数转换器的输出有效精度，从而降低其最后的动态范围。

发明内容

为了克服高精度电荷再分配型逐次逼近型模数转换器中，由于工艺误差所导致的电容失配的影响，本发明提供了一种具备数字失配校正能力的逐次逼近型模数转换器，能够大幅降低失配对ADC性能的影响，从而提升ADC的输出有效精度。

一种具备数字失配校正能力的逐次逼近型模数转换器，包括电容阵列模块、比较器模块、时钟分配模块、逐次逼近逻辑控制模块以及电容失配校正模块；其中：

所述的电容阵列模块用于根据逐次逼近逻辑控制模块提供的选通信号以及时钟分配模块提供的时钟信号，通过开关电路的切换输出两路差分信号；

所述的比较器模块用于将所述的两路差分信号进行比较，输出比较信号；

所述的逐次逼近逻辑控制模块用于对所述的比较信号逐次进行锁存，进而根据比较信号产生用于控制所述开关电路切换的选通信号并输出一串多位数字码；

所述的时钟分配模块用于为模数转换器中其他各功能模块提供各自的时钟信号，并控制逐次逼近逻辑控制模块使其对比较信号逐次进行锁存；

所述的电容失配校正模块用于使电容阵列模块中高位电容的相对失配误差电压逐次进行差分比较得到高位电容的误差码字，通过对所述的误差码字进行移位求和处理得到高位电容的真实失配误差；进而使所述的多位数字码对应减去每个高位电容的真实失配误差，即得到模数转换器正确的数字码输出结果。

所述模数转换器最终输出的数字码位数为M+N+1且M＝N+1。

所述的电容阵列模块由两组差分结构的电容阵列电路组成，所述的电容阵列电路包括高位电容阵列、次高位电容阵列、低位电容阵列、三个阵列开关K₁～K₃、两个桥电容C_B1～C_B2和一个补偿电容C_C；其中：

所述的高位电容阵列包括M个高位电容C₁～C_M和一个冗余电容C_MD，M为大于1的自然数；高位电容C₁～C_M和冗余电容C_MD的上极板与桥电容C_B1的下极板以及阵列开关K₁的一端共连作为电容阵列电路的输出端，阵列开关K₁的另一端接外部设备提供的共模电压V_CM，阵列开关K₁的控制端接时钟分配模块提供对应的时钟信号；高位电容C₁～C_M和冗余电容C_MD的下极板分别接各自的开关电路；

所述的次高位电容阵列包括N个次高位电容C_M+1～C_M+N，N为大于1的自然数；次高位电容C_M+1～C_M+N的上极板与桥电容C_B1的上极板、桥电容C_B2的下极板、补偿电容C_C的一端以及阵列开关K₂的一端共连，补偿电容C_C的另一端接地，阵列开关K₂的另一端接外部设备提供的共模电压V_CM，阵列开关K₂的控制端接时钟分配模块提供对应的时钟信号；次高位电容C_M+1～C_M+N的下极板分别接各自的开关电路；

所述的低位电容阵列包括两个低位电容C_M+N+1～C_M+N+2；低位电容C_M+N+1～C_M+N+2的上极板与桥电容C_B2的上极板以及阵列开关K₃的一端共连，阵列开关K₃的另一端接外部设备提供的共模电压V_CM，阵列开关K₃的控制端接时钟分配模块提供对应的时钟信号；低位电容C_M+N+1～C_M+N+2的下极板分别接各自的开关电路。

所述高位电容C₁～C_M所连接的开关电路均包括一个反相器和三个开关；其中，反相器的输入端接逐次逼近逻辑控制模块提供对应的选通信号，反相器的输出端与第一开关的一端相连，第二开关的一端接共模电压V_CM，第三开关的一端接输入电压V_IN，三个开关的另一端共连并接对应高位电容的下极板；三个开关的控制端分别接时钟分配模块提供对应的时钟信号。

所述冗余电容C_MD所连接的开关电路包括两个开关；其中，两个开关的一端分别接共模电压V_CM和输入电压V_IN，两个开关的另一端共连并接冗余电容C_MD的下极板；两个开关的控制端分别接时钟分配模块提供对应的时钟信号。

所述次高位电容C_M+1～C_M+N和低位电容C_M+N+1～C_M+N+2所连接的开关电路均包括一个反相器和两个开关；其中，反相器的输入端接逐次逼近逻辑控制模块提供对应的选通信号，反相器的输出端与一开关的一端相连，另一开关的一端接共模电压V_CM，两个开关的另一端共连并接对应次高位电容或低位电容的下极板；两个开关的控制端分别接时钟分配模块提供对应的时钟信号。

所述高位电容C_j的容值为2^M-jC，所述次高位电容C_i的容值为2^M+N-iC，所述冗余电容C_MD和低位电容C_M+N+1～C_M+N+2容值均为C；其中，C为单位电容值，i和j均为自然数且1≤j≤M，M+1≤i≤M+N。

所述的电容失配校正模块包括：

电容失配提取子模块，其利用电容阵列模块中次高位电容阵列和低位电容阵列对每个高位电容的相对失配误差电压进行转换，得到一串M位误差码字并保存至寄存器中；

失配后处理子模块，其对每位误差码字进行移位求和处理，对应得到每个高位电容的真实失配误差并保存至寄存器中；在模数转换器正常工作时，失配后处理子模块使所述的多位数字码对应减去每个高位电容的真实失配误差，即得到模数转换器正确的数字码输出结果。

所述的电容失配提取子模块对每个高位电容的相对失配误差电压进行转换的具体过程如下：

(1)使高位电容阵列、次高位电容阵列以及低位电容阵列中所有电容的上下极板均连接至共模电压V_CM；

(2)将差分结构的高位电容C_j下极板分别切换至电源电压VDD和接地GND，j为自然数且1≤j≤M；对于高位电容C_j+1～C_M和C_MD，则将这些电容保持下极板接至共模电压V_CM，上极板断开；

(3)对于高位电容C_j+1～C_M和C_MD，将差分结构的这些电容下极板分别切换至接地GND和电源电压VDD；

(4)通过次高位电容阵列和低位电容阵列中开关电路的切换操作对差分结构的关于高位电容C_j与余下电容C_j+1～C_M和C_MD相对失配误差电压进行逐次比较且使每次比较结果作为反馈以控制次高位电容阵列和低位电容阵列中开关电路的逐次切换；最后将各次比较结果组成误差码字并保存至寄存器中；返回步骤(1)对下一高位电容C_j+1进行切换操作，直至得到所有高位电容的误差码字。

所述的失配后处理子模块根据以下公式对每位误差码字进行移位求和处理：

d(Δ_i)＝-d(δ_i)＞＞2+d(δ_i-1)＞＞4+…+d(δ₁)＞＞2ⁱ

其中：d(δ_i)和d(Δ_i)分别为移位求和处理前后的第i位误差码字，d(δ_i-1)为移位求和处理前的第i-1位误差码字，d(δ₁)为移位求和处理前的第1位误差码字，i为自然数且1≤i≤M；d(Δ_i)即对应高位电容C_i的真实失配误差，d(δ_i)即对应高位电容C_i的误差码字，＞＞为右移运算符。

本发明电容失配校正算法与电容阵列结构相结合，能利用次高位电容阵列和低位电容阵列对高位电容阵列的失配误差进行量化提出，并利用数字算法进行后处理，能有效降低由于电容失配对模数转换器的性能造成的影响，从而大大提升了模数转换器的有效精度和动态范围。

附图说明

图1为本发明逐次逼近型模数转换器的系统框图。

图2为本发明电容阵列模块中子电容阵列的结构示意图。

图3为本发明模数转换器某一实施例的系统结构示意图。

图4(a)为本发明电容阵列模块在采样初始阶段的电容连接示意图。

图4(b)为本发明电容阵列模块待下一时钟周期的电容连接示意图。

图5为本发明逐次逼近型模数转换器的时序图。

图6为本发明电容失配后移位求和处理的示意图。

图7(a)为电容失配校正前后的无杂散动态范围SFDR对比示意图。

图7(b)为电容失配校正前后的信号噪声失真比SNDR对比示意图。

图8为本发明电容失配误差提取过程的流程示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。

本发明带数字失配校正的逐次逼近型模数转换器如图1所示，包括电容阵列模块CDAC、比较器模块、逐次逼近逻辑控制模块、时钟分配模块、电容失配校正模块；其中：

电容阵列模块有两个子电容阵列组成，子电容阵列由高位电容阵列、次高位电容阵列、低位电容阵列以及两个桥电容组成。高位电容阵列由M个电容、一个冗余电容以及对应的M+1个电容切换控制电路和若干输入输出组成；M个电容切换控制电路中，有M个电路由一个反相器和三个开关组成，另一个由两个开关组成。次高位电容有N个电容以及对应的N个电容切换控制电路和若干输入输出组成；N个电容切换控制电路由一个反相器和两个开关组成。低位电容阵列由两个电容以及对应的两个电容切换控制电路组成。

比较器模块比较电容阵列模块中两个子电容阵列的差分输出；时钟分配模块由若干个移位寄存器单元组成；逐次逼近逻辑控制模块由数据寄存器阵列组成；电容失配校正模块由电容失配提取模块和失配后处理模块组成。

如图2所示，子电容阵列由C₁～C_MD、C_M+1～C_M+N和C_N+1～C_N+2，三部分通过桥电容C_B1和C_B2连接组成；其中高位电容阵列C₁～C_MD，根据时钟分配模块输出信号SW_S用于采样保持输入信号，同时根据逐次逼近逻辑模块的输出信号SEL_1～M或者SELb_1～M和时钟分配模块的输出信号SW_1～M和SW_C1～MD，进行开关切换，电容C₁～C_M的控制开关由一个反相器和三个开关组成，电容C_MD的控制开关由两个开关组成，并根据时钟分配模块的输出信号SW_CM+1进行开关切换。

次高位电容阵列C_M+1～M+N，根据时钟分配模块输出信号SW_M+1～M+N和逐次逼近逻辑控制模块输出信号SEL_M+1～M+N或者SELb_M+1～M+N进行开关切换，电容C_M+1～M+N的控制开关由一个反相器和两个开关组成。

低位电容阵列由两个电容C_M+N+1和C_M+N+2组成，根据时钟分配模块输出信号SW_{M+N+1～M+N+2}和逐次逼近逻辑控制模块输出信号SEL_{M+N+2～M+N+2}或者SELb_{M+N+2～M+N+2}进行开关切换，其中最后一位电容C_M+N+2在开关切换时，只进行单边切换，即两个子电容阵列中只有一个电容进行电压的切换。

本发明的工作模式主要分为两部分：正常输入信号量化(Normal Conversion)和误差提取处理(Mismatch Extraction and Processing)两部分。下面以实施例具体说明如图3所示的12位逐次逼近型模数转换器的这两种工作模式：

(1)正常量化工作模式：

该12位逐次逼近型模数转换器中，电容阵列为差分结构，高位电容阵列电容个数M等于6，次高位电容阵列电容个数N等于5；

其中高位电容阵列由C₁～C₆和C_6D组成，次高位电容阵列由C₇～C₁₁组成，低位电容阵列由C₁₂～C₁₃，各个电容容值为：

C₁～C₆：2^6-iC+ΔC_i，i＝1…6

C_6D:C+ΔC_6D

C₇～C₁₁：2^11-iC+ΔC_i，i＝7…11

C₁₂,C₁₃:C+ΔC

其中，C为单位电容，ΔC为电容误差。

在采样阶段，两个子电容阵列中的高位电容阵列分别对差分输入信号V_INP和V_INN进行采样，其余阵列中电容上下极板均接至共模电压；待下一个时钟周期，高位电容阵列下极板切换至共模电压，同时上极板断开与共模电压连接，如图4所示。

在量化阶段，逐次逼近逻辑控制模块根据比较器的输出结果，对电容阵列进行开关切换，其流程如下：

若D₁为1，则正端子电容阵列中电容C₁下极板接切换至GND，负端子电容阵列中电容C₁下极板接切换至V_DD，否则切换动作相反。待切换完成后进行下一次比较；

若D₂为1，则正端子电容阵列中电容C₂下极板接切换至GND，负端子电容阵列中电容C₂下极板接切换至V_DD，否则切换动作相反。待切换完成后进行下一次比较；

.......

若D₁₃为1，则正端子电容阵列中电容C₁₃下极板接切换至GND，负端子电容阵列中电容C₁₃不进行切换，否则切换动作相反。待切换完成后进行最后一次比较，输出D₁₄。

图5为本实例模数转换器时序图，输出的十四位数字码D₁～D₁₄中，最后两位D13～D14为冗余位，用于提高失配校正算法的精度，在最终输出中只取前12位作为模数转换器的数字码。

在量化完成后输入差分电压V_INP-V_INN最终被转换为由数字码D_i所代表的一串数列，两者之间的关系为：

$V_{INP}-V_{INN}=\frac{\underset{1}{\overset{6}{\Σ}}(\stackrel{\‾}{D_i}-D_i)V_{DD}\·C_i+\underset{7}{\overset{11}{\Σ}}(\stackrel{\‾}{D_i}-D_i)V_{DD}\·C_i\·\mathrm{\β}/\mathrm{\α}}{\underset{1}{\overset{6}{\Σ}}{C}_i+C_{6D}}+$

$\frac{(\stackrel{\‾}{D_{12}}-D_{12})V_{DD}\·C_{12}\·\mathrm{\γ}\mathrm{\β}/\mathrm{\α}+\frac{1}{2}(\stackrel{\‾}{D_{13}}-D_{13})V_{DD}\·C_{13}\·\mathrm{\γ}\mathrm{\β}/\mathrm{\α}}{\underset{1}{\overset{6}{\Σ}}{C}_i+C_{6D}}$

其中：β为桥电容及其本身的寄生电容之和C_B1+C_P2，α为γ为C₁₄+C₁₅/C_B2。其中电容C_C用于补偿次高位电容阵列中寄生电容和桥电容的影响，使β/α为1/32。

对于高位电容阵列，电容失配所带来的误差可以表示为：

$V_{error}=\frac{\underset{1}{\overset{6}{\Σ}}(\stackrel{\‾}{D_i}-D_i)V_{REF}\·{\mathrm{\ΔC}}_i}{\underset{1}{\overset{6}{\Σ}}{C}_i+C_{6D}}$

该误差与数字码D_i相关，即与输入差分信号相关，因此在频谱分析中会带来高次谐波。为了降低高位阵列中电容失配的影响，需要进行误差提取处理步骤。

(2)误差提取处理工作模式：

在此模式下，依次针对高位电容阵列中C₁～C₇电容进行失配误差提取，具体实施步骤为：

步骤一，对电容阵列进行复位，所有电容的上下极板均接至共模电压；

步骤二，将高位电容阵列中C₁的下极板电压分别接至V_DD和G_ND，同时电容阵列上极板断开与共模电压连接；

步骤三，将高位电容阵列中其余电容的下极板分别接至GND和V_DD，此时由于失配的存在,此时在电容阵列中存在电荷残量，可表示为：

$Q_C=V_{DD}{C}_1-VDD(C_2+...+C_6+C_{6D})=V_{DD}({\mathrm{\ΔC}}_1-\underset{i=2}{\overset{6}{\Σ}}{\mathrm{\ΔC}}_i-{\mathrm{\ΔC}}_{6D})$

因此电容阵列的电压残量可表示为：

${\mathrm{\δ}}_{C1}=\frac{V_{DD}({\mathrm{\ΔC}}_1-\underset{i=2}{\overset{6}{\Σ}}{\mathrm{\ΔC}}_i-{\mathrm{\ΔC}}_{6D})}{\underset{i=1}{\overset{6}{\Σ}}(2^{6-i}C+{\mathrm{\ΔC}}_i)+C+{\mathrm{\ΔC}}_{6D}}$

步骤四，类似ADC正常工作模式，利用次高位电容阵列和低位电容阵列将该电压转换成8比特的数字码并存储在数据寄存器中。

步骤五，将C₁下极板电压始终保持连接至共模电压，重复步骤一到四，提取电容C₂与余下电容的电压残量：

${\mathrm{\δ}}_{C2}=\frac{V_{DD}({\mathrm{\ΔC}}_2-\underset{i=3}{\overset{6}{\Σ}}{\mathrm{\ΔC}}_i-{\mathrm{\ΔC}}_{6D})}{\underset{i=1}{\overset{6}{\Σ}}(2^{6-i}C+{\mathrm{\ΔC}}_i)+C+{\mathrm{\ΔC}}_{6D}}$

重复以上步骤，按下式可以得到高位电容阵列中C₃～C₇的电压残量，以及对应量化后的8比特数字码，其流程如图8所示。

${\mathrm{\δ}}_{Ci}=\frac{V_{DD}({\mathrm{\ΔC}}_i-\underset{k=i+1}{\overset{6}{\Σ}}{\mathrm{\ΔC}}_k-{\mathrm{\ΔC}}_{6D})}{\underset{i=1}{\overset{6}{\Σ}}(2^{6-i}C+{\mathrm{\ΔC}}_i)+C+{\mathrm{\ΔC}}_{6D}},i=\mathrm{3...7}$

接下来，对所提取到的由电容失配所造成的电压误差进行后处理，目标是使校正后的高位电容阵列中每个电容的权重成二进制分布，即1/2,1/4,1/8…1/32，算法如下：

因此，根据以上算法，对于所提取到高位电容阵列的电容失配数字码字，只要进行加法和移位除法运放既能得到每位电容实际的误差数字码。

d(Δ₁)＝-d(δ₁)＞＞2

d(Δ₂)＝-d(δ₂)＞＞2+d(δ₁)＞＞4

.......

d(Δ_i)＝-d(δ_i)＞＞2+d(δ_i-1)＞＞4+…+d(δ₁)＞＞2ⁱ

上式中，d(δ_i)是由步骤一到五所提取到的失配误差数字码，d(Δ_i)为处理后的实际失配误差数字码，如图6所示。

在对本实例逐次逼近型模数转换器进行仿真时，单位电容失配误差σ取值为7.8‰，不进行失配校正前，如图7所示模数转换器的SNDR小于54dB，SFDR小于68dB，进行电容失配误差校正以后，模数转换器的SNDR提升至70dB，SFDR提升至85dB，有效位数ENOB从8.7比特提升至11.3比特。

上述的对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明。熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。

Claims (10)

1.一种具备数字失配校正能力的逐次逼近型模数转换器，其特征在于：包括电容阵列模块、比较器模块、时钟分配模块、逐次逼近逻辑控制模块以及电容失配校正模块；其中：

所述的电容阵列模块用于根据逐次逼近逻辑控制模块提供的选通信号以及时钟分配模块提供的时钟信号，通过开关电路的切换输出两路差分信号；

所述的比较器模块用于将所述的两路差分信号进行比较，输出比较信号；

所述的逐次逼近逻辑控制模块用于对所述的比较信号逐次进行锁存，进而根据比较信号产生用于控制所述开关电路切换的选通信号并输出一串多位数字码；

所述的时钟分配模块用于为模数转换器中其他各功能模块提供各自的时钟信号，并控制逐次逼近逻辑控制模块使其对比较信号逐次进行锁存；

所述的电容失配校正模块用于使电容阵列模块中高位电容的相对失配误差电压逐次进行差分比较得到高位电容的误差码字，通过对所述的误差码字进行移位求和处理得到高位电容的真实失配误差；进而使所述的多位数字码对应减去每个高位电容的真实失配误差，即得到模数转换器正确的数字码输出结果。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述的电容阵列模块由两组差分结构的电容阵列电路组成，所述的电容阵列电路包括高位电容阵列、次高位电容阵列、低位电容阵列、三个阵列开关K₁～K₃、两个桥电容C_B1～C_B2和一个补偿电容C_C；其中：

所述的高位电容阵列包括M个高位电容C₁～C_M和一个冗余电容C_MD，M为大于1的自然数；高位电容C₁～C_M和冗余电容C_MD的上极板与桥电容C_B1的下极板以及阵列开关K₁的一端共连作为电容阵列电路的输出端，阵列开关K₁的另一端接外部设备提供的共模电压V_CM，阵列开关K₁的控制端接时钟分配模块提供对应的时钟信号；高位电容C₁～C_M和冗余电容C_MD的下极板分别接各自的开关电路；

所述的次高位电容阵列包括N个次高位电容C_M+1～C_M+N，N为大于1的自然数；次高位电容C_M+1～C_M+N的上极板与桥电容C_B1的上极板、桥电容C_B2的下极板、补偿电容C_C的一端以及阵列开关K₂的一端共连，补偿电容C_C的另一端接地，阵列开关K₂的另一端接外部设备提供的共模电压V_CM，阵列开关K₂的控制端接时钟分配模块提供对应的时钟信号；次高位电容C_M+1～C_M+N的下极板分别接各自的开关电路；

所述的低位电容阵列包括两个低位电容C_M+N+1～C_M+N+2；低位电容C_M+N+1～C_M+N+2的上极板与桥电容C_B2的上极板以及阵列开关K₃的一端共连，阵列开关K₃的另一端接外部设备提供的共模电压V_CM，阵列开关K₃的控制端接时钟分配模块提供对应的时钟信号；低位电容C_M+N+1～C_M+N+2的下极板分别接各自的开关电路。

3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述高位电容C₁～C_M所连接的开关电路均包括一个反相器和三个开关；其中，反相器的输入端接逐次逼近逻辑控制模块提供对应的选通信号，反相器的输出端与第一开关的一端相连，第二开关的一端接共模电压V_CM，第三开关的一端接输入电压V_IN，三个开关的另一端共连并接对应高位电容的下极板；三个开关的控制端分别接时钟分配模块提供对应的时钟信号。

4.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述冗余电容C_MD所连接的开关电路包括两个开关；其中，两个开关的一端分别接共模电压V_CM和输入电压V_IN，两个开关的另一端共连并接冗余电容C_MD的下极板；两个开关的控制端分别接时钟分配模块提供对应的时钟信号。

5.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述次高位电容C_M+1～C_M+N和低位电容C_M+N+1～C_M+N+2所连接的开关电路均包括一个反相器和两个开关；其中，反相器的输入端接逐次逼近逻辑控制模块提供对应的选通信号，反相器的输出端与一开关的一端相连，另一开关的一端接共模电压V_CM，两个开关的另一端共连并接对应次高位电容或低位电容的下极板；两个开关的控制端分别接时钟分配模块提供对应的时钟信号。

6.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述高位电容C_j的容值为2^M-jC，所述次高位电容C_i的容值为2^M+N-iC，所述冗余电容C_MD和低位电容C_M+N+1～C_M+N+2容值均为C；其中，C为单位电容值，i和j均为自然数且1≤j≤M，M+1≤i≤M+N。

7.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述的电容失配校正模块包括：

电容失配提取子模块，其利用电容阵列模块中次高位电容阵列和低位电容阵列对每个高位电容的相对失配误差电压进行转换，得到一串M位误差码字并保存至寄存器中；

失配后处理子模块，其对每位误差码字进行移位求和处理，对应得到每个高位电容的真实失配误差并保存至寄存器中；在模数转换器正常工作时，失配后处理子模块使所述的多位数字码对应减去每个高位电容的真实失配误差，即得到模数转换器正确的数字码输出结果。

8.根据权利要求7所述的逐次逼近型模数转换器，其特征在于：所述的电容失配提取子模块对每个高位电容的相对失配误差电压进行转换的具体过程如下：

(1)使高位电容阵列、次高位电容阵列以及低位电容阵列中所有电容的上下极板均连接至共模电压V_CM；

(2)将差分结构的高位电容C_j下极板分别切换至电源电压VDD和接地GND，j为自然数且1≤j≤M；对于高位电容C_j+1～C_M和CM_D，则将这些电容保持下极板接至共模电压V_CM，上极板断开；

(3)对于高位电容C_j+1～C_M和CM_D，将差分结构的这些电容下极板分别切换至接地GND和电源电压VDD；

(4)通过次高位电容阵列和低位电容阵列中开关电路的切换操作对差分结构的关于高位电容C_j与余下电容C_j+1～C_M和C_MD相对失配误差电压进行逐次比较且使每次比较结果作为反馈以控制次高位电容阵列和低位电容阵列中开关电路的逐次切换；最后将各次比较结果组成误差码字并保存至寄存器中；返回步骤(1)对下一高位电容C_j+1进行切换操作，直至得到所有高位电容的误差码字。

9.根据权利要求7所述的逐次逼近型模数转换器，其特征在于：所述的失配后处理子模块根据以下公式对每位误差码字进行移位求和处理：

d(Δ_i)＝-d(δ_i)＞＞2+d(δ_i-1)＞＞4+…+d(δ₁)＞＞2ⁱ

其中：d(δ_i)和d(Δ_i)分别为移位求和处理前后的第i位误差码字，d(δ_i-1)为移位求和处理前的第i-1位误差码字，d(δ₁)为移位求和处理前的第1位误差码字，i为自然数且1≤i≤M；d(Δ_i)即对应高位电容C_i的真实失配误差，d(δ_i)即对应高位电容C_i的误差码字，＞＞为右移运算符。

10.根据权利要求2所述的逐次逼近型模数转换器，其特征在于：所述模数转换器最终输出的数字码位数为M+N+1且M＝N+1。