CN110113051A - 模数转换器误差整形电路和逐次逼近型模数转换器 - Google Patents

模数转换器误差整形电路和逐次逼近型模数转换器 Download PDF

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Abstract

本发明公开一种模数转换器误差整形电路和逐次逼近型模数转换器，其中，模数转换器误差整形电路包括分散式电容阵列、数据加权平均模块、失配误差整形模块、控制逻辑产生电路、数字滤波器和抽取器，分散式电容阵列包括两个对称设置的电容阵列单元，每一电容阵列单元包括高段位的第一子电容阵列和低段位的第二子电容阵列，数据加权平均模块消除第一子电容阵列与输入信号的关联，失配误差整形模块消除第二子电容阵列与输入信号的关联，从而实现不增加电容阵列的面积的前提下，减小电容阵列的误差，提高DAC电容阵列的线性度，解决电容阵列对于高精度SAR ADC的限制。

Description

模数转换器误差整形电路和逐次逼近型模数转换器
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种模数转换器误差整形电路和逐次逼近型模数转换器。
背景技术
对于超高精度逐次逼近型模数转换器(包括过采样模数转换器和噪声整形模数转换器)，电容阵列的线性度是一个主要限制因素，因为过采样技术仅对降低量化噪声有效，而电容阵列的非线性则会导致谐波，这些谐波分量分布在信号带内，过采样技术也无法消除它们。
其中，走线寄生和单位电容失配是影响线性度的两个因素，理想状态下可以通过完美的电路和版图设计解决电容阵列中走线寄生所引入的非线性误差，单位电容失配也是一个很难解决的问题，因为它只与工艺精度参数和电容尺寸有关，且失配与电容尺寸开根号呈反比，4倍的电容尺寸最多只能增加6dB的线性度，例如一个合适的电路和版图设计的电容阵列，如图1所示，由7bits二进制权重的MSB电容阵列加上5bits二进制权重的LSB电容阵列，中间用一个桥接电容起到LSB到MSB的衰减作用，1C表示单位电容，其总尺寸约为1pF，可以提供70dB的DAC线性度，可以满足一个12bits SAR ADC对DAC电容阵列的要求，而对于一个14bits SAR ADC而言，电容阵列线性度需要提高到4倍也就是12dB，此时电容阵列的总尺寸则至少需要16pF，虽然极大的增加了功耗和版图面积，但也仍然在可接受的范围内。但如果是一个16bits SAR ADC，对于相似的设计，电容总尺寸需要达到256pF才能满足电容阵列线性度要求，这是一个功耗和面积都大到难以接受的尺寸。
发明内容
本发明的主要目的是提供一种模数转换器误差整形电路，旨在不增加电容阵列的面积的前提下，减小电容阵列的误差，提高DAC电容阵列的线性度。
为实现上述目的，本发明提出模数转换器误差整形电路包括分散式电容阵列、数据加权平均模块、失配误差整形模块、控制逻辑产生电路、数字滤波器和抽取器；
所述分散式电容阵列包括两个对称设置的电容阵列单元，每一电容阵列单元包括高段位的第一子电容阵列和低段位的第二子电容阵列；
所述第一子电容阵列包括多个依次并联的第一电容单元以及多个第一开关，每一所述第一电容单元经一所述第一开关分别与所述数据加权平均模块和所述失配误差整形模块连接，多个所述第一电容单元的电容量均相等；
所述第二子电容阵列包括多个第二电容单元以及多个第二开关，多个第二电容单元按电容量以二进制加权方式由低位到高位依次设置，每一所述第二电容单元经一所述第二开关与所述失配误差整形模块连接；
所述控制逻辑产生电路的信号端分别与所述数据加权平均模块的信号输入端和所述失配误差整形模块的信号输入端连接，所述控制逻辑产生电路用于分别输出高位二进制码至所述数据加权平均模块，以及输出低位二进制码至所述失配误差整形模块；
所述失配误差整形模块，用于控制所述分散式电容阵列过采样转换，并在每一次转换结束后，控制所述第一电容单元的下极板和所述第二电容单元的下极板依次交替复位，其中第一电容单元的复位发生在采样前，第二电容单元的复位发生在采样后，以使采样信号减去上一次转换中由第二电容单元引入的误差；
所述数据加权平均模块，用于将所述高位二进制码转换为温度码编码以适配所述第一子电容阵列，且记录参与当前转换时的最后一个编码为X的第一电容单元，以及在下一次转换开始时，将编码为X+1的第一电容单元作为转换起始的电容单元开始转换；
所述数字滤波器和抽取器，用于将模数转换器转换后的信号取多次平均后输出。
可选地，所述第一子电容阵列为高位电容阵列，且所述第一电容单元和所述第一开关的个数均为2k－1个，所述k大于1；所述第二子电容阵列为低位电容阵列；
最低位的第一电容单元的电容量是第二电容单元中最大电容量的两倍，所述第一电容单元的电容量为2n倍单位电容，所述n大于等于1。
可选地，所述数字滤波器和抽取器取平均次数大于2m，所述m大于等于1。
可选地，各所述第一电容单元和各所述第二电容单元在模数转换中引入的误差总和为零。
本发明还提出一种逐次逼近型模数转换器，该逐次逼近型模数转换器包括比较器、连接于所述比较器输出端的寄存器以及如上所述的模数转换器误差整形电路。
本发明技术方案通过采用分散式电容阵列、数据加权平均模块、失配误差整形模块、控制逻辑产生电路和数字滤波器和抽取器组成模数转换器误差整形电路，分散式电容阵列包括两个对称设置的电容阵列单元，每一电容阵列单元包括高段位的第一子电容阵列和低段位的第二子电容阵列，第一子电容阵列包括多个依次并联的第一电容单元以及多个第一开关，每第一电容单元经一第一开关分别与数据加权平均模块和失配误差整形模块连接，多个第一电容单元的电容量均相等，第二子电容阵列包括多个第二电容单元以及多个第一开关，多个第二电容单元按电容量以二进制加权方式由低位到高位依次设置，每第二电容单元经一第一开关与失配误差整形模块连接。
数据加权平均模块将控制逻辑产生电路输出的二进制码转换为温度码编码，并输出至第一子电容阵列，同时控制每一个第一电容单元参与转换的次数相等或者相近，消除第一子电容阵列与输入信号的关联，同时，通过失配误差整形模块控制在第一电容单元和第二电容单元每一次转换结束后依次交替复位，而另一个保持转换完成是的开关状态，以消除第二子电容阵列与输入信号的关联，从而将电容阵列非线性导致的谐波能量打散到噪底，并结合数字滤波器和抽取器进行取平均输出，并将谐波滤除，从而提高信噪比，从而实现不增加电容阵列的面积的前提下，减小电容阵列的误差，提高DAC电容阵列的线性度，解决电容阵列对于高精度SAR ADC的限制。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为常规电容阵列结构示意图；
图2为本发明模数转换器误差整形电路一实施例的模块示意图；
图3为本发明模数转换器误差整形电路整形前后的频域波形示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义为：包括三个并列的方案，以“A/B”为例，包括A方案，或B方案，或A和B同时满足的方案，另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种模数转换器误差整形电路。
如图1所示，图1为本发明模数转换器误差整形电路一实施例的模块示意图，本发明提出模数转换器误差整形电路包括分散式电容阵列、数据加权平均模块40、失配误差整形模块50、控制逻辑产生电路30、数字滤波器和抽取器(图未示出)；
分散式电容阵列包括两个对称设置的电容阵列单元，每一电容阵列单元包括高段位的第一子电容阵列10和低段位的第二子电容阵列20；
第一子电容阵列10包括多个依次并联的第一电容单元11以及多个第一开关12，每一第一电容单元11经一第一开关12分别与数据加权平均模块40和失配误差整形模块50连接，多个第一电容单元11的电容量均相等；
第二子电容阵列20包括多个第二电容单元21以及多个第二开关22，多个第二电容单元21按电容量以二进制加权方式由低位到高位依次设置，每一第二电容单元21经一第二开关22与失配误差整形模块50连接；
控制逻辑产生电路30的信号端分别与数据加权平均模块40的信号输入端和失配误差整形模块50的信号输入端连接，控制逻辑产生电路30用于分别输出高位二进制码至数据加权平均模块40，以及输出低位二进制码至失配误差整形模块50；
失配误差整形模块50，用于控制所述分散式电容阵列过采样转换，并在每一次转换结束后，控制所述第一电容单元11的下极板和所述第二电容单元21的下极板依次交替复位，其中第一电容单元11的复位发生在采样前，第二电容单元12的复位发生在采样后，以使采样信号减去上一次转换中由第二电容单元12引入的误差；
数据加权平均模块40，用于将高位二进制码转换为温度码编码以适配第一子电容阵列10，且记录参与当前转换时的最后一个编码为X的第一电容单元11，以及在下一次转换开始时，将编码为X+1的第一电容单元11作为转换起始的电容单元开始转换；
数字滤波器和抽取器，用于将模数转换器转换后的信号取多次平均后输出。
本实施例中，分散式电容阵列包括构成对称设置且为差分结构的两个电容阵列单元，为了便于说明，图2中只列出了单个电容阵列单元，分散式电容阵列接收差分信号，第一电容阵列设置为高位，通过设置第一子电容阵列10且第一电容单元11的电容量均相等，且第一电容单元11和第一开关12的个数均为2k－1个，所述k大于1，数据加权平均模块40将接收到的二进制码转换为温度码编码，控制第一开关12的切换，以使温度码编码无论在哪一位跳变，都不会造成大量第第一电容单元11一同切换，从而不会引起大的转换误差，第二子电容阵列20中第二电容单元21的电容量设置采用二进制加权的设置方式，避免了全部使用第一子电容阵列10所造成并联分支数量较多的问题，减小了电容阵列的转换误差，提高了模数转换器的转换精度。
同时，为了进一步减小噪声对电容阵列工作时的干扰，设置第二子电容阵列20为低位电容阵列，第一子电容阵列10为高位电容阵列；以利用第一子电容阵列10在温度计码跳变时，只会影响一个第一电容单元11的切换，因此将第一子电容阵列10设置在高位，以通过减少电容切换数量，从而减少噪声对电容跳变时的干扰。进一步地，由于第第一子电容阵列10和第二子电容阵列20相邻接，因此设置最低位的第一电容单元11的电容量是第二电容单元21中最大电容量的两倍。本实施例中，电容阵列类型不做限制，可为12bits DAC电容阵列或者任意一个比特位DAC电容阵列，可根据实际情况进行选择。
同时，第一电容单元11的电容量可对应设置，可设置为2倍单位电容、4倍单位电容、8倍单位电容等，可根据实际情况进行选择，当第一电容单元11为2倍单位电容时，第二电容单元21则包括1倍单位电容以及经桥接电容与1倍电容单元连接的k bits(k>1)二进制权重的LSB电容阵列，k bits二进制权重的LSB电容阵列与常规的LSB电容阵列结构相同，在此不做详述，当第一电容单元11为4倍单位电容时，第二电容单元21则包括并联连接的2倍单位电容和1倍单位电容，以及经桥接电容与1倍电容单元连接的k bits二进制权重的LSB电容阵列，依此类推。
本实施例中，数据加权平均模块40将控制逻辑产生电路30输出的二进制码转换为温度码编码以适配相应的分散电容阵列，将多个第一电容单元11依次顺序编号，且记录当前转换所用到的最后一个分离电容的编号为X并保存，当下一次转换开始时，将编码为X+1的第一电容单元11作为起始用到的分离电容，从而控制电容阵列中每一个第一电容单元11在多次转换中参与转换的次数相等或者相近，消除第一子电容阵列10与输入信号的关联，并在转换结束后通过数字滤波器和抽取器取多次平均后输出，取平均次数大于2m，所述m大于等于1。由于误差本身是相对2m倍单位电容之间的误差，误差总和等于零，因此取平均后误差大约被缩小了2m倍。
同时，对于第二子电容阵列20，假定第一子电容阵列10为理想，仅考虑由第二子电容阵列20非线性引入的误差，在每一次转换结束后，控制所述第一电容单元11的下极板和所述第二电容单元21的下极板依次交替复位，其中第一电容单元11的复位发生在采样前，第二电容单元21的复位发生在采样后，即在第一次转换结束后Dout(0)＝Vin(0)+El(0)，E1(0)表示第二子电容阵列第一次转换引入的误差，第二次转换结束后Dout(1)＝Vin(1)+El(1)-El(0)，多次转换后，采样信号减去了上一次转换中由第二电容单元引入的误差，依此类推，第N次转换后模数转换器的输出Dout(N)＝Vin(N)+El(N)-El(N-1)，同样，数字滤波器和抽取器取2m次平均后，误差同样大约被缩小了2m倍。
因此，在不增加面积的情况下，采用数据加权平均模块40和失配误差整形模块50技术结合过采样，数据加权平均模块40和失配误差整形模块50将模数转换器非线性导致的谐波能量打散到噪底，如图3所示，在图3下半图中，频域上谐波的能量降低，噪底抬高，总噪声能量几乎不变，本质上不会降低包括谐波在内的总噪声能量，并通过数字滤波器和抽取器进行数字低通滤波和抽取，将谐波消除，提高信噪比，解决电容阵列对于高精度模数转换器的限制。
本发明技术方案通过采用分散式电容阵列、数据加权平均模块40、失配误差整形模块50、控制逻辑产生电路30、数字滤波器和抽取器组成模数转换器误差整形电路，分散式电容阵列包括两个对称设置的电容阵列单元，每一电容阵列单元包括高段位的第一子电容阵列10和低段位的第二子电容阵列20，第一子电容阵列10包括多个依次并联的第一电容单元11以及多个第一开关12，每第一电容单元11经一第一开关12分别与数据加权平均模块40和失配误差整形模块50连接，多个第一电容单元11的电容量均相等，第二子电容阵列20包括多个第二电容单元21以及多个第一开关12，多个第二电容单元21按电容量以二进制加权方式由低位到高位依次设置，每第二电容单元21经一第一开关12与失配误差整形模块50连接。
数据加权平均模块40将控制逻辑产生电路30输出的二进制码转换为温度码编码，并输出至第一子电容阵列10，同时控制每一个第一电容单元11参与转换的次数相等或者相近，消除第一子电容阵列10与输入信号的关联，同时，通过失配误差整形模块50控制在第一电容单元11和第二电容单元21每一次转换结束后依次交替复位，而另一个保持转换完成是的开关状态，以消除第二子电容阵列20与输入信号的关联，从而将电容阵列非线性导致的谐波能量打散到噪底，并结合数字滤波器和抽取器进行取平均输出，并将谐波滤除，从而提高信噪比，从而实现不增加电容阵列的面积的前提下，减小电容阵列的误差，提高DAC电容阵列的线性度，解决电容阵列对于高精度模数转换器的限制。
本发明还提出一种逐次逼近型模数转换器，该逐次逼近型模数转换器包括比较器、连接于比较器输出端的寄存器和模数转换器误差整形电路，该模数转换器误差整形电路的具体结构参照上述实施例，由于本逐次逼近型模数转换器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
本实施例中给出了逐次逼近型模数转换器的大致工作过程：首先模拟输入信号被采样保持，送入比较器的一端，然后控制逻辑产生电路30将寄存器最高位预置1，其他位全部清零，模数转换器在参考电压和寄存器的控制下输出参考电压的二分之一送入比较器的另一端。如果模拟输入信号电压大于参考电压的二分之一，那么比较器输出1，寄存器最高位定为1；否则，如果模拟输入信号电压小于参考电压的二分之一，那么比较器输出0，寄存器最高位定为0。这样，逐逐次逼近型模数转换器最高位就确定了；进而再确定次高位，即先预置寄存器次高位为1，如果前一个转换周期确定的最高有效位为1，那么此时模数转换器输出参考电压的四分之三，模拟输入信号电压与参考电压的四分之三比较大小，从而确定寄存器次高位；如果前一个转换周期确定的最高有效位为0，那么此时模数转换器输出参考电压的四分之一，模拟输入信号电压与参考电压的四分之一比较大小，从而确定寄存器次高位。依此类推，直到寄存器的最低位确定为止，这样寄存器的值即逐次逼近型模数转换器的最终输出。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (5)

1.一种模数转换器误差整形电路，其特征在于，包括分散式电容阵列、数据加权平均模块、失配误差整形模块、控制逻辑产生电路、数字滤波器和抽取器；
所述分散式电容阵列包括两个对称设置的电容阵列单元，每一电容阵列单元包括高段位的第一子电容阵列和低段位的第二子电容阵列；
所述第一子电容阵列包括多个依次并联的第一电容单元以及多个第一开关，每一所述第一电容单元经一所述第一开关分别与所述数据加权平均模块和所述失配误差整形模块连接，多个所述第一电容单元的电容量均相等；
所述第二子电容阵列包括多个第二电容单元以及多个第二开关，多个第二电容单元按电容量以二进制加权方式由低位到高位依次设置，每一所述第二电容单元经一所述第二开关与所述失配误差整形模块连接；
所述控制逻辑产生电路的信号端分别与所述数据加权平均模块的信号输入端和所述失配误差整形模块的信号输入端连接，所述控制逻辑产生电路用于分别输出高位二进制码至所述数据加权平均模块，以及输出低位二进制码至所述失配误差整形模块；
所述失配误差整形模块，用于控制所述分散式电容阵列过采样转换，并在每一次转换结束后，控制所述第一电容单元的下极板和所述第二电容单元的下极板依次交替复位，其中第一电容单元的复位发生在采样前，第二电容单元的复位发生在采样后，以使采样信号减去上一次转换中由第二电容单元引入的误差；
所述数据加权平均模块，用于将所述高位二进制码转换为温度码编码以适配所述第一子电容阵列，且记录参与当前转换时的最后一个编码为X的第一电容单元，以及在下一次转换开始时，将编码为X+1的第一电容单元作为转换起始的电容单元开始转换；
所述数字滤波器和抽取器，用于将模数转换器转换后的信号取多次平均后输出。
2.如权利要求1所述的模数转换器误差整形电路，其特征在于，所述第一子电容阵列为高位电容阵列，且所述第一电容单元和所述第一开关的个数均为2k－1个，所述k大于1；所述第二子电容阵列为低位电容阵列；
最低位的第一电容单元的电容量是第二电容单元中最大电容量的两倍，所述第一电容单元的电容量为2n倍单位电容，所述n大于等于1。
3.如权利要求1所述的模数转换器误差整形电路，其特征在于，所述数字滤波器和抽取器取平均次数大于2m，所述m大于等于1。
4.如权利要求1所述的模数转换器误差整形电路，其特征在于，各所述第一电容单元和各所述第二电容单元在模数转换中引入的误差总和为零。
5.一种逐次逼近型模数转换器，其特征在于，包括比较器、连接于所述比较器输出端的寄存器以及如权利要求1至4任意一项所述模数转换器误差整形电路。
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