CN109245771A - 一种逐次逼近型数模转换器 - Google Patents

Abstract

本发明涉及一种逐次逼近型数模转换器，包括：第一输入端、第二输入端、第一电容阵列；第二电容阵列、第一开关、第二开关和比较器，其中，第一输入端通过第一开关电连接至比较器的正相输入端，且第一电容阵列电连接至比较器的正相输入端；第二输入端通过第二开关电连接至比较器的反相输入端，且第二电容阵列电连接至比较器的反相输入端。本发明解决了传统时序中由于开关电容阵列面积过大引起的功耗问题；此外，最高位电容拆分及非对称结构本身的特点使线性度得以稳定；同时，dummy电容的应用，使得电容面积、功耗进一步降低。

Description

一种逐次逼近型数模转换器

技术领域

本发明属于数模混合集成电路设计领域，具体涉及一种超低功耗的逐次逼近型数模转换器。

背景技术

随着可穿戴设备的推广和精密的生物仪器的发展，逐次逼近型模数转换器(SARADC)由于结构简单，功耗低，得到了广泛的应用。随着工艺的发展，管级电路所消耗的能耗骤减，对比之下SAR ADC主要功耗来源于电容阵列采样和切换的过程中所消耗的能耗。

对于传统的基于电容阵列的逐次逼近型模数转换器，由于电容阵列相对较大的面积，其开关功耗很大。如何不牺牲精度和功耗的前提下减小电容阵列的面积是实现高能效SAR ADC的关键。

发明内容

为了解决传统的基于电容阵列的逐次逼近型模数转换器由于电容阵列面积大导致开关功耗大的问题，本发明提供了一种超低功耗的逐次逼近型数模转换器。本发明要解决的技术问题通过以下技术方案实现：

一种逐次逼近型数模转换器，包括：第一输入端(Vip)、第二输入端(Vin)、第一电容阵列(100)；第二电容阵列(200)、第一开关(S_p1)、第二开关(S_n1)和比较器(300)，其中，

所述第一输入端(Vip)通过所述第一开关(S_p1)电连接至所述比较器(300)的正相输入端，且所述第一电容阵列(100)电连接至所述比较器(300)的正相输入端；

所述第二输入端(Vin)通过所述第二开关(S_n1)电连接至所述比较器(300)的反相输入端，且所述第二电容阵列(200)电连接至所述比较器(300)的反相输入端。

进一步地，所述第一电容阵列(100)与所述第二电容阵列(200)的电路结构不同。

进一步地，所述第一电容阵列(100)包括最高位拆分电容阵列(101)和低位电容阵列(102)，所述最高位拆分电容阵列(101)和所述低位电容阵列(102)的电路结构相同。

进一步地，所述最高位拆分电容阵列(101)和低位电容阵列(102)均均包括i个二进制单位电容、一个电容组和i+2个逻辑开关；其中，

每个所述逻辑开关的一端对应电连接至每个所述二进制单位电容的第一端、所述电容组的第一端或所述电容组的第二端，且所述逻辑开关的另一端分别电连接至电源电压(Vref)、参考电平(Vcm)和地电压(Gnd)；

每个所述二进制单位电容的第二端及所述电容组的第三端均电连接至所述比较器(300)的正相输入端。

进一步地，所述电容组包括第一电容、第二电容和第三电容；其中，所述第一电容的第一端和所述第二电容的第一端作为所述电容组的第一端和第二端分别电连接至电源电压(Vref)、参考电平(Vcm)和地电压(Gnd)，所述第一电容的第二端和所述第二电容的第二端均电连接至所述第三电容的第一端，所述第三电容的第二端作为所述电容组的第三端电连接至所述比较器(300)的正相输入端。

进一步地，所述第一电容和所述第二电容的容值相同，所述第三电容的容值为所述第一电容的容值的两倍。

进一步地，所述第二电容阵列(200)包括第四电容和一个逻辑开关；其中，

所述一个逻辑开关的一端电连接至所述一个单位电容的一端，且所述一个逻辑开关的另一端电连接至电源电压(Vref)、参考电平(Vcm)和地电压(Gnd)；

所述第四单位电容的另一端电连接至所述比较器(300)的反向输入端。

进一步地，所述第四电容的容值与所述第一电容和所述第二电容的容值相同。

进一步地，所述i个二进制单位电容的第i个电容的电容值满足公式C_i＝2^i-1C，其中i为大于等于1的整数，且i个二进制单位电容按照电容量从高位到低位依次排列。

进一步地，所述i个二进制单位电容和一个电容组的总容值为2^N-4C，其中N为逐次逼近型数模转换器的分辨率，且N为大于4的整数。

与现有技术相比，本发明的有益效果：

通过第一电容阵列和第二电容阵列使用非对称的电容阵列结构，以及通过最高位电容拆分的电容设置方式，极大地节约了电容结构的开关功耗；最低位使用C-2C结构以及非对称结构本身的特点使得电容阵列面积大大减小，相比于传统结构，本发明的开关功耗减少了99.09％，电容阵列面积减少了93.41％。此外，本发明还具有较高的线性度且没有复位功耗。

附图说明

图1为本发明逐次逼近型数模转换器的结构示意图；

图2为本发明逐次逼近型数模转换器原理示意图；

图3为本发明最高位拆分电容阵列中i个二进制单位电容的结构示意图；

图4为本发明最高位拆分电容阵列中电容组(dummy电容)的结构示意图；

图5为实施例2逐次逼近型数模转换器结构示意图；

图6为实施例2最高位(MSB)及次高位(MSB-1)比较阶段下逐次逼近型数模转换器的开关时序电路原理图；

图7为实施例2图6的开关时序电路原理图的A部分示意图；

图8为实施例2图6的开关时序电路原理图的B部分示意图。

图9为实施例2在第2位比较中正相输入信号大于反相输入信号时dummy电容结构的下极板连接关系示意图；

图10为实施例2在第2位比较中正相输入信号小于反相输入信号时dummy电容结构的下极板连接关系示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例1：

如图1所示的逐次逼近型数模转换器，包括：第一输入端Vip、第二输入端Vin、第一电容阵列100；第二电容阵列200、第一开关S_p1、第二开关S_n1和比较器300，其中，第一输入端Vip通过第一开关S_p1电连接至比较器300的正相输入端，且第一电容阵列100电连接至比较器300的正相输入端；第二输入端Vin通过第二开关S_n1电连接至比较器300的反相输入端，且第二电容阵列200电连接至比较器300的反相输入端。

如图2所示，第一电容阵列100包括最高位拆分电容阵列101和低位电容阵列102，最高位拆分电容阵列101和低位电容阵列102的电路结构相同。第一电容阵列100与第二电容阵列200的电路结构不同，为非对称结构。

最高位拆分电容阵列101和低位电容阵列均102均包括i个二进制单位电容、一个电容组和i+2个逻辑开关；其中，每个逻辑开关的一端对应电连接至每个二进制单位电容的第一端、电容组的第一端或电容组的第二端，且逻辑开关的另一端分别电连接至电源电压Vref、参考电平Vcm和地电压Gnd；每个二进制单位电容的第二端及电容组的第三端均电连接至比较器300的正相输入端。

如图3所示，i个二进制单位电容的每个电容满足公式C_i＝2^i-1C，其中i为大于等于1的整数，且i个二进制单位电容按照电容量从高位到低位依次排列。

以总电容值为64C的电容10bit下举例，最高位电容拆分是将原本总电容值为64C的电容10bit下拆分为最高位为32C的相同子电容阵列，最小电容为C，最大电容为32C，C₁＝C，C₂＝2C，C₃＝4C，C₄＝8C，C₅＝16C，C₆＝32C。

最高位电容拆分的目的是在MSB-1位比较周期之后，通过上拉(下拉)与低位电容阵列相同的对应拆分阵列，实现电荷循环，进而减小功耗。假设在某一次比较中，Vip>Vin，为了使输入端的信号达到逐次逼近的效果，可以改变正相输入端电容阵列电容下级板的电压使正相输入端电压减小，这个过程称为上拉；也可以改变反相输入端电容阵列下级板的电压使反相输入端电压升高，这个过程称为下拉。Vip<Vin的情况是类似的，只是输入正反相的顺序需要颠倒一下。

如图4所示，电容组包括第一电容、第二电容和第三电容；其中，第一电容的第一端和第二电容的第一端作为电容组的第一端和第二端分别电连接至电源电压Vref、参考电平Vcm和地电压Gnd，第一电容的第二端和第二电容的第二端均电连接至第三电容的第一端，第三电容的第二端作为电容组的第三端电连接至比较器300的正相输入端。具体地，本发明中电容组为dummy电容，包括两个并联的单位电容和一个容值为2C的电容，两个并联的单位电容与容值为2C的电容串联。dummy电容的总容值为C。

dummy电容的作用是通过改变两个单位电容其中一个电容的容值，复合结构整体可产生C/2电容所占整体权重的电压，进而实现分辨率的提高。因为电容阵列整体的位数是固定的，所以分辨率的提高带来的是电容面积的整体减少。

第二电容阵列200包括一个单位电容，与单位电容电连接的开关，以及与开关电连接的电源电压Vref、参考电平Vcm和地电压Gnd；单位电容的上极板与第二输入端Vin电连接，单位电容的负极板与电源电压Vref、参考电平Vcm和地电压Gnd电连接。本发明第二电容阵列200与第一电容阵列100为非对称结构，非对称结构本身的特点使得电容阵列面积大大减小。

本发明中，最高位拆分电容阵列i个二进制单位电容和一个电容组总容值为2^N-4C，其中N为逐次逼近型数模转换器的分辨率，且N为大于4的整数。N与i的关系为N＝i+4。

本发明的电容阵列，根据逐次逼近型数模转换器精度要求不同，其电容阵列的选取是不同的，主要体现在最高位拆分电容阵列中i个二进制单位电容的设计方式不同。以一个6bit的SAR为例，正相输入端电容为4C，2C，C和dummy电容阵列；反相输入端为容值为C的单位电容。在6bit的基础上，分辨率每提高一位，正相输入端电容阵列的MSB位电容就增加一位，容值为2^N-4C，其中N是SAR的分辨率，其他电容不变；反相输入端电容不变。

本发明电容阵列对信号进行采样，并将采样结果输入至比较器，比较器的比较结果输入至逐次逼近控制逻辑芯片，逐次逼近控制逻辑芯片接收比较器的比较结果以及比较完成信号，分别相应地依次切换第一、第二电容阵列的每组位电容所连接的电压直至完成逐次逼近过程，同时锁存并输出每次比较结果，并且在下一次采样时把所有电容的下极板复位到初始值。

本发明的电容阵列通过使用非对称电容阵列结构和最高位电容拆分，极大地节约了电容结构的开关功耗；最低位使用C-2C结构以及非对称结构本身的特点使得电容阵列面积大大减小；此外，本发明还具有较高的线性度且没有复位功耗。

逐次逼近型数模转换器的开关时序包括：

采样阶段，保持阶段，输出及复位阶段。其中，采样阶段负责对模拟输入信号的采集；保持阶段则完成开关时序电路的电压切换，是模数转换的主要流程；当量化完成，系统进入输出与复位阶段，SAR逻辑完成对数字编码的整合输出，同时所有电容下极板复位至Vcm。

采样阶段，第一电容阵列100、第二电容阵列200电容上极板对输入模拟信号进行采样；采样结束后进行初次比较，完成后，逐次逼近控制逻辑根据初次比较器结果，若正相输入信号大于反相输入信号，则控制第二电容阵列200的单位电容由共模电压Vcm切换至电源电位Vref；若正向输入信号大于反向输入信号，则第二电容阵列200的单位电容由共模电压Vcm切换至地Gnd。

在第二次比较中，若正相输入信号大于反相输入信号时，最高位拆分电容阵列101下极板电压全部接地不包括dummy电容的2C。

在后续比较中，若正向输入信号小于反向输入信号时，则第二电容阵列200的电容下极板接法不变，最高位拆分阵列101对应的位电容由最高位开始下极板由共模电压Gnd切换至电源电位Vcm；若正向输入信号大于反向输入信号时，则第二电容阵列200对应位的电容下极板接法不变，低位电容阵列102对应的位电容下极板由共模电压Vcm切换至地Gnd；

在第(LSB+1)位比较中，如果正相输入信号大于反相输入信号，则拆分电容阵列中dummy电容结构的一个单位电容下极板接Vcm，另一个单位电容下极板电压保持接地不变；如果正相输入信号小于反相输入信号，则低位电容阵列中dummy电容结构的一个单位电容下极板接地，另一个单位电容下极板电压保持接Vcm不变。

进一步的，第一电容阵列和第二电容阵列的开关时序还包括：

在第二次比较中，若正相输入信号小于反相输入信号时，最高位拆分电容阵列101下极板电压全部接Vref不包括dummy电容的2C。

在后续比较中，若正向输入信号小于反向输入信号时，则第二电容阵列200的电容下极板接法不变，低位电容阵列102对应的位电容由最高位开始下极板由共模电压Vcm切换至电源电位Vref；若正向输入信号大于反向输入信号时，则最高位拆分电容阵列101对应位的电容下极板接法不变，最高位拆分电容阵列101对应的位电容下极板由共模电压Vref切换至地Vcm；

在第(LSB+1)位比较中，如果正相输入信号大于反相输入信号，则最高位拆分电容阵列101中dummy电容结构的一个单位电容下极板接Vref，另一个单位电容下极板电压保持Vcm不变；如果正相输入信号小于反相输入信号，则低位电容阵列102中dummy电容结构的一个单位电容下极板Vcm，另一个单位电容下极板电压保持接地不变。

比较阶段结束后系统进入输出和复位阶段，比较得到的二进制码和转换完成输出，同时电容阵列下极板复位至初始值。

本发明中电容阵列共用3个参考电压，电源电压Vref，参考电平Vcm(Vcm＝Vref/2)地电压Gnd。

实施例2：

如图5至图10所示，本实施例以10位开关时序为例说明，10位进行逐次逼近比较十次。具体说明如下：

采样阶段，第一电容阵100上极板、第二电容阵列200电容上极板对输入模拟信号进行采样；采样结束后进行第10位比较，完成后，逐次逼近控制逻辑根据初次比较器300结果确定b(N)，1≤N≤10，若Vip10>Vin10，b10＝1，则控制第二电容阵列200的单位电容由共模电压Vcm切换至电源电位Vref；若Vip<Vin，则第二电容阵列200的单位电容由共模电压Vcm切换至地Gnd，b10＝0；

在第9位比较中，若Vip9>Vin9，拆分电容阵列下级板电压全部接地不包括dummy电容的2C。

在后续比较中，若Vip(i)<Vin(i)时(3≤i≤8，则第二电容阵列的电容下极板接法不变，拆分阵列对应的位电容Ci(1≤i≤6，由最高位开始)下极板由地电压(Gnd)切换至共模电位(Vcm)，b(i)＝0；若Vip(i)>Vin(i)，则第二电容阵列对应位的电容下极板接法不变，低位电容阵列对应的位电容下极板由共模电压(Vcm)切换至地(Gnd)，b(i)＝1；

在第2位比较中，如果Vip2>Vin2，则拆分电容阵列中dummy电容结构的一个单位电容下级板接Vcm，另一个单位电容下级板电压保持接地不变，b(2)＝1。如图9所示。

如果正相输入信号小于反相输入信号，则低位电容阵列中dummy电容结构的一个单位电容下级板接地，另一个单位电容下级板电压保持接Vcm不变。如图10所示。

进一步的，第一电容阵列和第二电容阵列的开关时序还包括：

在第9位比较中，若正相输入信号小于反相输入信号时，拆分电容阵列下级板电压全部接Vref不包括dummy电容的2C。

在后续比较中，若Vip(i)>Vin(i)时(3≤i≤8，则第二电容阵列的电容下极板接法不变，拆分阵列对应的位电容Ci(1≤i≤6,由最高位开始)下极板由电源电压Vref切换至共模电位Vcm，b(i)＝1；若Vip(i)<Vin(i)，则第二电容阵列对应位的电容下极板接法不变，低位电容阵列对应的位电容下极板由共模电压Vcm切换至电源电压Vref，b(i)＝0；

在第2位比较中，如果Vip2>Vin2，则拆分电容阵列中dummy电容结构的一个单位电容下级板接Vcm，另一个单位电容下级板电压保持接Vref不变，b(2)＝1。

比较阶段结束后系统进入输出和复位阶段，比较得到的二进制码和转换完成输出，同时电容阵列下极板复位至初始值。

需要说明的是，由于SAR的位数表征了ADC进行模数转换的能力，位数越高，精度越高，即A/D的转换能力越强。但位数越高，电容阵列的面积越大，10位以后，在二进制作用下，每增加一位分辨率，SAR电容阵列的面积和打开关的功耗都会成倍增加。因此，从实际仿真结果出发，综合考虑面积、功耗，总的分辨率取8～10位是比较合适的。本实施例基于10位是出于精度上的考虑。因此，本发明的电容阵列适用于分辨率大于4位的任意逐次逼近型数模转换器(由于最小电容为单位电容C，总位数应大于4)。

本发明通过使用非对称电容阵列结构和最高位电容拆分，极大地节约了电容结构的开关功耗；此外最低位使用C-2C结构以及非对称结构本身的特点使得电容阵列面积大大减小；相比于传统结构，本发明的开关功耗减少了99.09％，电容阵列面积减少了93.41％。本发明还具有较高的线性度，矩阵实验室MATLAB行为级仿真显示，积分非线性均方根(INL-RMS)的最大值不超过0.112LSB，微分非线性均方根(DNL-RMS)的最大值不超过0.160LSB。此外，本发明采用的时序结构没有复位功耗。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种逐次逼近型数模转换器，其特征在于，包括：第一输入端(Vip)、第二输入端(Vin)、第一电容阵列(100)；第二电容阵列(200)、第一开关(S_p1)、第二开关(S_n1)和比较器(300)，其中，

所述第一输入端(Vip)通过所述第一开关(S_p1)电连接至所述比较器(300)的正相输入端，且所述第一电容阵列(100)电连接至所述比较器(300)的正相输入端；

所述第二输入端(Vin)通过所述第二开关(S_n1)电连接至所述比较器(300)的反相输入端，且所述第二电容阵列(200)电连接至所述比较器(300)的反相输入端。

2.根据权利要求1所述的逐次逼近型数模转换器，其特征在于，所述第一电容阵列(100)与所述第二电容阵列(200)的电路结构不同。

3.根据权利要求1所述的逐次逼近型数模转换器，其特征在于，所述第一电容阵列(100)包括最高位拆分电容阵列(101)和低位电容阵列(102)，所述最高位拆分电容阵列(101)和所述低位电容阵列(102)的电路结构相同。

4.根据权利要求3所述的逐次逼近型数模转换器，其特征在于，所述最高位拆分电容阵列(101)和低位电容阵列(102)均均包括i个二进制单位电容、一个电容组和i+2个逻辑开关；其中，

每个所述逻辑开关的一端对应电连接至每个所述二进制单位电容的第一端、所述电容组的第一端或所述电容组的第二端，且所述逻辑开关的另一端分别电连接至电源电压(Vref)、参考电平(Vcm)和地电压(Gnd)；

每个所述二进制单位电容的第二端及所述电容组的第三端均电连接至所述比较器(300)的正相输入端。

5.根据权利要求4所述的逐次逼近型数模转换器，其特征在于，所述电容组包括第一电容、第二电容和第三电容；其中，所述第一电容的第一端和所述第二电容的第一端作为所述电容组的第一端和第二端分别电连接至电源电压(Vref)、参考电平(Vcm)和地电压(Gnd)，所述第一电容的第二端和所述第二电容的第二端均电连接至所述第三电容的第一端，所述第三电容的第二端作为所述电容组的第三端电连接至所述比较器(300)的正相输入端。

6.根据权利要求5所述的逐次逼近型数模转换器，其特征在于，所述第一电容和所述第二电容的容值相同，所述第三电容的容值为所述第一电容的容值的两倍。

7.根据权利要求6所述的逐次逼近型数模转换器，其特征在于，所述第二电容阵列(200)包括第四电容和一个逻辑开关；其中，

所述一个逻辑开关的一端电连接至所述一个单位电容的一端，且所述一个逻辑开关的另一端电连接至电源电压(Vref)、参考电平(Vcm)和地电压(Gnd)；

所述第四单位电容的另一端电连接至所述比较器(300)的反向输入端。

8.根据权利要求7所述的逐次逼近型数模转换器，其特征在于，所述第四电容的容值与所述第一电容和所述第二电容的容值相同。

9.根据权利要求4所述的逐次逼近型数模转换器，其特征在于，所述i个二进制单位电容的第i个电容的电容值满足公式C_i＝2^i-1C，其中i为大于等于1的整数，且i个二进制单位电容按照电容量从高位到低位依次排列。

10.根据权利要求9所述的逐次逼近型数模转换器，其特征在于，所述i个二进制单位电容和一个电容组总容值为2^N-4C，其中N为逐次逼近型数模转换器的分辨率，且N为大于4的整数。